JPS63201851A - バッファ記憶アクセス方法 - Google Patents
バッファ記憶アクセス方法Info
- Publication number
- JPS63201851A JPS63201851A JP62035357A JP3535787A JPS63201851A JP S63201851 A JPS63201851 A JP S63201851A JP 62035357 A JP62035357 A JP 62035357A JP 3535787 A JP3535787 A JP 3535787A JP S63201851 A JPS63201851 A JP S63201851A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- buffer storage
- section
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000872 buffer Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims description 6
- 230000015654 memory Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0851—Cache with interleaved addressing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバッファ記憶を有する記憶システムに係り、特
に複数の要求元が同時にバッファ記憶をアクセスする場
合の記憶制御方式に関する。
に複数の要求元が同時にバッファ記憶をアクセスする場
合の記憶制御方式に関する。
バッファ記憶をもつ記憶システムにおいては、バッファ
記憶装置を主記憶装置より小容量でかつ高速な記憶装置
とし、主記憶装置が保持する利用頻度の高い一部のデー
タを該バッファ記憶装置に格納することにより、バッフ
ァ記憶よりデータを高速に入手することができる。この
バッファ記憶は、データを保持するデータ部の他にバッ
ファ記憶アドレス部を備えている。バッファ記憶アドレ
ス部はデータ部が保持するデータのアドレスを保持し、
アクセスを要求するアドレスのデータがデータ部に存在
するかどうかを示す。
記憶装置を主記憶装置より小容量でかつ高速な記憶装置
とし、主記憶装置が保持する利用頻度の高い一部のデー
タを該バッファ記憶装置に格納することにより、バッフ
ァ記憶よりデータを高速に入手することができる。この
バッファ記憶は、データを保持するデータ部の他にバッ
ファ記憶アドレス部を備えている。バッファ記憶アドレ
ス部はデータ部が保持するデータのアドレスを保持し、
アクセスを要求するアドレスのデータがデータ部に存在
するかどうかを示す。
この種バッファ記憶がパイプライン方式の命令処理装置
より直接アクセスされるような構成の場合、バッファ記
憶に対し、命令読出し、オペランド読出し及びオペラン
ドストアの要求が独立に発行されるため、これらの要求
が同時に発生することがある。この場合、優先順位の低
い要求は待たされることになり、命令処理装置の処理性
能が低下する。これを改善する為に、特開昭５９−４８
８７９号公報はバッファ記憶のアドレス部とデータ部を
それぞれ独立にアクセス可能な命令読出し用とオペラン
ド読出し用に分割して構成する方式、更にストア用にア
ドレス部を持つ方式を開示している。
より直接アクセスされるような構成の場合、バッファ記
憶に対し、命令読出し、オペランド読出し及びオペラン
ドストアの要求が独立に発行されるため、これらの要求
が同時に発生することがある。この場合、優先順位の低
い要求は待たされることになり、命令処理装置の処理性
能が低下する。これを改善する為に、特開昭５９−４８
８７９号公報はバッファ記憶のアドレス部とデータ部を
それぞれ独立にアクセス可能な命令読出し用とオペラン
ド読出し用に分割して構成する方式、更にストア用にア
ドレス部を持つ方式を開示している。
また、命令処理装置により直接アクセスされるバッファ
記憶と主記憶との間に中間バッファ記憶を追加する３階
層記憶力式の場合、通常、中間バッファには命令処理装
置の他に入出力制御装置が接続される為、これらの装置
からのアクセス要求が同時に発生することがあり、この
場合も上記と同様、優先順位の低い要求が待たされるこ
とになる。更に、マルチプロセッサ構成時は複数の命令
処理装置及び複数の入出力制御装置が中間バッファに接
続される為、これらのアクセス要求の競合が増加する。
記憶と主記憶との間に中間バッファ記憶を追加する３階
層記憶力式の場合、通常、中間バッファには命令処理装
置の他に入出力制御装置が接続される為、これらの装置
からのアクセス要求が同時に発生することがあり、この
場合も上記と同様、優先順位の低い要求が待たされるこ
とになる。更に、マルチプロセッサ構成時は複数の命令
処理装置及び複数の入出力制御装置が中間バッファに接
続される為、これらのアクセス要求の競合が増加する。
これを改善する為に中間バッファを複数個持ち、各々を
独立に動作させることによりアクセス要求の競合を減少
させる方式も考えられている。
独立に動作させることによりアクセス要求の競合を減少
させる方式も考えられている。
上記従来技術はいずれもバッファ記憶を複数個持つこと
により、スループットを向上させるものであるが、物量
が増加する上に複数個のバッファ記憶の内容を一致させ
るために複雑な制御が必要となるという問題があった。
により、スループットを向上させるものであるが、物量
が増加する上に複数個のバッファ記憶の内容を一致させ
るために複雑な制御が必要となるという問題があった。
本発明の目的は物量の増加を最少におさえ、しかも比較
的単純な制御でバッファ記憶におけるアクセス競合の減
少を可能にする記憶制御方式を提供することにある。
的単純な制御でバッファ記憶におけるアクセス競合の減
少を可能にする記憶制御方式を提供することにある。
本発明はバッファ記憶アドレス部を複数バンクに分割し
、各バンクをブロック単位にインタリーブさせ、バッフ
ァ記憶データも複数バンクに分割し、各バンクをアクセ
ス巾単位にインタリーブする。
、各バンクをブロック単位にインタリーブさせ、バッフ
ァ記憶データも複数バンクに分割し、各バンクをアクセ
ス巾単位にインタリーブする。
複数の要求元がバッファ記憶アドレス部とデータ部の異
なるバンクをアクセスする場合は、複数の要求元のバッ
ファ記憶アクセスを同時に処理する。
なるバンクをアクセスする場合は、複数の要求元のバッ
ファ記憶アクセスを同時に処理する。
初めに、第２図により従来のバッファ記憶におけるアド
レス部とデータ部の構成例を説明する。
レス部とデータ部の構成例を説明する。
第２図（ａ）はバッファ記憶がバッファアドレス部１と
４バンクのデータ部２０〜２３により構成される例であ
る。データ部の各バンクのアクセス巾が８バイトの場合
、各バンクを８バイト単位にインタリーブさせる。第１
の要求元アドレス線３０と第２の要求元アドレス線３１
は独立にアドレス部１のアクセスを要求するが、アドレ
ス部１は一度に１つの要求しか処理できないので、両方
の要求が同時に発生すると、一方の要求が待たされるこ
とになる。アドレス部１を参照した要求は、データ部ア
ドレス線４０〜４３によりデータ部２０〜２３をアクセ
スし、読出しの場合は、第１の要求先に対するデータ線
５００，５１０，５２０゜５３０と第２の要求元に対す
るデータ線５０１゜５１１．５２１，５３１上に各デー
タ部のバンクから読出したデータを確定させ、要求元へ
データを転送する。
４バンクのデータ部２０〜２３により構成される例であ
る。データ部の各バンクのアクセス巾が８バイトの場合
、各バンクを８バイト単位にインタリーブさせる。第１
の要求元アドレス線３０と第２の要求元アドレス線３１
は独立にアドレス部１のアクセスを要求するが、アドレ
ス部１は一度に１つの要求しか処理できないので、両方
の要求が同時に発生すると、一方の要求が待たされるこ
とになる。アドレス部１を参照した要求は、データ部ア
ドレス線４０〜４３によりデータ部２０〜２３をアクセ
スし、読出しの場合は、第１の要求先に対するデータ線
５００，５１０，５２０゜５３０と第２の要求元に対す
るデータ線５０１゜５１１．５２１，５３１上に各デー
タ部のバンクから読出したデータを確定させ、要求元へ
データを転送する。
第２図（ｂ）は第２図（ａ）のアドレス部を２面化した
例で、アドレス部１０は第１の要求元アドレス線３０に
接続し、アドレス部１１は第２の要求元アドレス線３１
に接続する。データ部２０〜２３とデータ線５００，５
１０，５２０，５３０及びデータ線５ｏ１．５１ｉ、５
２１，５３１の動作は、第２図（ａ）の場合と同じであ
る。アドレス部１０と１１は同一内容であり、第１の要
求元によりアドレス部１０の参照と第２の要求元による
アドレス部１１の参照は独立に並行して行われ、各要求
元がアクセスするデータ部のバンクが異なれば、それぞ
れデータ部アドレス線４００゜４１０．４２０，４３０
とデータ部アドレス線４０１．４１１，４２１，４３１
は同時に異なるデ−タ部のバンクをアクセス可能である
。従って、第２図（ｂ）は第２図（、）の方式に比べて
アドレス部のスループットが２倍に改善されるが、（ｂ
）の方式の問題はアドレス部の物量が２倍になる点であ
る。
例で、アドレス部１０は第１の要求元アドレス線３０に
接続し、アドレス部１１は第２の要求元アドレス線３１
に接続する。データ部２０〜２３とデータ線５００，５
１０，５２０，５３０及びデータ線５ｏ１．５１ｉ、５
２１，５３１の動作は、第２図（ａ）の場合と同じであ
る。アドレス部１０と１１は同一内容であり、第１の要
求元によりアドレス部１０の参照と第２の要求元による
アドレス部１１の参照は独立に並行して行われ、各要求
元がアクセスするデータ部のバンクが異なれば、それぞ
れデータ部アドレス線４００゜４１０．４２０，４３０
とデータ部アドレス線４０１．４１１，４２１，４３１
は同時に異なるデ−タ部のバンクをアクセス可能である
。従って、第２図（ｂ）は第２図（、）の方式に比べて
アドレス部のスループットが２倍に改善されるが、（ｂ
）の方式の問題はアドレス部の物量が２倍になる点であ
る。
次に、本発明の一実施例について説明する。第１図は本
発明の構成例を示したもので、第２図（ａ）のアドレス
部１を２バンクに分割し、各バンクをブロック単位にイ
ンタリーブさせたものである。１ブロツクを６４バイト
とすると、偶数ブロックのアドレスをアドレス部１２に
登録し、奇数ブロックのアドレスをアドレス部１３に登
録する。第１及び第２の要求元のアドレス線３００゜３
０１及び３１０，３１１はそれぞれアドレス部１２と１
３の両方に接線する。第１の要求元のアドレスが偶数ブ
ロックを指している場合は、アドレス線３００によりア
ドレス部１２を参照し、奇数ブロックを指している場合
はアドレス線３０１によりアドレス部１３を参照する。
発明の構成例を示したもので、第２図（ａ）のアドレス
部１を２バンクに分割し、各バンクをブロック単位にイ
ンタリーブさせたものである。１ブロツクを６４バイト
とすると、偶数ブロックのアドレスをアドレス部１２に
登録し、奇数ブロックのアドレスをアドレス部１３に登
録する。第１及び第２の要求元のアドレス線３００゜３
０１及び３１０，３１１はそれぞれアドレス部１２と１
３の両方に接線する。第１の要求元のアドレスが偶数ブ
ロックを指している場合は、アドレス線３００によりア
ドレス部１２を参照し、奇数ブロックを指している場合
はアドレス線３０１によりアドレス部１３を参照する。
第２の要求元も同様に、奇数ブロックの場合はアドレス
線３１０によりアドレス部１２を参照し、奇数ブロック
の場合はアドレス線３１１によりアドレス部１３を参照
する。各アドレス部１２．１３の参照の結果生成したデ
ータ部アドレスはそれぞれデータ部アドレス線４００，
４１０，４．２０，４３０及びデータ部アドレス線４０
１，４１１，４２１，４３１によりデータ部２０〜２３
に入力され、同時に異なるデータ部のバンクをアクセス
する。データ部２０〜２３及びデータ線５００，５１０
，５２０．５３０，５０１，５１１，５２１，５３１の
動作は第２図（、）及び（ｂ）と同じである。
線３１０によりアドレス部１２を参照し、奇数ブロック
の場合はアドレス線３１１によりアドレス部１３を参照
する。各アドレス部１２．１３の参照の結果生成したデ
ータ部アドレスはそれぞれデータ部アドレス線４００，
４１０，４．２０，４３０及びデータ部アドレス線４０
１，４１１，４２１，４３１によりデータ部２０〜２３
に入力され、同時に異なるデータ部のバンクをアクセス
する。データ部２０〜２３及びデータ線５００，５１０
，５２０．５３０，５０１，５１１，５２１，５３１の
動作は第２図（、）及び（ｂ）と同じである。
第１図の方式では、第１の要求元と第２の要求元のアド
レスが異なるブロックを指定していれば、アドレス部１
２．１３を同時に参照可能である点で第２図（ａ）より
も優れており、アドレス部１２と１３を合わせた物量が
第２図（ａ）のアドレス部１とはゾ同一である点で第２
図（ｂ）よりも優れている。
レスが異なるブロックを指定していれば、アドレス部１
２．１３を同時に参照可能である点で第２図（ａ）より
も優れており、アドレス部１２と１３を合わせた物量が
第２図（ａ）のアドレス部１とはゾ同一である点で第２
図（ｂ）よりも優れている。
第１図のバッファ記憶アドレス部１２．１３とデータ部
２０，２１，２２，２３の詳細を第３図に示す。
２０，２１，２２，２３の詳細を第３図に示す。
第３図において、要求元アドレス線３００，３１０及び
３０１，３１１、アドレス部１２及び１３、データ部ア
ドレス線４００，４１０，４２０゜４３０及び４０１，
４１１，４２１，４３１、データ部２０〜２３、データ
線５００，５１０，５２０．５３０及び５０１，５１１
，５２１，５３１は第１図と同一である。
３０１，３１１、アドレス部１２及び１３、データ部ア
ドレス線４００，４１０，４２０゜４３０及び４０１，
４１１，４２１，４３１、データ部２０〜２３、データ
線５００，５１０，５２０．５３０及び５０１，５１１
，５２１，５３１は第１図と同一である。
アドレス部１２はセレクタ１２０、アドレスレジスタ１
２１、アドレスアレイ１２３０〜１２３３、比較回路１
２５０〜１２５３、ヒツト・ロウ検出回路１２６及びデ
ータ部アドレスレジスタ１２８より構成される。アドレ
スアレイは４０つ構成であり、１２３０〜１２３３がそ
れぞれロウ０〜３に対応する。セレクタ１２０は第１と
第２の要求元アドレス線３００，３１０の偶数ブロック
を指しているアドレスのうち優先順位の高い方を選択し
、アドレスレジスタ１２１に入力する。アドレスレジス
タ１２１の出力は、アドレスアレイの各ロウ１２３０〜
１２３３及び各ロウの出力１２４０〜１２４３の比較回
路１２５０〜１２５３に接続される上位アドレス線１２
２０とアドレスアレイの各ロウ１２３０〜１２３３のア
ドレス入力に接続される下位アドレス線１２２１及びデ
ータ部アドレスレジスタ１２８の下位に接続される下位
データ部アドレス線１２２２に分かれる。下位アドレス
線１２２１により、アドレスアレイの各ロウ１２３０〜
１２３３の該当カラムに保持されているアドレスがそれ
ぞれ１２４０〜１２４３に出力される。比較回路１２５
０〜１２５３は上位アドレス線１２２０のアドレスとア
ドレスアレイ１２３０〜１２３３から出力されるアドレ
スを比較し、アドレスレジスタ１２１で示すアドレスが
アドレスアレイのいずれかに登録されている場合、登録
されているロウをヒツト・ロウ検出回路１２６に伝える
。ヒツト・ロウ検出回路１２６はこれをエンコードして
、ロウ・アドレスを作成し、ロウ・アドレス線１２７に
よりデータ部アドレスレジスタ１２８の」二位に入力す
る。この時、データ部アドレスレジスタ１２８の下位に
は下位データアドレス線１２２２の内容が入力され、デ
ータ部アドレスが確定する。
２１、アドレスアレイ１２３０〜１２３３、比較回路１
２５０〜１２５３、ヒツト・ロウ検出回路１２６及びデ
ータ部アドレスレジスタ１２８より構成される。アドレ
スアレイは４０つ構成であり、１２３０〜１２３３がそ
れぞれロウ０〜３に対応する。セレクタ１２０は第１と
第２の要求元アドレス線３００，３１０の偶数ブロック
を指しているアドレスのうち優先順位の高い方を選択し
、アドレスレジスタ１２１に入力する。アドレスレジス
タ１２１の出力は、アドレスアレイの各ロウ１２３０〜
１２３３及び各ロウの出力１２４０〜１２４３の比較回
路１２５０〜１２５３に接続される上位アドレス線１２
２０とアドレスアレイの各ロウ１２３０〜１２３３のア
ドレス入力に接続される下位アドレス線１２２１及びデ
ータ部アドレスレジスタ１２８の下位に接続される下位
データ部アドレス線１２２２に分かれる。下位アドレス
線１２２１により、アドレスアレイの各ロウ１２３０〜
１２３３の該当カラムに保持されているアドレスがそれ
ぞれ１２４０〜１２４３に出力される。比較回路１２５
０〜１２５３は上位アドレス線１２２０のアドレスとア
ドレスアレイ１２３０〜１２３３から出力されるアドレ
スを比較し、アドレスレジスタ１２１で示すアドレスが
アドレスアレイのいずれかに登録されている場合、登録
されているロウをヒツト・ロウ検出回路１２６に伝える
。ヒツト・ロウ検出回路１２６はこれをエンコードして
、ロウ・アドレスを作成し、ロウ・アドレス線１２７に
よりデータ部アドレスレジスタ１２８の」二位に入力す
る。この時、データ部アドレスレジスタ１２８の下位に
は下位データアドレス線１２２２の内容が入力され、デ
ータ部アドレスが確定する。
アドレス部１３の構成は上記アドレス部１２と同様であ
る。このアドレス部１３はアドレス部１２と独立に動作
し、第１と第２の要求元アドレス線３０１，３１１の奇
数ブロックを指しているアドレスがアドレスアレイ１３
３０〜１３３３のいずれかに登録されているかを調べる
。登録されていれば、データ部アドレスレジスタ１３８
にデータ部アドレスが確定する。
る。このアドレス部１３はアドレス部１２と独立に動作
し、第１と第２の要求元アドレス線３０１，３１１の奇
数ブロックを指しているアドレスがアドレスアレイ１３
３０〜１３３３のいずれかに登録されているかを調べる
。登録されていれば、データ部アドレスレジスタ１３８
にデータ部アドレスが確定する。
アドレス部１２と１３のデータ部アドレスは、それぞれ
各データ部２０〜２３のセレクタ２００゜２１０．２２
０，２３０へ入力され、各データ部のバンクをアクセス
するのに用いられる。即ち、データ部２０では、セレク
タ２００はアドレス部１２と１３のデータ部アドレス線
４００と４０１のデータ部アドレスのうち優先順位の高
い方を選択してデータ部アドレスレジスタ２０１に入力
し、バンク０のデータアレイ２０２をアクセスする。
各データ部２０〜２３のセレクタ２００゜２１０．２２
０，２３０へ入力され、各データ部のバンクをアクセス
するのに用いられる。即ち、データ部２０では、セレク
タ２００はアドレス部１２と１３のデータ部アドレス線
４００と４０１のデータ部アドレスのうち優先順位の高
い方を選択してデータ部アドレスレジスタ２０１に入力
し、バンク０のデータアレイ２０２をアクセスする。
読出しの場合は、データアレイ２０２から読出したデー
タをデータレジスタ２０３へ入力し、要求元へデータ線
５００又は５０１により送出する。
タをデータレジスタ２０３へ入力し、要求元へデータ線
５００又は５０１により送出する。
他のデータ部２１〜２３の動作は、それぞれデータ部２
０と同様である。
０と同様である。
以上の説明ではアドレス部１２と１３の優先順位とデー
タ部２０〜２３の優先順位を別々に決定するように述べ
たが、アドレス部１２と１３の優先順位を決定する時に
同時にデータ部２０〜２３の優先順位も考慮し、２つは
要求元が異なるブロックの異なる８バイトをアクセスす
る時のみアドレス部１２と１３を同時に起動するように
構成してもよい。又、実施例では、要求元が２つでアド
レス部を２面化（偶数ブロック部と奇数ブロック部）の
場合を説明したが、一般にｍ個の要求元（ｍ≧２）、ｎ
面のアドレス部（ｎ≧２）に拡張することは容易である
。
タ部２０〜２３の優先順位を別々に決定するように述べ
たが、アドレス部１２と１３の優先順位を決定する時に
同時にデータ部２０〜２３の優先順位も考慮し、２つは
要求元が異なるブロックの異なる８バイトをアクセスす
る時のみアドレス部１２と１３を同時に起動するように
構成してもよい。又、実施例では、要求元が２つでアド
レス部を２面化（偶数ブロック部と奇数ブロック部）の
場合を説明したが、一般にｍ個の要求元（ｍ≧２）、ｎ
面のアドレス部（ｎ≧２）に拡張することは容易である
。
本発明によれば、バッファ記憶のアドレス部を複数のバ
ンクに分割し、各バンクをブロック単位にインタリーブ
するので、複数の要求元のアドレスが指すブロックが異
なる場合は同時に複数のアドレス部を参照することがで
き、物量を増加することなくバンク記憶アドレス部にお
けるアクセスの競合を減少させることができる。
ンクに分割し、各バンクをブロック単位にインタリーブ
するので、複数の要求元のアドレスが指すブロックが異
なる場合は同時に複数のアドレス部を参照することがで
き、物量を増加することなくバンク記憶アドレス部にお
けるアクセスの競合を減少させることができる。
第１図は本発明を適用したバッファ記憶の一実施例を示
す図、第２図（ａ）と（ｂ）は従来のバッフ讐記憶の構
成例を示す図、第３図は第１図□の実施例の詳細構成を
示す図である。 ３００．３０１，３１０，３１１・・・要求元アドレス
部、１２．１３・・・バッファ記憶アドレス部、４００
〜４３０，４０１〜４３１・・・データ部アドレス線、
２０．２１，２２，２３・・・バッファ記憶データ部、
５００〜５３０，５０１〜５３１・・・データ線。 第 １ 図 ３００．３０１ ３１０，３１１ ・４−、ＩＬ’
Ｆドレス卯１２、 １３・・・ 心２に１乙楕、即りス
＃Ｐ４００へ４３０，４０１〜４３１・・・ デゝ夕（
？汁゛ムス遡艮２０、 ２１． ２２． ２３・・・
ハシ矛１し↑【プ°レフ事ｒ５００へ５３０，５０１〜
５３１・・・デレタ泉第 ２ 図 （５ｊ）
す図、第２図（ａ）と（ｂ）は従来のバッフ讐記憶の構
成例を示す図、第３図は第１図□の実施例の詳細構成を
示す図である。 ３００．３０１，３１０，３１１・・・要求元アドレス
部、１２．１３・・・バッファ記憶アドレス部、４００
〜４３０，４０１〜４３１・・・データ部アドレス線、
２０．２１，２２，２３・・・バッファ記憶データ部、
５００〜５３０，５０１〜５３１・・・データ線。 第 １ 図 ３００．３０１ ３１０，３１１ ・４−、ＩＬ’
Ｆドレス卯１２、 １３・・・ 心２に１乙楕、即りス
＃Ｐ４００へ４３０，４０１〜４３１・・・ デゝ夕（
？汁゛ムス遡艮２０、 ２１． ２２． ２３・・・
ハシ矛１し↑【プ°レフ事ｒ５００へ５３０，５０１〜
５３１・・・デレタ泉第 ２ 図 （５ｊ）
Claims (1)
- （１）主記憶装置とバッファ記憶装置とを具備し、バッ
ファ記憶装置は、前記主記憶装置の写しとしてそのデー
タの一部をある記憶単位（以下ブロックという）ごとに
複数の記憶領域に貯蔵するバッファ記憶データ部と、該
記憶領域の夫々に対応してブロックアドレスを登録する
バッファ記憶アドレス部とからなり、複数の要求元が前
記バッファ記憶装置をアクセスする記憶システムにおい
て、前記バッファ記憶アドレス部を複数バンクに分割し
て各バンクをブロック単位にインタリーブさせ、前記バ
ッファ記憶データ部を複数バンクに分割して各バンクを
アクセス巾単位にインタリーブさせ、複数の要求元がバ
ッファ記憶アドレス部とデータ部の異なるバンクをアク
セスする場合は複数の要求元のバッファ記憶アクセスを
同時に処理することを特徴とする記憶制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035357A JP2561261B2 (ja) | 1987-02-18 | 1987-02-18 | バッファ記憶アクセス方法 |
| DE3851241T DE3851241T2 (de) | 1987-02-18 | 1988-01-19 | Speicheranordnung. |
| EP88100696A EP0279189B1 (en) | 1987-02-18 | 1988-01-19 | Storage system |
| US07/148,859 US4949244A (en) | 1987-02-18 | 1988-01-27 | Storage system |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526612B2 (en) | 2004-11-10 | 2009-04-28 | Nec Corporation | Multiport cache memory which reduces probability of bank contention and access control system thereof |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276850A (en) * | 1988-12-27 | 1994-01-04 | Kabushiki Kaisha Toshiba | Information processing apparatus with cache memory and a processor which generates a data block address and a plurality of data subblock addresses simultaneously |
| JPH077355B2 (ja) * | 1988-12-27 | 1995-01-30 | 株式会社東芝 | 情報処理装置 |
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| JPH0740247B2 (ja) * | 1989-06-20 | 1995-05-01 | 松下電器産業株式会社 | キャッシュメモリ装置 |
| JP2899986B2 (ja) * | 1990-08-08 | 1999-06-02 | 株式会社日立製作所 | データ格納方法，ベクトルデータバッファ装置およびベクトルデータ処理装置 |
| US5581734A (en) * | 1993-08-02 | 1996-12-03 | International Business Machines Corporation | Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system bus capacity |
| JPH10214225A (ja) * | 1996-10-31 | 1998-08-11 | Texas Instr Inc <Ti> | キャッシュ読み出し時間を短縮したマイクロプロセッサ回路、システムおよび方法 |
| US5924117A (en) * | 1996-12-16 | 1999-07-13 | International Business Machines Corporation | Multi-ported and interleaved cache memory supporting multiple simultaneous accesses thereto |
| JPH1165871A (ja) * | 1997-08-11 | 1999-03-09 | Mitsubishi Electric Corp | ワンチップクロック同期式メモリー装置 |
| JP3793062B2 (ja) * | 2001-09-27 | 2006-07-05 | 株式会社東芝 | メモリ内蔵データ処理装置 |
| CN110730988B (zh) * | 2017-06-02 | 2023-07-11 | 超极存储器股份有限公司 | 半导体模块 |
| US11226909B2 (en) | 2018-08-24 | 2022-01-18 | Rambus Inc. | DRAM interface mode with interruptible internal transfer operation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466727A (en) * | 1977-11-07 | 1979-05-29 | Fujitsu Ltd | Access control system for buffer memory |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371929A (en) * | 1980-05-05 | 1983-02-01 | Ibm Corporation | Multiprocessor system with high density memory set architecture including partitionable cache store interface to shared disk drive memory |
| US4381541A (en) * | 1980-08-28 | 1983-04-26 | Sperry Corporation | Buffer memory referencing system for two data words |
| JPS57105879A (en) * | 1980-12-23 | 1982-07-01 | Hitachi Ltd | Control system for storage device |
| US4424561A (en) * | 1980-12-31 | 1984-01-03 | Honeywell Information Systems Inc. | Odd/even bank structure for a cache memory |
| EP0055579B1 (en) * | 1980-12-31 | 1991-03-20 | Bull HN Information Systems Inc. | Cache memories with double word access |
| JPS58149548A (ja) * | 1982-03-02 | 1983-09-05 | Hitachi Ltd | メモリ制御方式 |
| JPS5948879A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | 記憶制御方式 |
| US4646737A (en) * | 1983-06-13 | 1987-03-03 | Laserscope, Inc. | Localized heat applying medical device |
| US4646237A (en) * | 1983-12-05 | 1987-02-24 | Ncr Corporation | Data handling system for handling data transfers between a cache memory and a main memory |
| US4695943A (en) * | 1984-09-27 | 1987-09-22 | Honeywell Information Systems Inc. | Multiprocessor shared pipeline cache memory with split cycle and concurrent utilization |
-
1987
- 1987-02-18 JP JP62035357A patent/JP2561261B2/ja not_active Expired - Lifetime
-
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-
1990
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466727A (en) * | 1977-11-07 | 1979-05-29 | Fujitsu Ltd | Access control system for buffer memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526612B2 (en) | 2004-11-10 | 2009-04-28 | Nec Corporation | Multiport cache memory which reduces probability of bank contention and access control system thereof |
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