JPS63201851A - バッファ記憶アクセス方法 - Google Patents
バッファ記憶アクセス方法Info
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- JPS63201851A JPS63201851A JP62035357A JP3535787A JPS63201851A JP S63201851 A JPS63201851 A JP S63201851A JP 62035357 A JP62035357 A JP 62035357A JP 3535787 A JP3535787 A JP 3535787A JP S63201851 A JPS63201851 A JP S63201851A
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- JP
- Japan
- Prior art keywords
- address
- data
- buffer storage
- section
- banks
- Prior art date
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- Granted
Links
- 239000000872 buffer Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims description 6
- 230000015654 memory Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0851—Cache with interleaved addressing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバッファ記憶を有する記憶システムに係り、特
に複数の要求元が同時にバッファ記憶をアクセスする場
合の記憶制御方式に関する。
に複数の要求元が同時にバッファ記憶をアクセスする場
合の記憶制御方式に関する。
バッファ記憶をもつ記憶システムにおいては、バッファ
記憶装置を主記憶装置より小容量でかつ高速な記憶装置
とし、主記憶装置が保持する利用頻度の高い一部のデー
タを該バッファ記憶装置に格納することにより、バッフ
ァ記憶よりデータを高速に入手することができる。この
バッファ記憶は、データを保持するデータ部の他にバッ
ファ記憶アドレス部を備えている。バッファ記憶アドレ
ス部はデータ部が保持するデータのアドレスを保持し、
アクセスを要求するアドレスのデータがデータ部に存在
するかどうかを示す。
記憶装置を主記憶装置より小容量でかつ高速な記憶装置
とし、主記憶装置が保持する利用頻度の高い一部のデー
タを該バッファ記憶装置に格納することにより、バッフ
ァ記憶よりデータを高速に入手することができる。この
バッファ記憶は、データを保持するデータ部の他にバッ
ファ記憶アドレス部を備えている。バッファ記憶アドレ
ス部はデータ部が保持するデータのアドレスを保持し、
アクセスを要求するアドレスのデータがデータ部に存在
するかどうかを示す。
この種バッファ記憶がパイプライン方式の命令処理装置
より直接アクセスされるような構成の場合、バッファ記
憶に対し、命令読出し、オペランド読出し及びオペラン
ドストアの要求が独立に発行されるため、これらの要求
が同時に発生することがある。この場合、優先順位の低
い要求は待たされることになり、命令処理装置の処理性
能が低下する。これを改善する為に、特開昭59−48
879号公報はバッファ記憶のアドレス部とデータ部を
それぞれ独立にアクセス可能な命令読出し用とオペラン
ド読出し用に分割して構成する方式、更にストア用にア
ドレス部を持つ方式を開示している。
より直接アクセスされるような構成の場合、バッファ記
憶に対し、命令読出し、オペランド読出し及びオペラン
ドストアの要求が独立に発行されるため、これらの要求
が同時に発生することがある。この場合、優先順位の低
い要求は待たされることになり、命令処理装置の処理性
能が低下する。これを改善する為に、特開昭59−48
879号公報はバッファ記憶のアドレス部とデータ部を
それぞれ独立にアクセス可能な命令読出し用とオペラン
ド読出し用に分割して構成する方式、更にストア用にア
ドレス部を持つ方式を開示している。
また、命令処理装置により直接アクセスされるバッファ
記憶と主記憶との間に中間バッファ記憶を追加する3階
層記憶力式の場合、通常、中間バッファには命令処理装
置の他に入出力制御装置が接続される為、これらの装置
からのアクセス要求が同時に発生することがあり、この
場合も上記と同様、優先順位の低い要求が待たされるこ
とになる。更に、マルチプロセッサ構成時は複数の命令
処理装置及び複数の入出力制御装置が中間バッファに接
続される為、これらのアクセス要求の競合が増加する。
記憶と主記憶との間に中間バッファ記憶を追加する3階
層記憶力式の場合、通常、中間バッファには命令処理装
置の他に入出力制御装置が接続される為、これらの装置
からのアクセス要求が同時に発生することがあり、この
場合も上記と同様、優先順位の低い要求が待たされるこ
とになる。更に、マルチプロセッサ構成時は複数の命令
処理装置及び複数の入出力制御装置が中間バッファに接
続される為、これらのアクセス要求の競合が増加する。
これを改善する為に中間バッファを複数個持ち、各々を
独立に動作させることによりアクセス要求の競合を減少
させる方式も考えられている。
独立に動作させることによりアクセス要求の競合を減少
させる方式も考えられている。
上記従来技術はいずれもバッファ記憶を複数個持つこと
により、スループットを向上させるものであるが、物量
が増加する上に複数個のバッファ記憶の内容を一致させ
るために複雑な制御が必要となるという問題があった。
により、スループットを向上させるものであるが、物量
が増加する上に複数個のバッファ記憶の内容を一致させ
るために複雑な制御が必要となるという問題があった。
本発明の目的は物量の増加を最少におさえ、しかも比較
的単純な制御でバッファ記憶におけるアクセス競合の減
少を可能にする記憶制御方式を提供することにある。
的単純な制御でバッファ記憶におけるアクセス競合の減
少を可能にする記憶制御方式を提供することにある。
本発明はバッファ記憶アドレス部を複数バンクに分割し
、各バンクをブロック単位にインタリーブさせ、バッフ
ァ記憶データも複数バンクに分割し、各バンクをアクセ
ス巾単位にインタリーブする。
、各バンクをブロック単位にインタリーブさせ、バッフ
ァ記憶データも複数バンクに分割し、各バンクをアクセ
ス巾単位にインタリーブする。
複数の要求元がバッファ記憶アドレス部とデータ部の異
なるバンクをアクセスする場合は、複数の要求元のバッ
ファ記憶アクセスを同時に処理する。
なるバンクをアクセスする場合は、複数の要求元のバッ
ファ記憶アクセスを同時に処理する。
初めに、第2図により従来のバッファ記憶におけるアド
レス部とデータ部の構成例を説明する。
レス部とデータ部の構成例を説明する。
第2図(a)はバッファ記憶がバッファアドレス部1と
4バンクのデータ部20〜23により構成される例であ
る。データ部の各バンクのアクセス巾が8バイトの場合
、各バンクを8バイト単位にインタリーブさせる。第1
の要求元アドレス線30と第2の要求元アドレス線31
は独立にアドレス部1のアクセスを要求するが、アドレ
ス部1は一度に1つの要求しか処理できないので、両方
の要求が同時に発生すると、一方の要求が待たされるこ
とになる。アドレス部1を参照した要求は、データ部ア
ドレス線40〜43によりデータ部20〜23をアクセ
スし、読出しの場合は、第1の要求先に対するデータ線
500,510,520゜530と第2の要求元に対す
るデータ線501゜511.521,531上に各デー
タ部のバンクから読出したデータを確定させ、要求元へ
データを転送する。
4バンクのデータ部20〜23により構成される例であ
る。データ部の各バンクのアクセス巾が8バイトの場合
、各バンクを8バイト単位にインタリーブさせる。第1
の要求元アドレス線30と第2の要求元アドレス線31
は独立にアドレス部1のアクセスを要求するが、アドレ
ス部1は一度に1つの要求しか処理できないので、両方
の要求が同時に発生すると、一方の要求が待たされるこ
とになる。アドレス部1を参照した要求は、データ部ア
ドレス線40〜43によりデータ部20〜23をアクセ
スし、読出しの場合は、第1の要求先に対するデータ線
500,510,520゜530と第2の要求元に対す
るデータ線501゜511.521,531上に各デー
タ部のバンクから読出したデータを確定させ、要求元へ
データを転送する。
第2図(b)は第2図(a)のアドレス部を2面化した
例で、アドレス部10は第1の要求元アドレス線30に
接続し、アドレス部11は第2の要求元アドレス線31
に接続する。データ部20〜23とデータ線500,5
10,520,530及びデータ線5o1.51i、5
21,531の動作は、第2図(a)の場合と同じであ
る。アドレス部10と11は同一内容であり、第1の要
求元によりアドレス部10の参照と第2の要求元による
アドレス部11の参照は独立に並行して行われ、各要求
元がアクセスするデータ部のバンクが異なれば、それぞ
れデータ部アドレス線400゜410.420,430
とデータ部アドレス線401.411,421,431
は同時に異なるデ−タ部のバンクをアクセス可能である
。従って、第2図(b)は第2図(、)の方式に比べて
アドレス部のスループットが2倍に改善されるが、(b
)の方式の問題はアドレス部の物量が2倍になる点であ
る。
例で、アドレス部10は第1の要求元アドレス線30に
接続し、アドレス部11は第2の要求元アドレス線31
に接続する。データ部20〜23とデータ線500,5
10,520,530及びデータ線5o1.51i、5
21,531の動作は、第2図(a)の場合と同じであ
る。アドレス部10と11は同一内容であり、第1の要
求元によりアドレス部10の参照と第2の要求元による
アドレス部11の参照は独立に並行して行われ、各要求
元がアクセスするデータ部のバンクが異なれば、それぞ
れデータ部アドレス線400゜410.420,430
とデータ部アドレス線401.411,421,431
は同時に異なるデ−タ部のバンクをアクセス可能である
。従って、第2図(b)は第2図(、)の方式に比べて
アドレス部のスループットが2倍に改善されるが、(b
)の方式の問題はアドレス部の物量が2倍になる点であ
る。
次に、本発明の一実施例について説明する。第1図は本
発明の構成例を示したもので、第2図(a)のアドレス
部1を2バンクに分割し、各バンクをブロック単位にイ
ンタリーブさせたものである。1ブロツクを64バイト
とすると、偶数ブロックのアドレスをアドレス部12に
登録し、奇数ブロックのアドレスをアドレス部13に登
録する。第1及び第2の要求元のアドレス線300゜3
01及び310,311はそれぞれアドレス部12と1
3の両方に接線する。第1の要求元のアドレスが偶数ブ
ロックを指している場合は、アドレス線300によりア
ドレス部12を参照し、奇数ブロックを指している場合
はアドレス線301によりアドレス部13を参照する。
発明の構成例を示したもので、第2図(a)のアドレス
部1を2バンクに分割し、各バンクをブロック単位にイ
ンタリーブさせたものである。1ブロツクを64バイト
とすると、偶数ブロックのアドレスをアドレス部12に
登録し、奇数ブロックのアドレスをアドレス部13に登
録する。第1及び第2の要求元のアドレス線300゜3
01及び310,311はそれぞれアドレス部12と1
3の両方に接線する。第1の要求元のアドレスが偶数ブ
ロックを指している場合は、アドレス線300によりア
ドレス部12を参照し、奇数ブロックを指している場合
はアドレス線301によりアドレス部13を参照する。
第2の要求元も同様に、奇数ブロックの場合はアドレス
線310によりアドレス部12を参照し、奇数ブロック
の場合はアドレス線311によりアドレス部13を参照
する。各アドレス部12.13の参照の結果生成したデ
ータ部アドレスはそれぞれデータ部アドレス線400,
410,4.20,430及びデータ部アドレス線40
1,411,421,431によりデータ部20〜23
に入力され、同時に異なるデータ部のバンクをアクセス
する。データ部20〜23及びデータ線500,510
,520.530,501,511,521,531の
動作は第2図(、)及び(b)と同じである。
線310によりアドレス部12を参照し、奇数ブロック
の場合はアドレス線311によりアドレス部13を参照
する。各アドレス部12.13の参照の結果生成したデ
ータ部アドレスはそれぞれデータ部アドレス線400,
410,4.20,430及びデータ部アドレス線40
1,411,421,431によりデータ部20〜23
に入力され、同時に異なるデータ部のバンクをアクセス
する。データ部20〜23及びデータ線500,510
,520.530,501,511,521,531の
動作は第2図(、)及び(b)と同じである。
第1図の方式では、第1の要求元と第2の要求元のアド
レスが異なるブロックを指定していれば、アドレス部1
2.13を同時に参照可能である点で第2図(a)より
も優れており、アドレス部12と13を合わせた物量が
第2図(a)のアドレス部1とはゾ同一である点で第2
図(b)よりも優れている。
レスが異なるブロックを指定していれば、アドレス部1
2.13を同時に参照可能である点で第2図(a)より
も優れており、アドレス部12と13を合わせた物量が
第2図(a)のアドレス部1とはゾ同一である点で第2
図(b)よりも優れている。
第1図のバッファ記憶アドレス部12.13とデータ部
20,21,22,23の詳細を第3図に示す。
20,21,22,23の詳細を第3図に示す。
第3図において、要求元アドレス線300,310及び
301,311、アドレス部12及び13、データ部ア
ドレス線400,410,420゜430及び401,
411,421,431、データ部20〜23、データ
線500,510,520.530及び501,511
,521,531は第1図と同一である。
301,311、アドレス部12及び13、データ部ア
ドレス線400,410,420゜430及び401,
411,421,431、データ部20〜23、データ
線500,510,520.530及び501,511
,521,531は第1図と同一である。
アドレス部12はセレクタ120、アドレスレジスタ1
21、アドレスアレイ1230〜1233、比較回路1
250〜1253、ヒツト・ロウ検出回路126及びデ
ータ部アドレスレジスタ128より構成される。アドレ
スアレイは40つ構成であり、1230〜1233がそ
れぞれロウ0〜3に対応する。セレクタ120は第1と
第2の要求元アドレス線300,310の偶数ブロック
を指しているアドレスのうち優先順位の高い方を選択し
、アドレスレジスタ121に入力する。アドレスレジス
タ121の出力は、アドレスアレイの各ロウ1230〜
1233及び各ロウの出力1240〜1243の比較回
路1250〜1253に接続される上位アドレス線12
20とアドレスアレイの各ロウ1230〜1233のア
ドレス入力に接続される下位アドレス線1221及びデ
ータ部アドレスレジスタ128の下位に接続される下位
データ部アドレス線1222に分かれる。下位アドレス
線1221により、アドレスアレイの各ロウ1230〜
1233の該当カラムに保持されているアドレスがそれ
ぞれ1240〜1243に出力される。比較回路125
0〜1253は上位アドレス線1220のアドレスとア
ドレスアレイ1230〜1233から出力されるアドレ
スを比較し、アドレスレジスタ121で示すアドレスが
アドレスアレイのいずれかに登録されている場合、登録
されているロウをヒツト・ロウ検出回路126に伝える
。ヒツト・ロウ検出回路126はこれをエンコードして
、ロウ・アドレスを作成し、ロウ・アドレス線127に
よりデータ部アドレスレジスタ128の」二位に入力す
る。この時、データ部アドレスレジスタ128の下位に
は下位データアドレス線1222の内容が入力され、デ
ータ部アドレスが確定する。
21、アドレスアレイ1230〜1233、比較回路1
250〜1253、ヒツト・ロウ検出回路126及びデ
ータ部アドレスレジスタ128より構成される。アドレ
スアレイは40つ構成であり、1230〜1233がそ
れぞれロウ0〜3に対応する。セレクタ120は第1と
第2の要求元アドレス線300,310の偶数ブロック
を指しているアドレスのうち優先順位の高い方を選択し
、アドレスレジスタ121に入力する。アドレスレジス
タ121の出力は、アドレスアレイの各ロウ1230〜
1233及び各ロウの出力1240〜1243の比較回
路1250〜1253に接続される上位アドレス線12
20とアドレスアレイの各ロウ1230〜1233のア
ドレス入力に接続される下位アドレス線1221及びデ
ータ部アドレスレジスタ128の下位に接続される下位
データ部アドレス線1222に分かれる。下位アドレス
線1221により、アドレスアレイの各ロウ1230〜
1233の該当カラムに保持されているアドレスがそれ
ぞれ1240〜1243に出力される。比較回路125
0〜1253は上位アドレス線1220のアドレスとア
ドレスアレイ1230〜1233から出力されるアドレ
スを比較し、アドレスレジスタ121で示すアドレスが
アドレスアレイのいずれかに登録されている場合、登録
されているロウをヒツト・ロウ検出回路126に伝える
。ヒツト・ロウ検出回路126はこれをエンコードして
、ロウ・アドレスを作成し、ロウ・アドレス線127に
よりデータ部アドレスレジスタ128の」二位に入力す
る。この時、データ部アドレスレジスタ128の下位に
は下位データアドレス線1222の内容が入力され、デ
ータ部アドレスが確定する。
アドレス部13の構成は上記アドレス部12と同様であ
る。このアドレス部13はアドレス部12と独立に動作
し、第1と第2の要求元アドレス線301,311の奇
数ブロックを指しているアドレスがアドレスアレイ13
30〜1333のいずれかに登録されているかを調べる
。登録されていれば、データ部アドレスレジスタ138
にデータ部アドレスが確定する。
る。このアドレス部13はアドレス部12と独立に動作
し、第1と第2の要求元アドレス線301,311の奇
数ブロックを指しているアドレスがアドレスアレイ13
30〜1333のいずれかに登録されているかを調べる
。登録されていれば、データ部アドレスレジスタ138
にデータ部アドレスが確定する。
アドレス部12と13のデータ部アドレスは、それぞれ
各データ部20〜23のセレクタ200゜210.22
0,230へ入力され、各データ部のバンクをアクセス
するのに用いられる。即ち、データ部20では、セレク
タ200はアドレス部12と13のデータ部アドレス線
400と401のデータ部アドレスのうち優先順位の高
い方を選択してデータ部アドレスレジスタ201に入力
し、バンク0のデータアレイ202をアクセスする。
各データ部20〜23のセレクタ200゜210.22
0,230へ入力され、各データ部のバンクをアクセス
するのに用いられる。即ち、データ部20では、セレク
タ200はアドレス部12と13のデータ部アドレス線
400と401のデータ部アドレスのうち優先順位の高
い方を選択してデータ部アドレスレジスタ201に入力
し、バンク0のデータアレイ202をアクセスする。
読出しの場合は、データアレイ202から読出したデー
タをデータレジスタ203へ入力し、要求元へデータ線
500又は501により送出する。
タをデータレジスタ203へ入力し、要求元へデータ線
500又は501により送出する。
他のデータ部21〜23の動作は、それぞれデータ部2
0と同様である。
0と同様である。
以上の説明ではアドレス部12と13の優先順位とデー
タ部20〜23の優先順位を別々に決定するように述べ
たが、アドレス部12と13の優先順位を決定する時に
同時にデータ部20〜23の優先順位も考慮し、2つは
要求元が異なるブロックの異なる8バイトをアクセスす
る時のみアドレス部12と13を同時に起動するように
構成してもよい。又、実施例では、要求元が2つでアド
レス部を2面化(偶数ブロック部と奇数ブロック部)の
場合を説明したが、一般にm個の要求元(m≧2)、n
面のアドレス部(n≧2)に拡張することは容易である
。
タ部20〜23の優先順位を別々に決定するように述べ
たが、アドレス部12と13の優先順位を決定する時に
同時にデータ部20〜23の優先順位も考慮し、2つは
要求元が異なるブロックの異なる8バイトをアクセスす
る時のみアドレス部12と13を同時に起動するように
構成してもよい。又、実施例では、要求元が2つでアド
レス部を2面化(偶数ブロック部と奇数ブロック部)の
場合を説明したが、一般にm個の要求元(m≧2)、n
面のアドレス部(n≧2)に拡張することは容易である
。
本発明によれば、バッファ記憶のアドレス部を複数のバ
ンクに分割し、各バンクをブロック単位にインタリーブ
するので、複数の要求元のアドレスが指すブロックが異
なる場合は同時に複数のアドレス部を参照することがで
き、物量を増加することなくバンク記憶アドレス部にお
けるアクセスの競合を減少させることができる。
ンクに分割し、各バンクをブロック単位にインタリーブ
するので、複数の要求元のアドレスが指すブロックが異
なる場合は同時に複数のアドレス部を参照することがで
き、物量を増加することなくバンク記憶アドレス部にお
けるアクセスの競合を減少させることができる。
第1図は本発明を適用したバッファ記憶の一実施例を示
す図、第2図(a)と(b)は従来のバッフ讐記憶の構
成例を示す図、第3図は第1図□の実施例の詳細構成を
示す図である。 300.301,310,311・・・要求元アドレス
部、12.13・・・バッファ記憶アドレス部、400
〜430,401〜431・・・データ部アドレス線、
20.21,22,23・・・バッファ記憶データ部、
500〜530,501〜531・・・データ線。 第 1 図 300.301 310,311 ・4−、IL’
Fドレス卯12、 13・・・ 心2に1乙楕、即りス
#P400へ430,401〜431・・・ デゝ夕(
?汁゛ムス遡艮20、 21. 22. 23・・・
ハシ矛1し↑【プ°レフ事r500へ530,501〜
531・・・デレタ泉第 2 図 (5j)
す図、第2図(a)と(b)は従来のバッフ讐記憶の構
成例を示す図、第3図は第1図□の実施例の詳細構成を
示す図である。 300.301,310,311・・・要求元アドレス
部、12.13・・・バッファ記憶アドレス部、400
〜430,401〜431・・・データ部アドレス線、
20.21,22,23・・・バッファ記憶データ部、
500〜530,501〜531・・・データ線。 第 1 図 300.301 310,311 ・4−、IL’
Fドレス卯12、 13・・・ 心2に1乙楕、即りス
#P400へ430,401〜431・・・ デゝ夕(
?汁゛ムス遡艮20、 21. 22. 23・・・
ハシ矛1し↑【プ°レフ事r500へ530,501〜
531・・・デレタ泉第 2 図 (5j)
Claims (1)
- (1)主記憶装置とバッファ記憶装置とを具備し、バッ
ファ記憶装置は、前記主記憶装置の写しとしてそのデー
タの一部をある記憶単位(以下ブロックという)ごとに
複数の記憶領域に貯蔵するバッファ記憶データ部と、該
記憶領域の夫々に対応してブロックアドレスを登録する
バッファ記憶アドレス部とからなり、複数の要求元が前
記バッファ記憶装置をアクセスする記憶システムにおい
て、前記バッファ記憶アドレス部を複数バンクに分割し
て各バンクをブロック単位にインタリーブさせ、前記バ
ッファ記憶データ部を複数バンクに分割して各バンクを
アクセス巾単位にインタリーブさせ、複数の要求元がバ
ッファ記憶アドレス部とデータ部の異なるバンクをアク
セスする場合は複数の要求元のバッファ記憶アクセスを
同時に処理することを特徴とする記憶制御方式。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62035357A JP2561261B2 (ja) | 1987-02-18 | 1987-02-18 | バッファ記憶アクセス方法 |
DE3851241T DE3851241T2 (de) | 1987-02-18 | 1988-01-19 | Speicheranordnung. |
EP88100696A EP0279189B1 (en) | 1987-02-18 | 1988-01-19 | Storage system |
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