JP3868920B2 - Fpga搭載ボードのテスト方法とテスト装置 - Google Patents
Fpga搭載ボードのテスト方法とテスト装置 Download PDFInfo
- Publication number
- JP3868920B2 JP3868920B2 JP2003109848A JP2003109848A JP3868920B2 JP 3868920 B2 JP3868920 B2 JP 3868920B2 JP 2003109848 A JP2003109848 A JP 2003109848A JP 2003109848 A JP2003109848 A JP 2003109848A JP 3868920 B2 JP3868920 B2 JP 3868920B2
- Authority
- JP
- Japan
- Prior art keywords
- board
- output
- fpga
- shift register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【発明の属する技術分野】
この発明は、FPGA搭載ボードのテスト方法とテスト装置に関し、詳しくは、内部セルから出力バッファを含むFPGAの外部端子への接続ラインと出力端子からその搭載ボードの外部接続端子までの配線の短絡や断線を容易にテストすることができるFPGA搭載ボードのテスト方法とテスト装置に関する。
【0002】
【従来の技術】
従来の半導体装置(半導体デバイス)を搭載したボードのテスト装置としては、多数のソケットに検査半導体(DUT)を搭載して、正常な基準デバイスの動作出力と各ソケットに搭載した半導体デバイスの動作出力とを比較判定することで行われている。
その1つとして、半導体デバイスの初期不良を加熱下で行う技術が公知である(特許文献1)。
一方、半導体デバイスの1つにプログラマブルに回路設計ができるFPGAがあるが、このFPGAは、現在では、そのゲート数も10万〜20万ゲートと大きくなり、そのピン数も多数であり、通常、これ専用のソケットボードあるいはボード基板に搭載されて使用される。
この種の半導体デバイスとその搭載ボードとをテストするものとしてボードテスターがある。これは、期待値と検査ボードからの出力値とを比較することでテストを行う。このテストの際には、各ピン対応にスキャンしていく、バウンダリィスキャン方式が採用されている。
【0003】
【特許文献1】
特開昭61−105474号公報
【0004】
【発明が解決しようとする課題】
FPGA搭載ボードのテスト方法として前者の比較回路を設けて基準デバイスの動作と比較するテストを用いる場合、出力端子や入力端子を対応した関係に保持して出力ピン対応に出力値を比較する検査が行われる。このような出力値の比較検査では、各出力について隣接する出力ピンとの間で出力関係を任意に選択することができない。そのため、出力端子間のテストとなる短絡や断線を検査することは難しい。特に、半導体デバイスとこれを搭載したボードの接続ラインを含めてそれらの短絡や断線を短時間に検査することはピン数が多くなると難しくなる。
一方、後者の期待値を用いるテスト装置では、シリアルな診断専用パスを用いて1ステップで1個所の比較判定を行うので、半導体デバイスおよびこれを搭載したボードをピン対応にテストするには、多量の処理ステップが必要になる。そのため、テスト効率が悪い。特に、FPGAでは、これを搭載したボードの接続ラインにおける短絡や断線をテストしなければならず、そのテストを複数箇所同時にすることができないため、ボードテスト全体のテストステップ数が大きく、テスト効率が悪くなる。
また、FPGAあるいはこれを搭載したボードの短絡や断線の場合には、各ピンに設定する出力値により発生する隣接ピンとの電圧関係が必要になるために、各ピンに設定する出力値を自由に設定することが必要である。しかし、前記のようなテスト方法では、それができない。
さらに、従来のボードテスターでは、FPGAボードの実速度に対応したテストスピードを実現するには、その都度、実速度に対応した動作をさせるテストプログラム等の開発が必要になる。
この発明の目的は、このような従来技術の問題点を解決するものであって、内部セルから出力バッファを含むFPGAの出力端子への接続ラインと出力端子からその搭載ボードの外部接続端子までの配線の短絡や断線を容易にテストすることができるFPGA搭載ボードのテスト方法とテスト装置を提供することにある。
【0005】
【課題を解決するための手段】
このような目的を達成するこの発明のFPGA搭載ボードのテスト方法とテスト装置の特徴は、検査対象となる第1のFPGAを搭載しこれの複数の各出力端子がボードの複数の各外部接続端子にそれぞれ接続された検査ボードと、良品としての第2のFPGAを搭載しこれの複数の各出力端子がボードの複数の各外部接続端子にそれぞれ接続された良品としての基準ボードとを有し、検査ボードの出力端子に接続された出力バッファに関してある段に記憶されたビット値をその段に対応する出力バッファに出力する第1のシフトレジスタが第1のFPGAの中に形成され、基準ボードの出力端子に接続された出力バッファに関してある段に記憶されたビット値をその段に対応する出力バッファに出力する第2のシフトレジスタが第2のFPGAの中に形成され、検査ボードの複数の外部接続端子のそれぞれの出力と基準ボードの複数の外部接続端子のそれぞれの出力とを一対一で比較して一致あるいは不一致を検出し、かつ、第1のシフトレジスタと第2のシフトレジスタに対する入力データをシフトして検査ボードの外部接続端子とこれに一対一で比較される基準ボードの外部接続端子との出力が同じビット値になるように第1のシフトレジスタと第2のシフトレジスタのそれぞれにデータを設定するものである。
【0006】
【発明の実施の形態】
このように、この発明にあっては、FPGAの内部バッファから出力端子への接続ラインと、この出力端子からその搭載ボードの外部接続端子までの配線の短絡や断線テストに当たって、良品のFPGAを搭載した基準ボード(マスタボード)と検査対象となるFPGAを搭載したボード(検査ボード)とを設けて、それぞれのFPGAの出力端子に接続されるそれぞれの出力バッファ、例えば、I/Oバッファに対してこれに出力するフリップフロップ回路をそれぞれ形成して、形成したそれぞれのフリップフロップ回路を接続してシフトレジスタの各段の1つとして第1のシフトレジスタと第2のシフトレジスタを構成する。そして、これらのシフトレジスタに所定のデータ設定することで、隣接する出力端子の出力値を自由に選択できるようにする。
具体的には、FPGAのI/O端子のピン数に対応する段を持つの第1,第2のシフトレジスタへ、セット、リセット、もしくは検査ボードと良品ボードに同じビットストリームデータをシフトレジスタを介して入力することによって一対一で比較される外部接続端子の出力ビット値を一致させるデータをシフトレジスタに発生させてI/Oバッファにラッチする。そして、第1,第2のシフトレジスタの出力をI/O端子(出力端子)経由でボードの外部接続端子から出力させる。この場合、シフトレジスタに入力するデータは任意に選択できるので、隣接する端子の電圧値が選択可能になる。また、データをシフトする速度もクロックに応じて選択可能になる。
このようにして、選択的にFPGAの出力端子に検査に必要な出力値を発生させて、内部セルからI/Oバッファを含むFPGAのI/O端子(出力端子)への接続ラインとI/O端子(出力端子)からその搭載ボードの外部接続端子までの配線の短絡や断線を検査する。
その結果、各出力端子に設定する出力値を任意に選択でき、これにより発生する隣接出力端子との電圧関係を任意に設定することが可能となり、FPGAの外部接続端子への接続ラインを含めて、検査ボードの接続ラインの短絡や断線を容易にテストすることができる。
【0007】
【実施例】
図1は、この発明のFPGA搭載ボードのテスト方法を適用した一実施例のテスト装置のブロック図、図2は、そのFPGAについての説明図、図3は、短絡/断線のテスト処理のフローチャート、図4は、他の実施例において他の検査データを設定した一例の説明図、図5は、図4の実施例においてさらに他の検査データを設定した一例の説明図、図6は、図4の実施例においてさらに他の検査データを設定した一例の説明図、そして、図7は、この発明のさらに他の一実施例の説明図である。
図1において、10は、FPGA搭載ボードのテスト装置であって、1は、検査対象となるFPGAであって、検査対象となる検査ボード2に搭載されている、3は、良品のFPGAであって、基準ボード4に搭載されている。もちろん、この場合の基準ボード4も良品である。
検査ボード2には矩形のFPGA1の各辺に設けられた多数のI/O端子1a(これには出力端子だけを含め、出力端子の一例としてI/O端子を挙げる。)に一対一で対応して接続された多数の外部接続端子2aが設けられている。そして、各I/O端子1aと各外部接続端子2aとは、各接続ライン2bで接続されている。また、基準ボード4には矩形のFPGA3の各辺に設けられた多数のI/O端子3aに一対一で対応して接続された多数の外部接続端子4aが設けられている。そして、各I/O端子3aと各外部接続端子4aとは、各接続ライン4bで接続されている。
FPGA1,3は、それぞれCLB(コンフィギュレーション・ロジック・ブロック)の各SRAM等のメモリに所定のデータを書込むことにより内部回路を構成するものであって、その都度、データを制御装置20に内蔵されたROM23から読出してコンフィギュレーションデータDATを設定データ入力端子14から入力して、所望の機能を持つ回路を内部に形する。
【0008】
ところで、FPGA1,3は、図2に示すように、ボンディングパッド11を有するI/O領域12と内部セル領域13とに分かれていて、内部セル領域13には、CLBが縦横にタイルを貼ったように多数設けられていて、それぞれのCLBを接続する接続ラインがマトリックス状に配置されている。CLBが参照するフラッシュメモリに所定のデータを外部から設定データ入力端子14を介して書込むことで、検査ボード2にシフトレジスタ5が形成され、これに対するデータの入力端子7aとクロック入力端子7bが割り当てられる。
なお、CLBには、基本的なゲート回路が複数設けられていて、フリップフロップ回路を構成する基本的な回路が多数ある。そこで、このフリップフロップ回路により前記のシフトレジスタは容易に形成できる。
また、基準ボード4のシフトレジスタ6は、同様にしてあらかじめ形成されているものであって、シフトレジスタ6に対してこれの入力端子7aとクロック入力端子7bが割り当てられる。
クロック入力端子7bは、可変クロック発生回路17から検査のためのクロックCLKを受ける。可変クロック発生回路17は、データ処理装置20の制御に従って所定の周波数のクロックCLKを所定数発生する。
ここでは、検査ボード2のFPGA1には、出力端子1aに接続されるそれぞれのI/Oバッファに対してこれに接続されるフリップフロップ回路を形成し、さらに、これらフリップフロップを接続して各段としてシフトレジスタを形成する。それがFPGA1に形成されたシフトレジスタ5であり、FPGA3には同様にしてシフトレジズタ6が形成される。
そして、これらのシフトレジスタ5,6の入力端子をFPGAの出力端子のI/O端子の1つである端子7aをそのデータの入力端子とし、他の1つである端子7bをシフトクロックCLKのクロック入力端子に設定するコンフィギュレーションを行う。なお、クロック入力端子7bは、FPGA1,3においてあらかじめ決められているクロック入力端子を用いる場合には特別にコンフィギュレーションを行う必要はない。
【0009】
8は電源ピンであり、9はグランドピン(GND)であり、これら電源ピン8とグランドピン(GND)9の接続ラインについては図では省略してある(各図において同じ)。
15は外部記憶装置、16は比較回路、17は可変クロック発生回路、18は良否判定回路、そして、20はデータ処理装置である。
データ処理装置20は、外部記憶装置15を有し、さらに、MPU21とメモリ22、ROM23、CRTディスプレイ24、インタフェース25等により構成され、これらがバス26により相互に接続されている。
メモリ22には、FPGA1にシフトレジスタ5を形成するシフトレジスタ形成プログラム22aと、シフトレジスタ5,6に所定の検査データを設定して短絡/断線等のテストをする短絡/断線テストプログラム22b、検査結果表示プログラム22c等が格納され、ソフトカウンタ22eが設けられている。
また、インタフェース25を介して接続されたHDD(ハードディスク装置)等の外部記憶装置15にはテストのための各種のデータファイルが格納されている。
データ処理装置20は、インタフェース25を介して可変クロック発生回路17を制御して、検査クロックとして所定の周波数のクロックCLKを発生してクロック入力端子7bに送出させ、そのクロックCLKをインタフェース25を介して受けてソフトカウンタ22eによりカウントする。また、データ処理装置20は、インタフェース25を介して入力端子7aに検査のためのデータを送出してシフトレジスタ5,6にそれぞれに同じデータを設定する。
【0010】
比較回路16は、検査ボード2のそれぞれの外部接続端子2a,2a,…の出力と基準ボード4のI/O端子4a,4a…の出力の不一致を検出をする比較回路であり、FPGA1の各I/O端子1aに接続された検査ボード2の各外部接続端子2a,2a…と、FPGA3の対応する位置に配置されるI/O端子3aに接続された基準ボード4の各外部接続端子4a,4a…とをXORゲート160に入力して、XORゲート160により対応する位置の各外部接続端子の出力の不一致を検出する。
図では、そのXORゲート160をもつ不一致検出ブロックのうちの一部として2ブロック16a,…,16iだけを示してある。例えば、1ブロック4ピンとして前記の入力端子7,7a,7bと、電源ピン8,GNDピン9、そして設定データ入力端子14を除いた全てのI/O端子(出力端子だけを含む)を対応接続して不一致検出をする回路である。4ピンごとの各不一致検出ブロックであるブロック16a,…,16iの検出値は、それぞれオアゲート161により1つにまとめられて、さらに上位のオアゲート162により各ブロックごとのオアゲート161の出力がまとめられて出力される。その結果として、1個の良否判定結果の出力が出力端子163に出力される。
この出力端子163の出力は、良否判定回路18に入力され、さらにインタフェース25を介してデータ処理装置20に不一致の検出信号として送出される。これにより、FPGA1の各辺についてのそのそれぞれ外部接続端子2a,4aの不一致検出の出力は、それぞれオアゲート162により論理和が採られて、最終的な出力が1本になるように構成されている。
良否判定回路18は、データ処理装置20に制御されて、検査期間中に出力端子163に“1”が出力したときに赤のLEDを点灯して検査対象となったFPGA1がNG(不合格)であることを検出し、そうでないときには緑のLEDを点灯してしてFPGA1が合格であることを検出する。
【0011】
これにより、基準ボード4のI/O端子3aの出力ビット値(“1”あるいは“0”)と、これに対して検査ボード2の対応する位置のI/O端子1aの出力ビット値とが一致し、かつ、基準ボード4の外部接続端子4aの出力ビット値と、これに対して検査ボード2の対応する位置の外部接続端子2aの出力ビット値とが一致した場合には、各XORゲート160は、“0”を出力し、いずれかが不一致のときには“1”を出力する。これらXORゲート160の出力は、オアゲート161により4ビット分対応にそれぞれに論理和が採られ、対応したI/O端子のビット出力、対応した外部接続端子のビット出力のいずれかが、不一致のときにこれに“1”が出力され、それがオアゲート162によりそれぞれに論理和が採られて、基準ボード4に対して検査ボード2の対応したI/O端子のビット出力、対応した外部接続端子のビット出力のいずれかが、不一致のときに出力端子163に“1”が出力される。
【0012】
検査ボード2と基準ボード4とのFPGA1,3では、それぞれシフトレジスタ5,6の各段がFPGA1,3の四辺のI/Oバッファに対応して形成され、それぞれ各段の出力の値(“1”あるいは“0”)は、結果的に各外部接続端子2a,4aにそれぞれ接続されている。そこで、外部接続端子2a,4aの1つを介して入力端子7aからデータを入力してクロックの入力端子7bに入力される可変クロック発生回路17からの検査クロックCLKに応じて検査ボード2のFPGA1のシフトレジスタ5と、基準ボード4のFPGA3のシフトレジスタ6とにビットデータを設定する。これにより、一対一で比較される各I/O端子1a,3aに同じ“1”あるいは“0”のビットの出力を発生させることができる。
例えば、シフトレジスタ5,6に入力される検査データは、時計方向にデータをシフトして隣接する各I/O端子1a,3aが求める出力関係になるように入力端子7aから各段に入力データを、入力端子7bの検査クロックCLKに応じてシリアルに入力する。
これにより、検査ボード2と基準ボード4のシフトレジスタ5,6の対応する段に同じビットデータがセットされて、不一致検出されたか、否かを良否判定回路18のLEDの点灯により、検査対象となるFPGA1の良否が判定できる。その結果、シフトレジスタ5,6の各段を構成するCLB(コンフィギュレーション・ロジック・ブロック)の出力から外部接続端子2a、そしてI/O端子4a、接続ライン2b,4bを経たラインの断線、あるいは短絡の検査ができる。
さらに、シフトレジスタ6を“0”リセットしておき、データをシフトさせて、データ処理装置20において、そのシフトの回数と不良検出との関係によって不良個所の特定ができる。
【0013】
図3は、このような判定処理をするデータ処理装置20の検査処理のフローチャートである。
まず、データ処理装置20のメモリ22に記憶されたシフトレジスタ形成プログラム22aがMPU21により実行されて、MPU21は、インタフェース25を介してFPGA1に前記のシフトレジスタ5を形成するデータを設定データ入力端子14に送出する。これにより、FPGA1にシフトレジスタ5が形成され、入力端子7aとクロックの入力端子7bが設定される(ステップ101)。なお、FPGA3は、あらかじめ同様なデータが設定データ入力端子14に送出されて同様なシフトレジスタ6が形成され、入力端子7aとクロックの入力端子7bがすでに設定されている。
【0014】
次に、短絡/断線テストプログラム22bがMPU21により実行されて、MPU21は、インタフェース25を介して入力端子7aに検査データを入力し、同時に検査クロックCLKを発生して、検査クロックCLKに同期させて入力された検査データを時計方向に順次シフトして各シフトレジスタ5,6にデータを書込んでいく(ステップ102)。この検査データは、例えば、図1に示すように、“1010…”のデータである。これと同時に出力端子163から不一致の検出信号を得て、これを検査結果のデータとして読込んで、検査結果データとしてメモリ22に記憶し、同時にシフト数をソフトカウンタ22eによりカウントする(ステップ103)、クロックCLK発生回路17から発生するクロックCLK数が総接続端子数分のクロックとなり、シフトが終了した時点で入力検査データとクロックCLK発生回路17のクロックCLKを停止させて(ステップ104)、短絡/断線の判定処理に入る(ステップ105)。
次に、検査結果をディスプレイ24に表示する(ステップ106)。
なお、すでに検査結果が表示されているときには、次の画面あるいは次の行に検査結果を表示する。そのため、ステップ103においては、前の検査結果があるときには別の領域に検査結果データを記憶する。
次のステップ107では、さらに検査データあるかの判定をし(ステップ107)、YESであるときには、ステップ102へと戻り、次の検査データがシフトレジスタ5,6に設定されて前記の各ステップでの処理が行われる。ここで、NOとなると、検査ボード2の検査が終了する。
なお、ステップ107でYESとなる場合は、後述する図4,図5で示すように、2種類のテストデータを2段階で順次与えるような検査である。
【0015】
以上の検査処理で検査データが図示するように、“1010…”の場合には、ある出力端子の出力が“1”のときに隣接する出力端子は、“0”となっているので、不一致が検出された場合には、“1”が“0”となっているか、あるいは“0”が“1”となっている場合である。これにより隣接する端子との間で短絡あるいは断線があることが判る。
また、メモリ22の検査結果データを解析することで、何回目のシフトで期待値に反する値が出力されたかを検出することができ、これにより、不良個所の特定が可能となる。なお、このような解析のために、良否判定回路17で不一致の検出信号が発生したときのソフトカウンタ22eのカウント値を不一致の検出に対応して記憶することができる。
ところで、データ処理装置20により可変クロック発生回路17の発生クロックCLKをFPGA1,3の仕様範囲あるいはそれ以上に設定することにより実速度に対応した動作あるいはそれ以上の動作速度での検査が容易にできる。
【0016】
図4の実施例は、検査ボード2と基準ボード4のFPGA1,3が相互に鏡に映した状態で対称に配置されている例である。
FPGA1,3のI/OバッファからI/O端子までの配線は、1本の線であり、同じ構造であるので、図4に示すように鏡像関係であっても対応する外部接続端子2a、外部接続端子4aとに同じビット値が出力される条件が確保できるので、同じように検査ができる。
この場合に、FPGA1,3とに形成されるシフトレジスタ5,6は、入力端子と出力端子の位置関係が逆になっていて、シフトする方向も逆になる。
すなわち、シフトレジスタ6を図1の場合と同様とすれば、シフトレジスタ5は、シフトレジスタ6の初段の位置に相当する位置のフリップフロップが最終段となり、シフトレジスタ6の最終段の位置に相当する位置のフリップフロップが初段となる。そして、シフトレジスタ6は、時計方向にシフトされ、シフトレジスタ5は、反時計方向にシフトされる。
図4では、シフトレジスタ5,6にセットされる検査データがオールビット“1”となっている。このように“1111…”の検査データがシフトされて設定されたときには、不良の場合には、“1”が“0”となるので、数十クロック乃至数百クロック分程度の動作により検査ボード2に搭載したFPGA1の断線やピン浮き、また短絡により、論理値「0」となる不良の有無を確認することができる。なお、コンフィギュレーションのデータ設定によりセット端子を形成してI/O端子の1つに設定して、このセット端子に対して“セット”を行なうことでシフトレジスタ5,6にオールビット“1”を入力してもよく、この場合は、全シフトレジスタのセットに要する数クロック程度の動作により、検査ボード2に搭載したFPGA1の断線やピン浮き、また短絡により、論理値「0」となる不良の有無を確認することができ、検査時間を短縮することができる。
【0017】
また、図5に示すように、FPGA1,3のシフトレジスタ5,6にオール“0”を設定してシフトレジスタ5,6をリセットしたケースでは、検査ボード2およびこれに搭載したFPGA1における短絡により論理値“1”となる不良の有無を確認することができる。
なお、この場合のリセットは、コンフィギュレーションのデータ設定によりリセット端子を形成してI/O端子の1つに設定して、このリセット端子に対して行ってもよく、あるは検査データとしてオールビット“0”を入力してもよい。ここで、図3のフローチャートのステップ107でYESの判定により連続的な検査データを設定する処理として、まず、この図5のリセットをしてシフトレジスタ5,6にオール“0”を設定して、このリセット後に論理値“1”のビットストリームデータをシフトしていくことによって、論理値が“0”となっている不良個所を特定することができる。シフト回数によってその個所を確認することが可能となる。逆に、図4に示すように、先にシフトレジスタ5,6にオール“1”を設定した後に論理値“0”を順次シフトして書込む検査では、論理値“1”の不良個所を特定することが可能となる。
【0018】
さらに、図6に示すように、特定の2端子の関係について追跡するときには、シフトレジスタ5,6にオール“0”を設定した後に、検査データとして“1100”のビットを入力してこれを順次シフトしていけばよい。
以上は一例であって、その他、各種の検査データを設定することで隣接する端子を種々の条件に設定して、種々の出力状態における断線/短絡の検査が可能になる。
これによりFPGAのピン数に制限を受けず、かつテストピン数に対応した段数のシフトレジスタに書込む、“0”と“1”の値を羅列したビットストリームデータを用意することによって、FPGAおよびFPGAを搭載するボードのテストが容易にできる。
【0019】
図7は、基準ボード4のFPGA3の中に比較回路16を内蔵するコンフィギュレーションデータを設定データ入力端子14から入力して、比較回路16を内部に形した実施例である。外部に回路を設ける必要がないため、FPGA内の余りゲートを利用すれば、より以上のコスト低減となる。
【0020】
このように、この発明では、FPGA1,3のシフトレジスタ5,6に“0”と“1”の値を羅列したビットストリームデータを順次クロックで同期を取りながらシフトしていき、検査ボード2の外部接続端子2aからの出力値と基準ボード4からの外部接続端子4aからの出力値が、検査ボード2および搭載したFPGA1の短絡や断線によって異なった場合、比較回路16から論理値“1”が出力され、検査ボード2が不良であると判定することができる。
このテストはI/O端子の本数分のステップ数をデータシフトすれば、検査ボード2のテストが可能となる上、何回目のシフトで期待値に反する値が出力されたか確認することにより、不良個所の判定も可能となる。また、データシフトの同期を取るためにクロックCLKの周波数を可変にすることにより、検査ボード1に搭載したFPGA1の動作速度を評価することが可能となる。
【0021】
このような検査では、専用ソフトウェア利用によるテストデータ生成が必要がなく、テストステップ数もFPGAのピン数と同程度のクロック数をシフトレジスタに与えるサイクル数で十分となる。また、データシフトの同期を取るために検査ボード2と基準ボード4に供給するクロックを保証性能最低限の周波数に設定することで、検査ボード2に搭載したFPGAの動作速度を評価することが可能となり、さらに速度をあげての性能評価も可能となる。
このように、この発明にあっては、検査ボード2にシフトレジスタ5を内蔵するFPGA1を搭載し、シフトレジスタ5にラッチされた値は、FPGA1のI/O端子1aを経由して検査ボード2の外部接続端子2aからそのまま出力される特徴を持つ。
また、検査ボード2と同じ構成の既テスト済み基準ボード4を用意しておき、その外部接続端子4aと検査ボード2の外部接続端子2aとを比較回路16の1段目に設置したビット不一致検出回路(XOR回路160)の入力に1対1で接続させて、その出力と他のビット不一致検出回路(XOR回路160)の出力を入力としたOR回路161で構成して、以降はOR回路161の出力を入力とするOR回路162を介して最終的な出力が1本になるように構成すれば、検出データのビット数を低減でき、高速な判定処理が可能になる。
【0022】
以上説明してきたが、実施例では、シフトレジスタ5,6は、FPGAの出力端子に対応した段数のシフトレジスタを形成しているが、シフトレジスタ5,6は、途中に余分な段が存在していてもよい。さらに、FPGAの各辺に対応して複数個分割して設けられ、それらが接続されていてもよい。さらに、各辺に対して複数のシフトレジスタが設けられていて、それらがパラレルに動作するような構成であってもよい。これら複数のシフトレジスタは、それぞれ同時に検査データを入力して並列に動作させれば、検査するときのシフトクロックの数をさらに低減できる。
【0023】
【発明の効果】
以上説明したきたように、この発明にあっては、FPGAの内部バッファから出力端子への接続ラインと、この出力端子からその搭載ボードの外部接続端子までの配線の短絡や断線テストに当たって、良品のFPGAを搭載した基準ボード(マスタボード)と検査対象となるFPGAを搭載したボード(検査ボード)とを設けて、それぞれのFPGAの出力端子に接続されるそれぞれの出力バッファ、例えば、I/Oバッファに対してこれに出力するフリップフロップ回路をそれぞれ形成して、形成したそれぞれのフリップフロップ回路を接続してシフトレジスタの各段の1つとして第1のシフトレジスタと第2のシフトレジスタを構成する。そして、これらのシフトレジスタに所定のデータ設定することで、隣接する出力端子の出力値を自由に選択できるようにする。
その結果、各出力端子に設定する出力値を任意に選択でき、これにより発生する隣接出力端子との電圧関係を任意に設定することが可能となり、FPGAの外部接続端子への接続ラインを含めて、検査ボードの接続ラインの短絡や断線を容易にテストすることができる。
【図面の簡単な説明】
【図1】図1は、この発明のFPGA搭載ボードのテスト方法を適用した一実施例のテスト装置のブロック図である。
【図2】図2は、そのFPGAについての説明図である。
【図3】図3は、短絡/断線のテスト処理のフローチャートである。
【図4】図4は、他の実施例において他の検査データを設定した一例の説明図である。
【図5】図5は、図4の実施例においてさらに他の検査データを設定した一例の説明図である。
【図6】図6は、図4の実施例においてさらに他の検査データを設定した一例の説明図である。
【図7】図7は、この発明のさらに他の一実施例の説明図である。
【符号の説明】
1,3…FPGA、1a,3a…I/O端子、
2…検査ボード、2a,4a…外部接続端子、
2b,4b…接続ライン、
4…基準ボード、5,6…シフトレジスタ、
7a…入力端子、7b…クロック入力端子、
8…電源ピン、9…グランドピン(GND)、
11…ボンディングパッド、12…I/O領域、
13…内部セル領域、14…設定データ入力端子、
15…外部記憶装置、16…比較回路、
17…可変クロック発生回路、18…良否判定回路、
20…データ処理装置、21…MPU、22…メモリ、
22a…シフトレジスタ形成プログラム、
22b…短絡/断線テストプログラム、
22c…検査結果表示プログラム、
22e…ソフトカウンタ、
23…ROM、24…CRTディスプレイ、
25…インタフェース。
Claims (8)
- 検査対象となる第1のFPGAを搭載しこれの複数の各出力端子がボードの複数の各外部接続端子にそれぞれ接続された検査ボードと、良品としての第2のFPGAを搭載しこれの複数の各出力端子がボードの複数の各外部接続端子にそれぞれ接続された良品としての基準ボードとを有し、
前記検査ボードの前記出力端子に接続された出力バッファに関してある段に記憶されたビット値をその段に対応する前記出力バッファに出力する第1のシフトレジスタが前記第1のFPGAの中に形成され、
前記基準ボードの前記出力端子に接続された出力バッファに関してある段に記憶されたビット値をその段に対応する出力バッファに出力する第2のシフトレジスタが前記第2のFPGAの中に形成され、
前記検査ボードの前記複数の外部接続端子のそれぞれの出力と前記基準ボードの前記複数の外部接続端子のそれぞれの出力とを一対一で比較して一致あるいは不一致を検出し、かつ、
前記第1のシフトレジスタと前記第2のシフトレジスタに対する入力データをシフトして前記検査ボードの前記外部接続端子とこれに一対一で比較される前記基準ボードの前記外部接続端子との出力が同じビット値になるように前記第1のシフトレジスタと前記第2のシフトレジスタのそれぞれにデータを設定するFPGA搭載ボードのテスト方法。 - 前記第2のシフトレジスタは前記第2のFPGAに前もって形成され、前記第1のシフトレジスタは前記第1のFPGAに検査に当たって形成され、前記第1のシフトレジスタと前記第2のシフトレジスタに入力される前記入力データは、同じデータであり、前記外部接続端子の出力の比較は、ビット不一致検出回路により行われ、前記ビット不一致検出回路の複数の出力が第1のOR回路により論理和が採られ、さらに前記第1のOR回路の出力が第2のOR回路により論理和が採られて、この第2のOR回路の出力に応じて前記検査ボードあるいは前記第1のFPGAの短絡または断線が判定される請求項1記載のFPGA搭載ボードのテスト方法。
- 前記第2のOR回路の出力は、最終段で1出力とされる論理和回路であって、この最終段の1出力を入力データのシフトとともに得て、シフトされた数に応じて短絡あるいは断線の位置を解析する請求項2記載のFPGA搭載ボードのテスト方法。
- 前記第1のシフトレジスタと前記第2のシフトレジスタとに設定される前記入力データは、少なくとも2段階で異なるデータが設定される請求項3記載のFPGA搭載ボードのテスト方法。
- 検査対象となる第1のFPGAを搭載しこれの複数の各出力端子がボードの複数の各外部接続端子にそれぞれ接続された検査ボードと、
良品としての第2のFPGAを搭載しこれの複数の各出力端子がボードの複数の各外部接続端子にそれぞれ接続された良品としての基準ボードと、
前記検査ボードの前記出力端子に接続された出力バッファに関してある段に記憶されたビット値をその段に対応する前記出力バッファに出力する前記第1のFPGAの中に形成された第1のシフトレジスタと、
前記基準ボードの前記出力端子に接続された出力バッファに関してある段に記憶されたビット値をその段に対応する前記出力バッファに出力する前記第2のFPGAの中に形成された第2のシフトレジスタと、
前記検査ボードの前記複数の外部接続端子のそれぞれの出力と前記基準ボードの前記複数の外部接続端子のそれぞれの出力とを一対一で比較して一致あるいは不一致を検出する比較回路と、
前記第1のシフトレジスタと前記第2のシフトレジスタに対する入力データをシフトして前記検査ボードの前記外部接続端子とこれに一対一で比較される前記基準ボードの前記外部接続端子との出力が同じビット値になるように前記第1のシフトレジスタと前記第2のシフトレジスタのそれぞれにデータを設定するデータ設定手段とを備えるFPGA搭載ボードのテスト装置。 - さらに、前記検査ボードあるいは前記第1のFPGAの短絡または断線を判定する判定回路を有し、前記第2のシフトレジスタは前記第2のFPGAに前もって形成されたものであり、前記第1のシフトレジスタは前記第1のFPGAに検査に当たって形成されるものであり、前記第1のシフトレジスタと前記第2のシフトレジスタに入力される前記入力データは、同じデータであり、前記比較回路は、前記外部接続端子から出力されるビット出力の不一致を検出する複数の不一致検出回路と、これら不一致検出回路の出力の論理和を採る複数の第1のOR回路と、これら複数の第1のOR回路の出力の論理和を採る第2のOR回路とを有し、
前記判定回路は、前記第2のOR回路の出力により前記判定をする請求項5記載のFPGA搭載ボードのテスト装置。 - 前記第2のOR回路の出力は、最終段で1出力とされる論理和回路であって、前記判定回路は、この最終段の1出力を入力データのシフトとともに得て、シフトされた数に応じて短絡あるいは断線の位置を解析する請求項6記載のFPGA搭載ボードのテスト装置。
- 前記第1のシフトレジスタと前記第2のシフトレジスタとに設定される前記入力データは、少なくとも2段階で異なるデータが設定される請求項7記載のFPGA搭載ボードのテスト装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003109848A JP3868920B2 (ja) | 2003-04-15 | 2003-04-15 | Fpga搭載ボードのテスト方法とテスト装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003109848A JP3868920B2 (ja) | 2003-04-15 | 2003-04-15 | Fpga搭載ボードのテスト方法とテスト装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004317221A JP2004317221A (ja) | 2004-11-11 |
JP3868920B2 true JP3868920B2 (ja) | 2007-01-17 |
Family
ID=33470859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003109848A Expired - Fee Related JP3868920B2 (ja) | 2003-04-15 | 2003-04-15 | Fpga搭載ボードのテスト方法とテスト装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3868920B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103472387A (zh) * | 2013-09-04 | 2013-12-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试***及测试方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5169356B2 (ja) * | 2008-03-19 | 2013-03-27 | 富士通株式会社 | 集積回路デバイスの結線状態を判定するためのプログラムおよび方法、および集積回路デバイス |
JP5262240B2 (ja) * | 2008-03-28 | 2013-08-14 | 富士通株式会社 | 結線チェック方法、プログラマブルデバイスおよび回路構造ファイル生成プログラム |
JP5662092B2 (ja) * | 2009-10-27 | 2015-01-28 | 株式会社ソニー・コンピュータエンタテインメント | 電子部品及び検査システム |
CN103278764A (zh) * | 2013-05-27 | 2013-09-04 | 南京南瑞继保电气有限公司 | 一种直流输电控制保护***的板卡自动检测装置 |
-
2003
- 2003-04-15 JP JP2003109848A patent/JP3868920B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103472387A (zh) * | 2013-09-04 | 2013-12-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试***及测试方法 |
CN103472387B (zh) * | 2013-09-04 | 2015-11-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试***及测试方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2004317221A (ja) | 2004-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7853847B1 (en) | Methods and apparatuses for external voltage test of input-output circuits | |
US4601034A (en) | Method and apparatus for testing very large scale integrated memory circuits | |
JP3502033B2 (ja) | テスト回路 | |
US8650524B1 (en) | Method and apparatus for low-pin count testing of integrated circuits | |
US20050172188A1 (en) | Diagnostic method for detection of multiple defects in a Level Sensitive Scan Design (LSSD) | |
US7752514B2 (en) | Methods and apparatus for testing a scan chain to isolate defects | |
US20140298123A1 (en) | Scan Chain Reconfiguration and Repair | |
US10520550B2 (en) | Reconfigurable scan network defect diagnosis | |
JP3868920B2 (ja) | Fpga搭載ボードのテスト方法とテスト装置 | |
US20030011396A1 (en) | Semiconductor device and test system therefor | |
JP4265934B2 (ja) | スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法 | |
US7673205B2 (en) | Semiconductor IC and testing method thereof | |
US6675337B1 (en) | Built-in self verification circuit for system chip design | |
US11073558B2 (en) | Circuit having multiple scan modes for testing | |
JP4610919B2 (ja) | 半導体集積回路装置 | |
US20060075297A1 (en) | Systems and methods for controlling clock signals during scan testing integrated circuits | |
JP4863547B2 (ja) | Bist回路内蔵半導体集積回路装置 | |
JP5169356B2 (ja) | 集積回路デバイスの結線状態を判定するためのプログラムおよび方法、および集積回路デバイス | |
JP2008026074A (ja) | Icテスト方法及びic | |
US6421810B1 (en) | Scalable parallel test bus and testing method | |
JP4703398B2 (ja) | 半導体集積回路およびその試験方法 | |
JP3970088B2 (ja) | テスト回路 | |
JP3240744B2 (ja) | 出力パッド回路及びテスト回路 | |
JP3904737B2 (ja) | 半導体装置及びその製造方法 | |
JPH10124564A (ja) | 検査容易化設計方法、バスエラー回避設計方法及び集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050331 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061010 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061011 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |