JPH0271557A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0271557A JPH0271557A JP63146184A JP14618488A JPH0271557A JP H0271557 A JPH0271557 A JP H0271557A JP 63146184 A JP63146184 A JP 63146184A JP 14618488 A JP14618488 A JP 14618488A JP H0271557 A JPH0271557 A JP H0271557A
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- Japan
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- transistor
- arsenic
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- Pending
Links
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にラテラルＰＮ
Ｐ型トランジスタとＮＰＮ型トランジスタから成るメモ
リセルを有するバイポーラ型メモリ集積回路装置上に関
するものである。
Ｐ型トランジスタとＮＰＮ型トランジスタから成るメモ
リセルを有するバイポーラ型メモリ集積回路装置上に関
するものである。
従来のメモリセルには第２図にその断面を示す様なトラ
ンジスタが用いられていた。まず、Ｐ型シリコン基板２
１内に選択的にｎ型埋込層２２を形成し、その後エピタ
キシャル成長層２３を形成し、さらにラテラルＰＮＰ
）ランジスタとｎｐｎトランジスタが各１ケ同一の絶縁
分離膜２４で囲まれた島状領域内に形成される様に所定
の工程を過て第２図に示す様な構造を作っていた。ここ
でＰ型エミッタ拡散層２８とＰ型コレクタ拡散層２７と
の間に形成された領域がＰＮＰ）ランジスタのベース領
域であり、第２図に示す様に、ｎ型埋込み層２２は、Ｐ
型エミッタ領域２８．Ｐ型コレクタ領域２７並びにベー
ス領域において、せり上り量はほぼ同一であった。
ンジスタが用いられていた。まず、Ｐ型シリコン基板２
１内に選択的にｎ型埋込層２２を形成し、その後エピタ
キシャル成長層２３を形成し、さらにラテラルＰＮＰ
）ランジスタとｎｐｎトランジスタが各１ケ同一の絶縁
分離膜２４で囲まれた島状領域内に形成される様に所定
の工程を過て第２図に示す様な構造を作っていた。ここ
でＰ型エミッタ拡散層２８とＰ型コレクタ拡散層２７と
の間に形成された領域がＰＮＰ）ランジスタのベース領
域であり、第２図に示す様に、ｎ型埋込み層２２は、Ｐ
型エミッタ領域２８．Ｐ型コレクタ領域２７並びにベー
ス領域において、せり上り量はほぼ同一であった。
上述した従来のラテラルＰＮＰ型トランジスタのエミッ
タ注入効率ｈｆｅとコレクタ電流ＩＣとの関係を表わす
ｈｆｅ−ＩＣ特性を第４図に示す。
タ注入効率ｈｆｅとコレクタ電流ＩＣとの関係を表わす
ｈｆｅ−ＩＣ特性を第４図に示す。
また本発明の対象となっているメモリセルの回路図を第
３図に示す。ここで、このメモリセルを高速動作させる
為には、ラテラルＰＮＰ型トランジスタのｈｆｅ−ＩＣ
特性が重要となっている。その特性とは、低電流領域で
ｈｆｅは１０〜２０と比較的大きく、高電流領域（書き
込み、読み出し電流程度）では非常に小さく（ｈｆｅ＜
０．５）なっている事が要求されている。従来はこの様
な特性を得る為にＰ型エミッタ領域２８の面積を比較的
大きく取る事により実現していた。ところが近年の高集
積化の要求に対し、メモリセルサイズをより小さくする
必要が発生し、従来の方式（Ｐ型エミッタ領域２８を大
きくする）によるラテラルＰＮＰ型トランジスタのｈｆ
ｅ−ＩＣ特性の調整が困難となってきた。
３図に示す。ここで、このメモリセルを高速動作させる
為には、ラテラルＰＮＰ型トランジスタのｈｆｅ−ＩＣ
特性が重要となっている。その特性とは、低電流領域で
ｈｆｅは１０〜２０と比較的大きく、高電流領域（書き
込み、読み出し電流程度）では非常に小さく（ｈｆｅ＜
０．５）なっている事が要求されている。従来はこの様
な特性を得る為にＰ型エミッタ領域２８の面積を比較的
大きく取る事により実現していた。ところが近年の高集
積化の要求に対し、メモリセルサイズをより小さくする
必要が発生し、従来の方式（Ｐ型エミッタ領域２８を大
きくする）によるラテラルＰＮＰ型トランジスタのｈｆ
ｅ−ＩＣ特性の調整が困難となってきた。
本発明によれば、Ｐ型基板上に形成されたｎ型エピタキ
シャル層と、Ｐ型基板とｎ型エピタキシャル層の界面よ
りｎ型、Ｐ型のエピタキシャル層の両頭域に跨がって広
がる選択的に形成されたｎ型埋込み層を持ち、ｎ型埋込
み層上にラテラルＰＮＰ型トランジスタとＮＰＮ型トラ
ンジスタより成るメモリセルを有するバイポーラ型メモ
リ装置で、ラテラルＰＮＰ型トランジスタベース領域下
のｎ型埋込み層が、エミッタ、コレクタ領域下のそれ〆
よりエピタキシャル層の表面に向けてより大きくせり上
り、１０ ”ａｔｏｍｓ／ａｎｔ以上の高濃度で、輻０
．１μｍ以上でしっかりと接続されているバイポーラ型
メモリ集積装置が得られる。
シャル層と、Ｐ型基板とｎ型エピタキシャル層の界面よ
りｎ型、Ｐ型のエピタキシャル層の両頭域に跨がって広
がる選択的に形成されたｎ型埋込み層を持ち、ｎ型埋込
み層上にラテラルＰＮＰ型トランジスタとＮＰＮ型トラ
ンジスタより成るメモリセルを有するバイポーラ型メモ
リ装置で、ラテラルＰＮＰ型トランジスタベース領域下
のｎ型埋込み層が、エミッタ、コレクタ領域下のそれ〆
よりエピタキシャル層の表面に向けてより大きくせり上
り、１０ ”ａｔｏｍｓ／ａｎｔ以上の高濃度で、輻０
．１μｍ以上でしっかりと接続されているバイポーラ型
メモリ集積装置が得られる。
次に、本発明をより良く理解する為に実施例をもって説
明する。
明する。
第１図（ａ）〜（ｄ）は本発明の一実施例の半導体集積
回路回路を製造するための主要な工程の断面構造である
。まず第１図（ａ）に示す様にＰ型シリコン基板１上に
、約０．６μｍの酸化膜２を形成し、写真蝕刻法により
選択的に開口し、ヒ素シリカガラス（Ｂ Ｓ Ｇ）を塗
布し、熱処理を行ないｎ型埋込み層３を形成する。その
後、再び写真蝕刻法により、将来ラテラルＰＮＰ型トラ
ンジスタのベース領域となる部分を開口し、レジスト５
をマスクとしてイオン注入法により、ヒ素をｌＸｌ０１
１１ａｎ！注入し、熱処理を行なう。これによりｎ型埋
込み層３の一部領域のヒ素濃度は他領域より高くなりｎ
＋＋埋込層４が形成される。
回路回路を製造するための主要な工程の断面構造である
。まず第１図（ａ）に示す様にＰ型シリコン基板１上に
、約０．６μｍの酸化膜２を形成し、写真蝕刻法により
選択的に開口し、ヒ素シリカガラス（Ｂ Ｓ Ｇ）を塗
布し、熱処理を行ないｎ型埋込み層３を形成する。その
後、再び写真蝕刻法により、将来ラテラルＰＮＰ型トラ
ンジスタのベース領域となる部分を開口し、レジスト５
をマスクとしてイオン注入法により、ヒ素をｌＸｌ０１
１１ａｎ！注入し、熱処理を行なう。これによりｎ型埋
込み層３の一部領域のヒ素濃度は他領域より高くなりｎ
＋＋埋込層４が形成される。
次に第１図（ｂ）に示す様にｎ型エピタキシャル層６を
厚さ１．０μｍ成長する。この時、前述したｎ型埋込み
層３は約０．２μｍせり上るが、高濃度にヒ素を入れた
領域４は約０．５μｍせり上る。
厚さ１．０μｍ成長する。この時、前述したｎ型埋込み
層３は約０．２μｍせり上るが、高濃度にヒ素を入れた
領域４は約０．５μｍせり上る。
その後、第１図（ｃ）に示す様に、絶縁分離膜７を形成
し、マスク酸化膜８を形成する。その後所定のプロセス
によりコレクタリン拡散層９．Ｐ型エミッタ拡散層１０
．Ｐ型コレクタ拡散層１１を形成する。このＰ型コレク
タ拡散層１１は、ｎｐｎ型トランジスタのベース領域と
なる。
し、マスク酸化膜８を形成する。その後所定のプロセス
によりコレクタリン拡散層９．Ｐ型エミッタ拡散層１０
．Ｐ型コレクタ拡散層１１を形成する。このＰ型コレク
タ拡散層１１は、ｎｐｎ型トランジスタのベース領域と
なる。
さらに第１図（ｄ）で示す様に、ｎｐｎ型トランジスタ
のｎ型エミッタ拡散層１２を形成し、アルミの引出し電
極１３を形成する。
のｎ型エミッタ拡散層１２を形成し、アルミの引出し電
極１３を形成する。
ここで、従来法で作成したラテラルＰＮＰ型トランジス
タと本発明で作成した場合のｈｆｅ−ＩＣ特性について
第４図に示す。この図より明らかな様に低電流での特性
にはどの水準は相違はないが、高電流領域では本発明に
よるラテラルＰＮＰ型トランジスタの特性は従来法に比
べ大きく改善されている事が判る。なお、同等な特性を
得る為には従来法ではＰ＋エミッタサイズが本発明を使
用した時の３倍ものサイズが必要である。
タと本発明で作成した場合のｈｆｅ−ＩＣ特性について
第４図に示す。この図より明らかな様に低電流での特性
にはどの水準は相違はないが、高電流領域では本発明に
よるラテラルＰＮＰ型トランジスタの特性は従来法に比
べ大きく改善されている事が判る。なお、同等な特性を
得る為には従来法ではＰ＋エミッタサイズが本発明を使
用した時の３倍ものサイズが必要である。
以上説明したように本発明を使用する事により、ラテラ
ルＰＮＰ型トランジスタとＮＰＮ型トランジスタを有す
るメモリセルにおいて、より小さいサイズで素子が形成
でき、高集積な、より高速なメモリ集積回路装置が提供
できる。
ルＰＮＰ型トランジスタとＮＰＮ型トランジスタを有す
るメモリセルにおいて、より小さいサイズで素子が形成
でき、高集積な、より高速なメモリ集積回路装置が提供
できる。
第１図（ａ）〜（ｄ）は本発明の一実施例の半導体集積
回路装置を製造する際の主要工程の断面図、第２図は従
来の半導体集積回路装置を示す断面図、第３図は本発明
の半導体集積回路装置が適用されるメモリセルの回路図
、第４図は、本発明を適用した時のラテラルＰＮＰ型ト
ランジスタの特性を従来法と比較した特性図である。 １．２１・・・・・・シリコン基板、２・・・・・・マ
スク酸化膜、３，２２・・・・・・埋込層、４・・・・
・・ｎ＋＋埋込層、５・・・・・・レジスト、６．２３
・・・・・・エピタキシャル層、７．２４・・・・・・
絶縁分離膜、８，２５・・・・・・マスク酸（［，９，
２６・・・・・・コレクタリン拡散層、１１゜２７・・
・・・・ＰＷコレクタ拡散Ｊｉｌ、１０． ２８・・・
・・・Ｐ型エミッタ拡散層、１２．２９・・・・・・ｎ
！エミッタ拡散層、１３．３０・・・・・・アルミ電極
代理人 弁理士 内 原 音 （ｃ） 々す Ｍｆ図 に外 （ａ） （ｂ） 菊ｆ図 ＭＺ図 萬３図
回路装置を製造する際の主要工程の断面図、第２図は従
来の半導体集積回路装置を示す断面図、第３図は本発明
の半導体集積回路装置が適用されるメモリセルの回路図
、第４図は、本発明を適用した時のラテラルＰＮＰ型ト
ランジスタの特性を従来法と比較した特性図である。 １．２１・・・・・・シリコン基板、２・・・・・・マ
スク酸化膜、３，２２・・・・・・埋込層、４・・・・
・・ｎ＋＋埋込層、５・・・・・・レジスト、６．２３
・・・・・・エピタキシャル層、７．２４・・・・・・
絶縁分離膜、８，２５・・・・・・マスク酸（［，９，
２６・・・・・・コレクタリン拡散層、１１゜２７・・
・・・・ＰＷコレクタ拡散Ｊｉｌ、１０． ２８・・・
・・・Ｐ型エミッタ拡散層、１２．２９・・・・・・ｎ
！エミッタ拡散層、１３．３０・・・・・・アルミ電極
代理人 弁理士 内 原 音 （ｃ） 々す Ｍｆ図 に外 （ａ） （ｂ） 菊ｆ図 ＭＺ図 萬３図
Claims (1)
- 一導電型の第１の半導体領域と、該第１の半導体領域
上の所定領域に前記第１の半導体領域より突出して設け
られた前記−導電型の第２の半導体領域と、該第２の半
導体領域上に設けられ前記第１及び第２の半導体領域よ
り低濃度の前記−導電型の第３の半導体領域と、前記第
１の半導体領域上に、その底面が該第１の半導体領域に
、その一端の側面が前記第２及び第３の半導体領域の第
１の側面にそれぞれ接して設けられた他の導電型のエミ
ッタ拡散領域と、前記第２及び第３の半導体領域を挟ん
で前記エミッタ拡散領域とは反対側の前記第１の半導体
領域上に、その底面が該第１の半導体領域にその一端の
側面が前記第２及び第３の半導体領域の前記第１の側面
とは反対側の第２の側面にそれぞれ接して設けられた前
記他の導電型のコレクタ拡散領域とを有することを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146184A JPH0271557A (ja) | 1988-06-13 | 1988-06-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146184A JPH0271557A (ja) | 1988-06-13 | 1988-06-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271557A true JPH0271557A (ja) | 1990-03-12 |
Family
ID=15402037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146184A Pending JPH0271557A (ja) | 1988-06-13 | 1988-06-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271557A (ja) |
-
1988
- 1988-06-13 JP JP63146184A patent/JPH0271557A/ja active Pending
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