JPS5811743B2 - ハンドウタイソウチノ セイゾウホウホウ - Google Patents
ハンドウタイソウチノ セイゾウホウホウInfo
- Publication number
- JPS5811743B2 JPS5811743B2 JP49124416A JP12441674A JPS5811743B2 JP S5811743 B2 JPS5811743 B2 JP S5811743B2 JP 49124416 A JP49124416 A JP 49124416A JP 12441674 A JP12441674 A JP 12441674A JP S5811743 B2 JPS5811743 B2 JP S5811743B2
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- Japan
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- type
- conductivity type
- region
- impurity
- epitaxial layer
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にモノリシッ
ク半導体集積回路装置（ＩＣ）の製造方法に関する。
ク半導体集積回路装置（ＩＣ）の製造方法に関する。
ＩＣにおいて、ＩＣに含まれるＮＰＮ）ランジスタを主
体とする各素子の耐圧を向上するために、第１図に示す
ようなＮ型エピタキシャル層４のドナー不純物濃度は、
設計ルールにしたがって可及的に小さくしている。
体とする各素子の耐圧を向上するために、第１図に示す
ようなＮ型エピタキシャル層４のドナー不純物濃度は、
設計ルールにしたがって可及的に小さくしている。
しかしドナー不純物濃度を可及的に小さくしたＮ型エピ
タキシャル層をＰ型シリコン基板１上に形成する際にア
クセプタ不純物が混入してＮ型エピタキシャル層４中に
極めてドナー不純物濃度の小さいＮ−型領域ないしはＰ
型領域が局部的に形成されることがあった。
タキシャル層をＰ型シリコン基板１上に形成する際にア
クセプタ不純物が混入してＮ型エピタキシャル層４中に
極めてドナー不純物濃度の小さいＮ−型領域ないしはＰ
型領域が局部的に形成されることがあった。
そのために、ＩＣに含まれるＮＰＮ）ランジスタのコレ
クタ直列抵抗ｒｓｃが増大する欠点が生ずる。
クタ直列抵抗ｒｓｃが増大する欠点が生ずる。
さらに第２図に示すよりなＶ。
Ｅ−ＩＣ特性におけるオツドキンク（ｏｄｄ−ｋｉｎｋ
）不良が生ずる等の欠点があった。
）不良が生ずる等の欠点があった。
それゆえ本発明の目的は、所定の不純物濃度分布のエピ
タキシャル層を半導体基板上に形成した半導体装置の製
造方法を提供することにある。
タキシャル層を半導体基板上に形成した半導体装置の製
造方法を提供することにある。
このような目的を達成するための本発明の基本的な構成
は、第１導電型半導体基板の選択的な領域に第１の不純
物と第１の不純物よりも拡散速度の大きい第２の不純物
を用いて第２導電型埋込層を形成し、次に上記埋込層を
含む基板上に第２導電型エピタキシャル層を形成し、こ
のエピタキシャル層に素子を形成することを特徴とする
半導体装置の製造方法とする。
は、第１導電型半導体基板の選択的な領域に第１の不純
物と第１の不純物よりも拡散速度の大きい第２の不純物
を用いて第２導電型埋込層を形成し、次に上記埋込層を
含む基板上に第２導電型エピタキシャル層を形成し、こ
のエピタキシャル層に素子を形成することを特徴とする
半導体装置の製造方法とする。
以下実施例を用いて具体的に説明する。
第３図ａ”ｆは本発明の一実施例であるＩＣの製造方法
を説明するための概略断面図である。
を説明するための概略断面図である。
同図において、１はＰ型シリコン基板、２は二酸化シリ
コン膜、３はＮ十型埋込層、Ｄはリンネ鈍物、３ＤはＮ
型領域、４はＮ型エピタキシャル層、５は二酸化シリコ
ン膜、６はＰ十型分離層、７はＰ型ベース領域、８はＮ
＋型エミッタ領域、９はＮ十型コレクタ電極引き出し用
領域、Ｂはベース電極、Ｃはコレクタ電極、Ｅはエミッ
タ電極である。
コン膜、３はＮ十型埋込層、Ｄはリンネ鈍物、３ＤはＮ
型領域、４はＮ型エピタキシャル層、５は二酸化シリコ
ン膜、６はＰ十型分離層、７はＰ型ベース領域、８はＮ
＋型エミッタ領域、９はＮ十型コレクタ電極引き出し用
領域、Ｂはベース電極、Ｃはコレクタ電極、Ｅはエミッ
タ電極である。
さて本発明の一実施例であるＩＣの製造方法は、第３図
ａに示すように、まずＰ型シリコン型基板１上に二酸化
シリコン膜２を形成し、この二酸化シリコン膜２をホト
エツチング技術により選択除去して開口部を形成する。
ａに示すように、まずＰ型シリコン型基板１上に二酸化
シリコン膜２を形成し、この二酸化シリコン膜２をホト
エツチング技術により選択除去して開口部を形成する。
次に同図ｂ＝ｃに示すようζ、上記開口部を通してドナ
ー不純物である７ンチモン、ヒ素等３をディポジション
する。
ー不純物である７ンチモン、ヒ素等３をディポジション
する。
次に上記開口部を通して前記ドナー不純物であるアンチ
モン、ヒ素等よりもＰ型シリコン基板１での拡散速度の
大きいリン等のドナー不純物りをイオン注入法によって
ドープする。
モン、ヒ素等よりもＰ型シリコン基板１での拡散速度の
大きいリン等のドナー不純物りをイオン注入法によって
ドープする。
その後同図ｄに示すように熱処理してＰ型シリコン基板
上の選択的な位置にＮ十型埋込層３およびＮ型領域３Ｄ
をそれぞれ同時に形成する。
上の選択的な位置にＮ十型埋込層３およびＮ型領域３Ｄ
をそれぞれ同時に形成する。
次に同図ｅに示すように、二酸化シリコン膜２をエツチ
ング除去したのち、Ｎ型領域３Ｄを含むＰ型シリコン基
板１上にＮ型エピタキシャル層４を形成し、このＮ型エ
ピタキシャル層４上に二酸化シリコン膜５を形成する。
ング除去したのち、Ｎ型領域３Ｄを含むＰ型シリコン基
板１上にＮ型エピタキシャル層４を形成し、このＮ型エ
ピタキシャル層４上に二酸化シリコン膜５を形成する。
次に同図ｆに示すように、周知技術により二酸化シリコ
ン膜５をマスクとしたマスク拡散により、Ｐ十型分離層
６、Ｐ型ベース領域７を順次形成し。
ン膜５をマスクとしたマスク拡散により、Ｐ十型分離層
６、Ｐ型ベース領域７を順次形成し。
Ｐ型ベース領域１にはＮ十型エミッタ領域８を、ＮＷエ
ピタキシャル層４にはＮ十型コレクタ電極引き出し用領
域を同時に形成する。
ピタキシャル層４にはＮ十型コレクタ電極引き出し用領
域を同時に形成する。
その後、アルミニウム蒸着とホトエツチング技術により
ＩＣの各電極すなわちペース電極Ｂ、コレクタ電極Ｃ、
エミッタ電極Ｅと、相互接続のアルミニウム配線を形成
する。
ＩＣの各電極すなわちペース電極Ｂ、コレクタ電極Ｃ、
エミッタ電極Ｅと、相互接続のアルミニウム配線を形成
する。
上述した本発明の一実施例であるＩＣの製造方法によれ
ば、ＩＣに含まれるＮＰＮ）ランジスタの各領域の不純
物濃度分布は第４図に示すようなものになる。
ば、ＩＣに含まれるＮＰＮ）ランジスタの各領域の不純
物濃度分布は第４図に示すようなものになる。
なお、第４図においてＡはＰ型シリコン基板１上にＮ型
エピタキシャル層４を形成する際に混入するＰ型不純物
の分布状況を示すものである。
エピタキシャル層４を形成する際に混入するＰ型不純物
の分布状況を示すものである。
第４図より明らかのように、本発明における埋込層の形
成は拡散速度の遅いアンチモン、ヒ素等のドナー不純物
と拡散速度の速いリン等のドナー不純物をイオン注入法
によって添加したものとを用いているために、上述した
Ｐ型不純物による悪影響を皆無とすることができる。
成は拡散速度の遅いアンチモン、ヒ素等のドナー不純物
と拡散速度の速いリン等のドナー不純物をイオン注入法
によって添加したものとを用いているために、上述した
Ｐ型不純物による悪影響を皆無とすることができる。
したがって、本発明は、Ｎ型エピタキシャル層の不純物
濃度を設計ルールにしたがって可及的に小さくでき、高
耐圧のＮＰＮ）ランジスタを含むＩＣを形成することが
できる。
濃度を設計ルールにしたがって可及的に小さくでき、高
耐圧のＮＰＮ）ランジスタを含むＩＣを形成することが
できる。
さらに、本発明は上述した理由により、コレクタ直列抵
抗ｒｓｃの増大およびＩＣ−ＶＣＥ特性のオツドキンク
不良は、消滅し、高耐圧でしかも電気的特性（たとえば
大電流領域でのｈＦＥ特性等）の良好なものを得るここ
ができる。
抗ｒｓｃの増大およびＩＣ−ＶＣＥ特性のオツドキンク
不良は、消滅し、高耐圧でしかも電気的特性（たとえば
大電流領域でのｈＦＥ特性等）の良好なものを得るここ
ができる。
本発明は上述した実施例に限定されることなく、種々の
態様の半導体装置の製造方法に適用できる。
態様の半導体装置の製造方法に適用できる。
第１図は従来のＩＣの概略断面図、第２図は従来のＩＣ
に含まれるＮＰＮ）ランジスタのＩＣ−Ｖｃｅ特性を示
す図、第３図ａ−ｆは本発明の一実施例を示す概略断面
図、第４図は本発明０一実施例であるＩＣに含まれるＮ
ＰＮ）ランジスタの各領域の不純物濃度分布を示す図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・二酸
化シリコン膜、３・・・・・・Ｎ十型埋込層、Ｄ・・・
・・・リンネ鈍物、３Ｄ・・・・・・Ｎ型領域、４・・
・・・・Ｎ型エピタキγヤル層、５・・・・・・二酸化
シリコン膜、６・・・・・・Ｐ十型分離層、７・・・・
・・Ｐ型ベース領域、８・・・・・・Ｎ十型エミッタ領
域、９・・・・・・Ｎ十型コレクタ電極引き出し用領域
、Ａ・・・・・・Ｐ型不純物分布、Ｂ・・・・・・ぺ・
スミ極、Ｃ・・・・・・・コレクタ電極、Ｅ・・・・・
・エミッタ電極。
に含まれるＮＰＮ）ランジスタのＩＣ−Ｖｃｅ特性を示
す図、第３図ａ−ｆは本発明の一実施例を示す概略断面
図、第４図は本発明０一実施例であるＩＣに含まれるＮ
ＰＮ）ランジスタの各領域の不純物濃度分布を示す図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・二酸
化シリコン膜、３・・・・・・Ｎ十型埋込層、Ｄ・・・
・・・リンネ鈍物、３Ｄ・・・・・・Ｎ型領域、４・・
・・・・Ｎ型エピタキγヤル層、５・・・・・・二酸化
シリコン膜、６・・・・・・Ｐ十型分離層、７・・・・
・・Ｐ型ベース領域、８・・・・・・Ｎ十型エミッタ領
域、９・・・・・・Ｎ十型コレクタ電極引き出し用領域
、Ａ・・・・・・Ｐ型不純物分布、Ｂ・・・・・・ぺ・
スミ極、Ｃ・・・・・・・コレクタ電極、Ｅ・・・・・
・エミッタ電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板の表面部分に第２導電型の第
１の不純物と上記第１の不純物よりも拡散速度の大きい
第２導電型の第２の不純物とを導入することによって第
２導電型埋込層を形成し、上記埋込層上を含む上記半導
体基板上に第２導電型。 エピタキシャル層を形成し、次いで上記埋込層上の上記
エピタキシャル層に第１導電型半導体領域を形成し、上
記第１導電型半導体領域に第２導電型半導体領域を形成
することによって上記エピタキシャル層と上記第２導電
型半導体領域とではさまれだ上記第１導電型半導体領域
をペース領域とするトランジスタを形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49124416A JPS5811743B2 (ja) | 1974-10-30 | 1974-10-30 | ハンドウタイソウチノ セイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49124416A JPS5811743B2 (ja) | 1974-10-30 | 1974-10-30 | ハンドウタイソウチノ セイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5150681A JPS5150681A (en) | 1976-05-04 |
| JPS5811743B2 true JPS5811743B2 (ja) | 1983-03-04 |
Family
ID=14884924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49124416A Expired JPS5811743B2 (ja) | 1974-10-30 | 1974-10-30 | ハンドウタイソウチノ セイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5811743B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641946Y2 (ja) * | 1977-06-10 | 1981-10-01 | ||
| JPS5749249A (en) * | 1980-09-09 | 1982-03-23 | Nec Corp | Semiconductor integrated circuit device |
| JPS5785243A (en) * | 1980-11-17 | 1982-05-27 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57106047A (en) * | 1980-12-23 | 1982-07-01 | Sony Corp | Manufacture of semiconductor integrated circuit device |
| JPS62162325A (ja) * | 1986-01-13 | 1987-07-18 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPS62198120A (ja) * | 1986-02-25 | 1987-09-01 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPS63273314A (ja) * | 1987-04-30 | 1988-11-10 | Nec Corp | 拡散ウェルの形成方法 |
-
1974
- 1974-10-30 JP JP49124416A patent/JPS5811743B2/ja not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| IEEE TRANSACTIONS ON ELECTRON DEVICES#N7=1967 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5150681A (en) | 1976-05-04 |
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