JPS6224944B2 - - Google Patents
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- JPS6224944B2 JPS6224944B2 JP52101195A JP10119577A JPS6224944B2 JP S6224944 B2 JPS6224944 B2 JP S6224944B2 JP 52101195 A JP52101195 A JP 52101195A JP 10119577 A JP10119577 A JP 10119577A JP S6224944 B2 JPS6224944 B2 JP S6224944B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
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- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Description
【発明の詳細な説明】
〔利用分野〕
本発明は半導体素子の分野に関し、特に集積回
路の構造とその製造方法とに関する。
路の構造とその製造方法とに関する。
半導体構造を電気的に分離する数多くの技術が
開発されており、それらは半導体素子製造技術の
分野で良く知られている。たとえば、雑誌「固体
技術（Solid State Technology）」1975年５月号
所載のアガジヤニアン（A.H.Agajanian）の論文
「半導体素子分離技術の成長史（Ａ Biography
on Semiconductor Device Isolation
Technique）」を参照されたい。集積回路構造体
中に酸化物分離領域を作る方法も周知である。た
とえば、米国特許第3648125号には十分に小型の
トランジスタ、ダイオード、抵抗などの製造技術
がいくつか開示されている。そのうちの１つは、
シリコンエピタキシヤル層をシリコン基板上に形
成してから、シリコン酸化物の格子状領域によつ
て電気的に分離されるポケツトに分離している。
一般にフイールド領域と呼ばれている酸化物領域
はエピタキシヤル層の中に入り込んで横方向に延
びているPN接合に接触する。ダイオードやトラ
ンジスタのような能動素子や、抵抗のような受動
素子は電気的に分離されたポケツト内に作ること
ができる。
開発されており、それらは半導体素子製造技術の
分野で良く知られている。たとえば、雑誌「固体
技術（Solid State Technology）」1975年５月号
所載のアガジヤニアン（A.H.Agajanian）の論文
「半導体素子分離技術の成長史（Ａ Biography
on Semiconductor Device Isolation
Technique）」を参照されたい。集積回路構造体
中に酸化物分離領域を作る方法も周知である。た
とえば、米国特許第3648125号には十分に小型の
トランジスタ、ダイオード、抵抗などの製造技術
がいくつか開示されている。そのうちの１つは、
シリコンエピタキシヤル層をシリコン基板上に形
成してから、シリコン酸化物の格子状領域によつ
て電気的に分離されるポケツトに分離している。
一般にフイールド領域と呼ばれている酸化物領域
はエピタキシヤル層の中に入り込んで横方向に延
びているPN接合に接触する。ダイオードやトラ
ンジスタのような能動素子や、抵抗のような受動
素子は電気的に分離されたポケツト内に作ること
ができる。
Ｐ形基板とＰ形エピタキシヤル層を用い、前記
米国特許に従つて縦型トランジスタを製造する場
合には、基板とエピタキシヤルシリコン層との間
の選択した部分に形成されるＮ形埋込み層はコレ
クタとして機能できる。一実施例においては、次
に、拡散その他の方法で不純物をエピタキシヤル
層の上面に入れることによつて、１つかそれ以上
のエミツタを作る。エミツタの下で、コレクタの
上のエピタキシヤルシリコン物質はトランジスタ
のベースとして機能する。埋込みコレクタ領域と
のオーミツクな接触は周知のいくつかの技術のう
ちのいずれかを用いて行なうことができる。たと
えば、エピタキシヤルシリコンの選択した領域の
中に希望の不純物を予め入れ、それから不純物が
埋込されているコレクタに接触するまで、エピタ
キシヤルシリコンの中に不純物を拡散させること
によつて、エピタキシヤルシリコンの選択した領
域を埋込まれているコレクタと同じ導電形に変え
ることができ、それによりオーミツクな接続を行
なう。
米国特許に従つて縦型トランジスタを製造する場
合には、基板とエピタキシヤルシリコン層との間
の選択した部分に形成されるＮ形埋込み層はコレ
クタとして機能できる。一実施例においては、次
に、拡散その他の方法で不純物をエピタキシヤル
層の上面に入れることによつて、１つかそれ以上
のエミツタを作る。エミツタの下で、コレクタの
上のエピタキシヤルシリコン物質はトランジスタ
のベースとして機能する。埋込みコレクタ領域と
のオーミツクな接触は周知のいくつかの技術のう
ちのいずれかを用いて行なうことができる。たと
えば、エピタキシヤルシリコンの選択した領域の
中に希望の不純物を予め入れ、それから不純物が
埋込されているコレクタに接触するまで、エピタ
キシヤルシリコンの中に不純物を拡散させること
によつて、エピタキシヤルシリコンの選択した領
域を埋込まれているコレクタと同じ導電形に変え
ることができ、それによりオーミツクな接続を行
なう。
前記米国特許やその他の文献により発表されて
いる酸化物分離技術を用いた集積回路の製造に際
して起る１つの問題は、チヤンネル反転とMOS
チヤンネリングである。チヤンネル反転は酸化物
で分離された集積回路構造において、近接してい
るが接触はしていないＮ形埋込みコレクタ領域に
起ることがある。Ｐ形シリコンと、その上の酸化
物との間の界面で通常起るチヤンネル反転は、
種々の原因で起るもので、たとえば、下側のＰ形
シリコン中の電子をひきつける純粋の正電荷を有
するナトリウムイオンのような不純物が酸化物中
に存在することにより起る。十分な数の電子がひ
きつけられると、Ｐ形シリコンの非常に薄い領域
がＮ形半導体物質に変えられて、附近の埋込まれ
ているコレクタ領域の間にＮ形チヤンネルを作
る。チヤンネル反転は分離されているコレクタ領
域を理論的には電気的に相互に接続させて、素子
と回路のうちの少なくとも一方の機能を低下さ
せ、あるいは機能を阻害する。酸化物中に数ppb
のナトリウム不純物が存在するだけでチヤンネル
反転が起るのに十分であるから、高純度の酸化物
を作るだけでチヤンネル反転を完全に防ぐことは
できない。
いる酸化物分離技術を用いた集積回路の製造に際
して起る１つの問題は、チヤンネル反転とMOS
チヤンネリングである。チヤンネル反転は酸化物
で分離された集積回路構造において、近接してい
るが接触はしていないＮ形埋込みコレクタ領域に
起ることがある。Ｐ形シリコンと、その上の酸化
物との間の界面で通常起るチヤンネル反転は、
種々の原因で起るもので、たとえば、下側のＰ形
シリコン中の電子をひきつける純粋の正電荷を有
するナトリウムイオンのような不純物が酸化物中
に存在することにより起る。十分な数の電子がひ
きつけられると、Ｐ形シリコンの非常に薄い領域
がＮ形半導体物質に変えられて、附近の埋込まれ
ているコレクタ領域の間にＮ形チヤンネルを作
る。チヤンネル反転は分離されているコレクタ領
域を理論的には電気的に相互に接続させて、素子
と回路のうちの少なくとも一方の機能を低下さ
せ、あるいは機能を阻害する。酸化物中に数ppb
のナトリウム不純物が存在するだけでチヤンネル
反転が起るのに十分であるから、高純度の酸化物
を作るだけでチヤンネル反転を完全に防ぐことは
できない。
チヤンネル反転は、望ましくない洩れ電流を防
ぎ、かつしきい値電圧を制御することが必要な
MOSトランジスタの製造に関連して最もしばし
ば研究されてきた。チヤンネル反転を防ぐ標準の
MOS技術のうち３つをあげれば次の通りであ
る。
ぎ、かつしきい値電圧を制御することが必要な
MOSトランジスタの製造に関連して最もしばし
ば研究されてきた。チヤンネル反転を防ぐ標準の
MOS技術のうち３つをあげれば次の通りであ
る。
(1) チヤンネルストツプ（選択された表面附近の
高濃度にドープされた領域） (2) 他の形態の表面ドーピング制御 (3) 表面酸化物中におけるナトリウム不純物のリ
ンによる吸収 チヤンネル反転を防ぐ他の１つの技術は、集積
回路構造の選択された領域を囲むガードリングを
作ることである。このガードリングは半導体物質
の選択した場所の中に選択した導電形の不純物
を、拡散その他の方法で作られる。
高濃度にドープされた領域） (2) 他の形態の表面ドーピング制御 (3) 表面酸化物中におけるナトリウム不純物のリ
ンによる吸収 チヤンネル反転を防ぐ他の１つの技術は、集積
回路構造の選択された領域を囲むガードリングを
作ることである。このガードリングは半導体物質
の選択した場所の中に選択した導電形の不純物
を、拡散その他の方法で作られる。
チヤンネル反転を防ぐ別の技術はベル研究所
（Bell Laboratories）においてマーフイー（B.T.
Murpby）によつて採用され、アイ・イー・イ
ー・イー固体回路ジヤーナル（IEEE Journal of
Solid−State Circuits）第SC−８巻第５号
（1973年10月）所載のエバンス（W.J.Evans）他
の「酸化物で分離されたモノリシツク技術と応用
（Oxide Isolated Monolithic Technology and
Applications）」と題する論文で論じられてい
る。この論文には、与えられた素子に酸化物分離
を完全に形成してから、ガリウムその他の物質
（この物質は埋込まれているコレクタ領域とは逆
導電形である）を酸化物を通じて酸化物に近接す
る半導体領域中に拡散させ、それによりチヤンネ
ル反転を防ぐ方法が示されている。
（Bell Laboratories）においてマーフイー（B.T.
Murpby）によつて採用され、アイ・イー・イ
ー・イー固体回路ジヤーナル（IEEE Journal of
Solid−State Circuits）第SC−８巻第５号
（1973年10月）所載のエバンス（W.J.Evans）他
の「酸化物で分離されたモノリシツク技術と応用
（Oxide Isolated Monolithic Technology and
Applications）」と題する論文で論じられてい
る。この論文には、与えられた素子に酸化物分離
を完全に形成してから、ガリウムその他の物質
（この物質は埋込まれているコレクタ領域とは逆
導電形である）を酸化物を通じて酸化物に近接す
る半導体領域中に拡散させ、それによりチヤンネ
ル反転を防ぐ方法が示されている。
酸化物で分離された集積回路構造に、その構造
中の埋込みコレクタに電気的に接触させる従来の
技術を用いて、絶縁物質に近接する選択的にドー
プされた領域を形成することにより、新規なコレ
クタ接続領域バイパスと、従来の抵抗よりも単位
長当りの抵抗値が高い抵抗とを作ることが可能と
なることを本願発明者は発見した。発明者は、前
記領域がこの明細書での記述のように使用するた
めに作られた場合には、それらの領域を「導電性
埋込み領域」と呼ぶことにする。
中の埋込みコレクタに電気的に接触させる従来の
技術を用いて、絶縁物質に近接する選択的にドー
プされた領域を形成することにより、新規なコレ
クタ接続領域バイパスと、従来の抵抗よりも単位
長当りの抵抗値が高い抵抗とを作ることが可能と
なることを本願発明者は発見した。発明者は、前
記領域がこの明細書での記述のように使用するた
めに作られた場合には、それらの領域を「導電性
埋込み領域」と呼ぶことにする。
本発明の構造は、選択酸化物分離法により作ら
れたコレクタ接続領域に並置される環状の導電性
埋込み領域を利用するものである。この明細書で
用いる「環状」という用語は従来用いられている
意味よりもはるかに広い意味で用いており、閉じ
られた経路のときには円環状を指すものである
が、円環体でなかつたり（たとえば長円形、卵
形、長方形、正方形等）、横断面が一様でないも
のをも指す。それらの環状導電性埋込み領域は、
この明細書では半導体処理技術の分野で「フイー
ルド・プレデポジシヨン（field
predeposition）」と一般に呼ばれているものによ
り形成された領域の一部を指すものとする。
れたコレクタ接続領域に並置される環状の導電性
埋込み領域を利用するものである。この明細書で
用いる「環状」という用語は従来用いられている
意味よりもはるかに広い意味で用いており、閉じ
られた経路のときには円環状を指すものである
が、円環体でなかつたり（たとえば長円形、卵
形、長方形、正方形等）、横断面が一様でないも
のをも指す。それらの環状導電性埋込み領域は、
この明細書では半導体処理技術の分野で「フイー
ルド・プレデポジシヨン（field
predeposition）」と一般に呼ばれているものによ
り形成された領域の一部を指すものとする。
しかし、フイールド・プレデポジシヨンという
用語は、それらの導電性埋込み領域を作る方法に
限定するものではない。たとえば、拡散またはあ
る場合にはイオン注入、もしくはそれらの組合わ
せのような適当な方法を用いてそれらの領域を形
成できる。フイールド・プレデポジシヨンにより
作られた領域を用いて作られた環状導電性埋込み
領域は、酸化物分離またはその他の絶縁物質が形
成されて埋込まれたコレクタまで延長させられた
場合に、フイールド・プレデポジシヨン法によつ
て作られた他の領域から電気的に分離される。コ
レクタ接続領域の適切に長い熱拡散とともに、フ
イールド酸化物形成に先立つてエピタキシヤルシ
リコンのエツチングを適当に制御することによつ
て、導電性埋込み領域を完全になくすことができ
る。すなわち、導電性埋込み領域の不純物濃度
は、コレクタ接続領域の不純物濃度によつていた
るところ過補償される。先行技術においてはこの
過補償は望ましくないことではなかつた。
用語は、それらの導電性埋込み領域を作る方法に
限定するものではない。たとえば、拡散またはあ
る場合にはイオン注入、もしくはそれらの組合わ
せのような適当な方法を用いてそれらの領域を形
成できる。フイールド・プレデポジシヨンにより
作られた領域を用いて作られた環状導電性埋込み
領域は、酸化物分離またはその他の絶縁物質が形
成されて埋込まれたコレクタまで延長させられた
場合に、フイールド・プレデポジシヨン法によつ
て作られた他の領域から電気的に分離される。コ
レクタ接続領域の適切に長い熱拡散とともに、フ
イールド酸化物形成に先立つてエピタキシヤルシ
リコンのエツチングを適当に制御することによつ
て、導電性埋込み領域を完全になくすことができ
る。すなわち、導電性埋込み領域の不純物濃度
は、コレクタ接続領域の不純物濃度によつていた
るところ過補償される。先行技術においてはこの
過補償は望ましくないことではなかつた。
本発明の多くの実施例においては、導電性埋込
み領域の不純物濃度はエピタキシヤル層の不純物
濃度よりも高いから、導電性埋込み層を通じて行
なわれるコレクタ接続領域の拡散は、エピタキシ
ヤル物質を通じて行なわれる拡散よりもゆつくり
行なわれる。この特徴によつて、導電性埋込み領
域を一掃しないようにコレクタ接続領域の拡散を
制御するのに必要な誤差を大きくすることによ
り、導電性埋込み領域をフエイルセーフ形保護に
する。
み領域の不純物濃度はエピタキシヤル層の不純物
濃度よりも高いから、導電性埋込み層を通じて行
なわれるコレクタ接続領域の拡散は、エピタキシ
ヤル物質を通じて行なわれる拡散よりもゆつくり
行なわれる。この特徴によつて、導電性埋込み領
域を一掃しないようにコレクタ接続領域の拡散を
制御するのに必要な誤差を大きくすることによ
り、導電性埋込み領域をフエイルセーフ形保護に
する。
酸化物で分離された集積回路構造中にエピタキ
シヤルシリコンの分離されたポケツトの形成に際
しては、埋込みコレクタ層（この明細書で導電性
埋込み領域と呼んでいるものから区別するものと
して「埋込み層」としばしば呼ばれる）の限定
と、エピタキシヤル層の形成と、エピタキシヤル
シリコン上の酸化物−窒化物マスキング層の形成
との後で、エピタキシヤルシリコン中の分離領域
を形成すべき場所に溝あるいはくぼみが作られ
る。それによつて露出させられたエピタキシヤル
シリコンの表面領域に、それらの表面領域を埋込
み層の導電形とは逆の導電形にする不純物をドー
プする。
シヤルシリコンの分離されたポケツトの形成に際
しては、埋込みコレクタ層（この明細書で導電性
埋込み領域と呼んでいるものから区別するものと
して「埋込み層」としばしば呼ばれる）の限定
と、エピタキシヤル層の形成と、エピタキシヤル
シリコン上の酸化物−窒化物マスキング層の形成
との後で、エピタキシヤルシリコン中の分離領域
を形成すべき場所に溝あるいはくぼみが作られ
る。それによつて露出させられたエピタキシヤル
シリコンの表面領域に、それらの表面領域を埋込
み層の導電形とは逆の導電形にする不純物をドー
プする。
それらの露出されてドーピングされた表面領域
の酸化によりフイールド酸化物が形成された後
で、その酸化物に隣接するシリコン物質（エピタ
キシヤルまたは単結晶）の領域に多量の選択され
た不純物が移動している。この不純物を他のもの
よりも多く含むシリコン物質のうち埋込み層とエ
ピタキシヤル層の表面との間の領域は、本発明の
導電性埋込み領域を構成する。エピタキシヤルシ
リコンと、その下側のシリコンとの非フイールド
領域はシリコンの電気的に分離されたポケツトを
含む。このポケツトの中には能動素子と受動素子
の少なくとも一方が形成される。
の酸化によりフイールド酸化物が形成された後
で、その酸化物に隣接するシリコン物質（エピタ
キシヤルまたは単結晶）の領域に多量の選択され
た不純物が移動している。この不純物を他のもの
よりも多く含むシリコン物質のうち埋込み層とエ
ピタキシヤル層の表面との間の領域は、本発明の
導電性埋込み領域を構成する。エピタキシヤルシ
リコンと、その下側のシリコンとの非フイールド
領域はシリコンの電気的に分離されたポケツトを
含む。このポケツトの中には能動素子と受動素子
の少なくとも一方が形成される。
本発明の一実施例においては、基板のシリコン
はＰ形半導体で、溝の露出面にはＰ形不純物がド
ーピングされてから酸化されてフイールド酸化物
となる。このフイールド酸化物は、埋込まれたコ
レクタに接触して半導体物質の分離ポケツトを形
成するように形成される。すなわち、導電性埋込
み領域のうち各ポケツトに隣接し、かつ埋込み層
の上に当る部分は、選択されたＰ形不純物を他の
不純物よりも多く含むシリコン物質の残りの部分
から電気的に分離される。それらの残りの部分は
通常は基板内にある。通常は、導電性埋込み領域
は溝の壁の水平でない部分に隣接する。それらの
溝の壁から不純物は拡散その他の手段でドープさ
れている。この導電性埋込み領域は抵抗を構成で
きるし、実際に時には「壁で囲まれた」抵抗と呼
ばれるが、後で説明するように、導電性埋込み領
域は通常は「抵抗」という用語を伴わずに、たと
えばシンクバイパスあるいは一般に導電体とし
て、各種のやり方で用いることができる。以上説
明した構造の数多くの他の例を作ることができ
る。それらの例では、基板はＰ形またはＮ形物質
で作られ、エピタキシヤル層と不純物もＰ形また
はＮ形である。特に有用な実施例は、埋込み層が
選択された導電形であり、半導体基板と導電性埋
込み領域とは逆の導電形であるようなものであ
る。
はＰ形半導体で、溝の露出面にはＰ形不純物がド
ーピングされてから酸化されてフイールド酸化物
となる。このフイールド酸化物は、埋込まれたコ
レクタに接触して半導体物質の分離ポケツトを形
成するように形成される。すなわち、導電性埋込
み領域のうち各ポケツトに隣接し、かつ埋込み層
の上に当る部分は、選択されたＰ形不純物を他の
不純物よりも多く含むシリコン物質の残りの部分
から電気的に分離される。それらの残りの部分は
通常は基板内にある。通常は、導電性埋込み領域
は溝の壁の水平でない部分に隣接する。それらの
溝の壁から不純物は拡散その他の手段でドープさ
れている。この導電性埋込み領域は抵抗を構成で
きるし、実際に時には「壁で囲まれた」抵抗と呼
ばれるが、後で説明するように、導電性埋込み領
域は通常は「抵抗」という用語を伴わずに、たと
えばシンクバイパスあるいは一般に導電体とし
て、各種のやり方で用いることができる。以上説
明した構造の数多くの他の例を作ることができ
る。それらの例では、基板はＰ形またはＮ形物質
で作られ、エピタキシヤル層と不純物もＰ形また
はＮ形である。特に有用な実施例は、埋込み層が
選択された導電形であり、半導体基板と導電性埋
込み領域とは逆の導電形であるようなものであ
る。
本発明の導電性埋込み領域は、フイールド・プ
レデポジシヨンによつて形成された領域の他の部
分から、酸化物分離領域と埋込みコレクタとの境
界面によつて電気的に分離される。すなわち、酸
化された時に埋込みコレクタに交差する半導体表
面の部分の不純物濃度は、埋込みコレクタの不純
物濃度により過補償される。他の実施例では、導
電性埋込み領域の選択された部分だけが分離させ
られる。更に他の実施例では、たとえばＮ形エピ
タキシヤル層がＰ形フイールド・プレデポジシヨ
ンで用いられ、あるいはその逆の場合には、コレ
クタ接続領域の形成は、エピタキシヤル物質の残
りの部分からフイールド・プレデポジシヨンの環
状領域を電気的に分離させる必要はない。
レデポジシヨンによつて形成された領域の他の部
分から、酸化物分離領域と埋込みコレクタとの境
界面によつて電気的に分離される。すなわち、酸
化された時に埋込みコレクタに交差する半導体表
面の部分の不純物濃度は、埋込みコレクタの不純
物濃度により過補償される。他の実施例では、導
電性埋込み領域の選択された部分だけが分離させ
られる。更に他の実施例では、たとえばＮ形エピ
タキシヤル層がＰ形フイールド・プレデポジシヨ
ンで用いられ、あるいはその逆の場合には、コレ
クタ接続領域の形成は、エピタキシヤル物質の残
りの部分からフイールド・プレデポジシヨンの環
状領域を電気的に分離させる必要はない。
本発明の導電性埋込み領域は数多くの用途を持
ち、従来の集積回路構造よりも大きな利点を有す
る。コレクタ接続領域の両側の領域を電気的に接
続するためにコレクタ接続領域バイパスを形成で
きる。もしそうしないと、コレクタ接続領域は互
いに電気的に分離される。後で説明するように、
本発明の構造によつて、酸化物分離技術を用いて
現在作られているメモリ回路のウエハー表面積の
約1/2〜2/3を占めるメモリ回路を作ることができ
る。一般に、本発明によつて従来のものよりも小
型、高速および高実装密度の集積回路を作ること
ができる。
ち、従来の集積回路構造よりも大きな利点を有す
る。コレクタ接続領域の両側の領域を電気的に接
続するためにコレクタ接続領域バイパスを形成で
きる。もしそうしないと、コレクタ接続領域は互
いに電気的に分離される。後で説明するように、
本発明の構造によつて、酸化物分離技術を用いて
現在作られているメモリ回路のウエハー表面積の
約1/2〜2/3を占めるメモリ回路を作ることができ
る。一般に、本発明によつて従来のものよりも小
型、高速および高実装密度の集積回路を作ること
ができる。
本発明を用いて数多くの抵抗輪郭を作ることが
できる。たとえば、高い抵抗率を有する導電性埋
込み層を、従来の高抵抗率抵抗よりも非常に狭い
ウエハー表面積で作ることができる。このような
利点は少なくとも一部は、壁で囲まれた抵抗すな
わち導電性埋込み領域が光学的マスキング技術と
は独立していることに起因する。すなわち、導電
性埋込み領域の横断面寸法はマスキングの誤差よ
りも、むしろプロセスのパラメータの適当な制御
に主として依存するから、単位長当りの抵抗値の
精密な制御が容易となるためである。製造工程を
精密に制御することによつて、単位長当りの抵抗
値が高い埋込み導電性領域を作ることができ、ど
の１個の素子を流れる電流も小さくなければなら
ない大きな能動素子アレイを作ることができると
いう大きな利点が得られる。従来の直線抵抗で電
流を小さくするにはウエハーの全表面の大部分を
必要としていたものである。
できる。たとえば、高い抵抗率を有する導電性埋
込み層を、従来の高抵抗率抵抗よりも非常に狭い
ウエハー表面積で作ることができる。このような
利点は少なくとも一部は、壁で囲まれた抵抗すな
わち導電性埋込み領域が光学的マスキング技術と
は独立していることに起因する。すなわち、導電
性埋込み領域の横断面寸法はマスキングの誤差よ
りも、むしろプロセスのパラメータの適当な制御
に主として依存するから、単位長当りの抵抗値の
精密な制御が容易となるためである。製造工程を
精密に制御することによつて、単位長当りの抵抗
値が高い埋込み導電性領域を作ることができ、ど
の１個の素子を流れる電流も小さくなければなら
ない大きな能動素子アレイを作ることができると
いう大きな利点が得られる。従来の直線抵抗で電
流を小さくするにはウエハーの全表面の大部分を
必要としていたものである。
以下、図面を参照して本発明を詳細に説明す
る。
る。
本発明の半導体構造は第１図乃至第５図に示す
工程を用いて作られる。第１図に示す構造は次の
ような周知の方法で作ることができる。
工程を用いて作られる。第１図に示す構造は次の
ような周知の方法で作ることができる。
１ Ｐ形基板１０を酸化する。
２ マスクをしてからＮ形領域１１を拡散する。
このＮ形領域１１は埋込みコレクタおよび分離
領域として機能する。
このＮ形領域１１は埋込みコレクタおよび分離
領域として機能する。
３ 酸化物（図示せず）を除去してから、薄いＰ
形シリコンエピタキシヤル層１２を成長させ
る。
形シリコンエピタキシヤル層１２を成長させ
る。
４ 酸化物層１３を熱成長させ、窒化シリコン層
１４を付着させ、従来の技術で両方の層をマス
クする。
１４を付着させ、従来の技術で両方の層をマス
クする。
５ フイールド分離領域１５ａ，１５ｂをエツチ
ングする。
ングする。
第２図では、P+形半導体のフイールド・プレ
デポジシヨン２０ａ，２０ｂがエピタキシヤル層
１２の露出面に作り込まれている。これは拡散に
より、またはある場合にはイオン注入により、あ
るいはその他の適当な方法で行なうことができ
る。フイールド・プレデポジシヨンは、エピタキ
シヤルシリコン層１２のうち酸化物層１３の真下
の部分に付着していないことに注意されたい。前
記したように、フイールド・プレデポジシヨンの
目的は、隣接する埋込みコレクタ領域の間、たと
えば領域１１と次の隣接する埋込みコレクタ（図
示せず）との間のチヤンネル反転を防止すること
である。P+半導体物質２０ａと２０ｂは、フイ
ールド酸化物の以後の形成の後でチヤンネル反転
を防ぐために、溝１５ａ，１５ｂの表面領域にお
けるドーピング濃度を高くする。従つて、フイー
ルド・プレデポジシヨン領域２０ａ，２０ｂは周
囲の領域とは導電度が異なる。たとえば、いくつ
かの実施例では、フイールド・プレデポジシヨン
領域２０は附近の半導体物質よりも導電度が高
く、他の実施例では異なる導電形を有する。フイ
ールド・プレデポジシヨンの他の用途については
後で説明する。
デポジシヨン２０ａ，２０ｂがエピタキシヤル層
１２の露出面に作り込まれている。これは拡散に
より、またはある場合にはイオン注入により、あ
るいはその他の適当な方法で行なうことができ
る。フイールド・プレデポジシヨンは、エピタキ
シヤルシリコン層１２のうち酸化物層１３の真下
の部分に付着していないことに注意されたい。前
記したように、フイールド・プレデポジシヨンの
目的は、隣接する埋込みコレクタ領域の間、たと
えば領域１１と次の隣接する埋込みコレクタ（図
示せず）との間のチヤンネル反転を防止すること
である。P+半導体物質２０ａと２０ｂは、フイ
ールド酸化物の以後の形成の後でチヤンネル反転
を防ぐために、溝１５ａ，１５ｂの表面領域にお
けるドーピング濃度を高くする。従つて、フイー
ルド・プレデポジシヨン領域２０ａ，２０ｂは周
囲の領域とは導電度が異なる。たとえば、いくつ
かの実施例では、フイールド・プレデポジシヨン
領域２０は附近の半導体物質よりも導電度が高
く、他の実施例では異なる導電形を有する。フイ
ールド・プレデポジシヨンの他の用途については
後で説明する。
周知の技術に従つてフイールド酸化物領域３０
ａ，３０ｂを作つた後の本発明の半導体構造を第
３図に示す。領域３０ａ，３０ｂを構成する二酸
化シリコンの体積は、それから作られたエピタキ
シヤルシリコンの体積よりも大きいから、窒化物
シリコン層１４の縁部は持ち上げられて、第３図
に示す形に類似する「鳥のくちばし」の形ができ
る。フイールド分離領域３０ａ，３０ｂは通常は
熱酸化法によつて作られるから、P+形にドープ
されたフイールド・プレデポジシヨン領域２０
ａ，２０ｂ内の不純物の一部は、二酸化シリコン
とシリコンとの界面３１ａ，３１ｂより前に形成
されたエピタキシヤル層１２に拡散する。
ａ，３０ｂを作つた後の本発明の半導体構造を第
３図に示す。領域３０ａ，３０ｂを構成する二酸
化シリコンの体積は、それから作られたエピタキ
シヤルシリコンの体積よりも大きいから、窒化物
シリコン層１４の縁部は持ち上げられて、第３図
に示す形に類似する「鳥のくちばし」の形ができ
る。フイールド分離領域３０ａ，３０ｂは通常は
熱酸化法によつて作られるから、P+形にドープ
されたフイールド・プレデポジシヨン領域２０
ａ，２０ｂ内の不純物の一部は、二酸化シリコン
とシリコンとの界面３１ａ，３１ｂより前に形成
されたエピタキシヤル層１２に拡散する。
エピタキシヤル層１２を通つて延びて埋込みコ
レクタ領域１１に接触するのに十分な量の酸化物
が形成されると、フイールド・プレデポジシヨン
の一部３２ａ，３２ｂはフイールド・プレデポジ
シヨン領域２０ａ，２０ｂの残りの部分から電気
的に分離されるが、エピタキシヤル層１２からは
電気的に分離されない。フイールド・プレデポジ
シヨンの分離された部分３２ａ，３２ｂは二酸化
シリコンとエピタキシヤルシリコンとの境界面３
１ａ，３１ｂの水平でない部分に主として隣接す
る。前記したように、部分３２ａ，３２ｂのこと
を導電性埋込み領域あるいはある実施例では「壁
に囲まれた」抵抗と呼ぶことにする。
レクタ領域１１に接触するのに十分な量の酸化物
が形成されると、フイールド・プレデポジシヨン
の一部３２ａ，３２ｂはフイールド・プレデポジ
シヨン領域２０ａ，２０ｂの残りの部分から電気
的に分離されるが、エピタキシヤル層１２からは
電気的に分離されない。フイールド・プレデポジ
シヨンの分離された部分３２ａ，３２ｂは二酸化
シリコンとエピタキシヤルシリコンとの境界面３
１ａ，３１ｂの水平でない部分に主として隣接す
る。前記したように、部分３２ａ，３２ｂのこと
を導電性埋込み領域あるいはある実施例では「壁
に囲まれた」抵抗と呼ぶことにする。
導電性埋込み領域３２ａ，３２ｂは、フイール
ド酸化物と埋込みコレクタとの境界面３３ａ，３
３ｂによつて、フイールド・プレデポジシヨン領
域２０ａ，２０ｂの他の部分から電気的に分離さ
れる。このような電気的分離が行なわれる理由
は、埋込みコレクタ領域１１の不純物濃度が、フ
イールド・プレデポジシヨン領域２０ａ，２０ｂ
のうち埋込みコレクタ層１１に交差する領域３３
ａ，３３ｂの不純物濃度を過補償するからであ
る。壁で囲まれた抵抗３２ａ，３２ｂの単位長当
りの抵抗値は、フイールド・プレデポジシヨンの
濃度と深さ、およびコレクタ接続領域が作られる
場合には、そのコレクタ接続領域が導電性埋込み
領域内に入り込む程度とによつて制御できる。他
の実施例においては、適切な導電物の物質を選択
することにより、たとえばエピタキシヤル層のた
めにある選択した導電形の物質を用い、フイール
ド・プレデポジシヨンに対して逆導電形の物質を
用いるこにより、導電性埋込み領域をエピタキシ
ヤル層から電気的に分離できる。
ド酸化物と埋込みコレクタとの境界面３３ａ，３
３ｂによつて、フイールド・プレデポジシヨン領
域２０ａ，２０ｂの他の部分から電気的に分離さ
れる。このような電気的分離が行なわれる理由
は、埋込みコレクタ領域１１の不純物濃度が、フ
イールド・プレデポジシヨン領域２０ａ，２０ｂ
のうち埋込みコレクタ層１１に交差する領域３３
ａ，３３ｂの不純物濃度を過補償するからであ
る。壁で囲まれた抵抗３２ａ，３２ｂの単位長当
りの抵抗値は、フイールド・プレデポジシヨンの
濃度と深さ、およびコレクタ接続領域が作られる
場合には、そのコレクタ接続領域が導電性埋込み
領域内に入り込む程度とによつて制御できる。他
の実施例においては、適切な導電物の物質を選択
することにより、たとえばエピタキシヤル層のた
めにある選択した導電形の物質を用い、フイール
ド・プレデポジシヨンに対して逆導電形の物質を
用いるこにより、導電性埋込み領域をエピタキシ
ヤル層から電気的に分離できる。
本発明の一実施例では、次に窒化シリコン層１
４のうち、コレクタ接続領域の形成が望ましい部
分から一部だけ除去する。窒化シリコン層１４の
部分的な除去の後の構造の平面的な外形を第４図
に示す。フイールド分離領域３０ａ，３０ｂ，３
０ｃ，３０ｄは電気的に分離されたポケツト４０
の周囲を完全に囲んでいることに注意すべきであ
る。埋込みコレクタ１１の周辺部が第４図に示さ
れている。第４図はコレクタ接続領域４１の形成
後のウエハー表面を示す。コレクタ接続領域４１
は通常はＮ形半導体のプレデポジシヨンと拡散で
作られるが、他の周知の方法も用いることができ
る。
４のうち、コレクタ接続領域の形成が望ましい部
分から一部だけ除去する。窒化シリコン層１４の
部分的な除去の後の構造の平面的な外形を第４図
に示す。フイールド分離領域３０ａ，３０ｂ，３
０ｃ，３０ｄは電気的に分離されたポケツト４０
の周囲を完全に囲んでいることに注意すべきであ
る。埋込みコレクタ１１の周辺部が第４図に示さ
れている。第４図はコレクタ接続領域４１の形成
後のウエハー表面を示す。コレクタ接続領域４１
は通常はＮ形半導体のプレデポジシヨンと拡散で
作られるが、他の周知の方法も用いることができ
る。
適切に制御されたエツチング工程と熱拡散工程
とによつて、埋込みコレクタ１１と接続するコレ
クタ接続領域４１を形成するＮ形不純物は埋込み
層１１の真上にあるエピタキシヤル層１２の周縁
部には入り込まない。この状態を第４ａ図の領域
３２ａと１２ａに示す。
とによつて、埋込みコレクタ１１と接続するコレ
クタ接続領域４１を形成するＮ形不純物は埋込み
層１１の真上にあるエピタキシヤル層１２の周縁
部には入り込まない。この状態を第４ａ図の領域
３２ａと１２ａに示す。
上記のような現象のために、導電性埋込み領域
３２ａ，３２ｂ（第４図、第４ａ図および第４ｂ
図）は、コレクタ接続領域４１の導電形を制御す
るのに用いられている不純物によつて過補償され
ない。従つて、導電性埋込み領域３２ａ，３２ｂ
は、コレクタ接続領域４１の両側に配置されてい
る領域１２ｃと１２ｄの間に電気的に他と絶縁さ
れた導電路を形成する。コレクタ接続領域４１の
周囲に導電路を形成する導電性埋込み領域３２
ａ，３２ｂのこの例のことを、この明細書ではコ
レクタ接続領域バイパスと呼ぶことにする。
３２ａ，３２ｂ（第４図、第４ａ図および第４ｂ
図）は、コレクタ接続領域４１の導電形を制御す
るのに用いられている不純物によつて過補償され
ない。従つて、導電性埋込み領域３２ａ，３２ｂ
は、コレクタ接続領域４１の両側に配置されてい
る領域１２ｃと１２ｄの間に電気的に他と絶縁さ
れた導電路を形成する。コレクタ接続領域４１の
周囲に導電路を形成する導電性埋込み領域３２
ａ，３２ｂのこの例のことを、この明細書ではコ
レクタ接続領域バイパスと呼ぶことにする。
本発明の導電性埋込み領域は広い範囲の形状と
寸法を有するもので作ることができる。たとえ
ば、埋込みコレクタまでのコレクタ接続領域の深
さを1.2ミクロンとし、エピタキシヤルシリコン
層までの酸化物層の深さを1.8ミクロンとすると
（両者ともにウエハーの表面から下向きに測つ
て）、適当な結果が得られることが知られてお
り、各種の組合わせで達成できる。
寸法を有するもので作ることができる。たとえ
ば、埋込みコレクタまでのコレクタ接続領域の深
さを1.2ミクロンとし、エピタキシヤルシリコン
層までの酸化物層の深さを1.8ミクロンとすると
（両者ともにウエハーの表面から下向きに測つ
て）、適当な結果が得られることが知られてお
り、各種の組合わせで達成できる。
第４ａ図は第４図に示すウエハーの横断面を導
電性埋込み領域すなわちコレクタ接続領域バイパ
ス３２ａと、フイールド酸化物分離領域３０ａ，
３０ｂ，３０ｃ，３０ｄと、埋込みコレクタ１１
と、フイールド・プレデポジシヨン領域２０ａ，
２０ｂとともに示す。他のコレクタ接続領域バイ
パス３２ｂは第４ａ図には示していない。窒化シ
リコン層１４も第４ａ図には示してないが、この
層は領域１２ｃと１２ｄの上面に存在する。
電性埋込み領域すなわちコレクタ接続領域バイパ
ス３２ａと、フイールド酸化物分離領域３０ａ，
３０ｂ，３０ｃ，３０ｄと、埋込みコレクタ１１
と、フイールド・プレデポジシヨン領域２０ａ，
２０ｂとともに示す。他のコレクタ接続領域バイ
パス３２ｂは第４ａ図には示していない。窒化シ
リコン層１４も第４ａ図には示してないが、この
層は領域１２ｃと１２ｄの上面に存在する。
第３図、第４図、第４ａ図に示されている半導
体構造には周知の各種の半導体製造処理工程を施
して、第５図に示す構造を得ることができる。た
とえば、第５図に示す構造は第３図、第４図、第
４ａ図および第４ｂ図に示されている構造に下記
のような工程を施して作ることができる。
体構造には周知の各種の半導体製造処理工程を施
して、第５図に示す構造を得ることができる。た
とえば、第５図に示す構造は第３図、第４図、第
４ａ図および第４ｂ図に示されている構造に下記
のような工程を施して作ることができる。
１ ベースマスクを施して領域１２ｃ，１２ｄか
ら窒化シリコン層１４を除去する（第３図参
照）。
ら窒化シリコン層１４を除去する（第３図参
照）。
２ ベースプレデポジシヨンと拡散を行なつて領
域５０ａ，５０ｂを形成し、それにより酸化物
層５１も形成する。その一部５１ａ，５１ｂ，
５１ｃが示されている。酸化物層５１（第５
図）は領域１２ｃ，１２ｄ，４１の上に形成さ
れる。酸化物層５１は絶縁物層３０の上にも形
成できる。
域５０ａ，５０ｂを形成し、それにより酸化物
層５１も形成する。その一部５１ａ，５１ｂ，
５１ｃが示されている。酸化物層５１（第５
図）は領域１２ｃ，１２ｄ，４１の上に形成さ
れる。酸化物層５１は絶縁物層３０の上にも形
成できる。
３ それによりマスク・エミツタ領域５２が酸化
物層部分５１ｂと５１ｃの間に開口部を設ける
とともに、酸化物層部分５１ａと５１ｂの間も
再び開いて、コレクタ接続領域４１に対する開
口部も設ける。
物層部分５１ｂと５１ｃの間に開口部を設ける
とともに、酸化物層部分５１ａと５１ｂの間も
再び開いて、コレクタ接続領域４１に対する開
口部も設ける。
４ エミツタ拡散を行なつて領域５０ｂ内にエミ
ツタ５２を形成する。
ツタ５２を形成する。
５ 絶縁物層３０ａと酸化物層部分５１ａとの間
の酸化物層５１の付加接触開口部をマスクす
る。
の酸化物層５１の付加接触開口部をマスクす
る。
６ 金属相互接続層とマスク相互接続パターン
（図示せず）を付着させる。通常は、エミツタ
が形成された場合に、アルミニウム−シリコン
またはそれと同等のものが採用される。導電性
埋込み領域３２ａ（第４ａ図と第４ｂ図）と３
２ｂ（図示せず）によつて領域５０ａ（第５
図）においてベース領域５０ｂ（第５図）への
電気的接触を行なうことができる。その理由は
領域５０ａと５０ｂが導電性埋込み領域３２
ａ，３２ｂによつて電気的に接続されているか
らである。
（図示せず）を付着させる。通常は、エミツタ
が形成された場合に、アルミニウム−シリコン
またはそれと同等のものが採用される。導電性
埋込み領域３２ａ（第４ａ図と第４ｂ図）と３
２ｂ（図示せず）によつて領域５０ａ（第５
図）においてベース領域５０ｂ（第５図）への
電気的接触を行なうことができる。その理由は
領域５０ａと５０ｂが導電性埋込み領域３２
ａ，３２ｂによつて電気的に接続されているか
らである。
本発明の半導体構造についての以上の説明では
特定の導電形の物質を例としてあげたが、各実施
例において特記した導電形とは逆の導電形の半導
体を用いることもできる。たとえば、前記したＰ
形エピタキシヤル層ではなくてＮ形エピタキシヤ
ル層を作ることができ、半導体構造の他の全ての
領域の導電形を変更できるが、ある実施例では選
択した領域だけの導電形を変える必要がある。更
に、本発明の導電性埋込み領域は、フイールド・
プレデポジシヨンとは逆の導電形のエピタキシヤ
ル層の中に導電性埋込み領域を作ることにより、
コレクタ接続領域なしで電気的に分離できる。
特定の導電形の物質を例としてあげたが、各実施
例において特記した導電形とは逆の導電形の半導
体を用いることもできる。たとえば、前記したＰ
形エピタキシヤル層ではなくてＮ形エピタキシヤ
ル層を作ることができ、半導体構造の他の全ての
領域の導電形を変更できるが、ある実施例では選
択した領域だけの導電形を変える必要がある。更
に、本発明の導電性埋込み領域は、フイールド・
プレデポジシヨンとは逆の導電形のエピタキシヤ
ル層の中に導電性埋込み領域を作ることにより、
コレクタ接続領域なしで電気的に分離できる。
本発明の別の実施例を第６図乃至第８図に示
す。この実施例は周知の半導体素子製造技術や、
第１図乃至第５図を参照して説明した技術を用い
て容易に作ることができる。第６図は従来のもの
より十分に小型で集積密度の高い半導体集積回路
メモリセルの平面図である。能動素子と受動素子
は電気的に分離されている２つのシリコンポケツ
ト９１ａ，９１ｂの周縁部内に作られる。２つの
埋込みコレクタ９０ａ，９０ｂの周縁部はフイー
ルド酸化物分離領域９２として示されている。e1
〜e4は２個のトランジスタのエミツタで、エミツ
タe3とe4は導体S1でオーミツクに接続される。抵
抗接点b1，b2が示され、両者の間に金属接続部S2
がある。トランジスタのベース接点b3，b4とコレ
クタ接点c1，c2も示されている。オーミツクな接
続部b3，b4はベース接点b4とコレクタ接点c1と、
ベース接点b3とコレクタ接点c2をそれぞれ接続す
る領域b1はまず抵抗r4に接続されてから、導電性
埋込み領域すなわち壁で囲まれた抵抗ｒ1aとｒ1b
とにより領域b3に電気的に接続される。抵抗r3，
r4と壁で囲まれた抵抗ｒ2a，ｒ2bも示されてい
る。
す。この実施例は周知の半導体素子製造技術や、
第１図乃至第５図を参照して説明した技術を用い
て容易に作ることができる。第６図は従来のもの
より十分に小型で集積密度の高い半導体集積回路
メモリセルの平面図である。能動素子と受動素子
は電気的に分離されている２つのシリコンポケツ
ト９１ａ，９１ｂの周縁部内に作られる。２つの
埋込みコレクタ９０ａ，９０ｂの周縁部はフイー
ルド酸化物分離領域９２として示されている。e1
〜e4は２個のトランジスタのエミツタで、エミツ
タe3とe4は導体S1でオーミツクに接続される。抵
抗接点b1，b2が示され、両者の間に金属接続部S2
がある。トランジスタのベース接点b3，b4とコレ
クタ接点c1，c2も示されている。オーミツクな接
続部b3，b4はベース接点b4とコレクタ接点c1と、
ベース接点b3とコレクタ接点c2をそれぞれ接続す
る領域b1はまず抵抗r4に接続されてから、導電性
埋込み領域すなわち壁で囲まれた抵抗ｒ1aとｒ1b
とにより領域b3に電気的に接続される。抵抗r3，
r4と壁で囲まれた抵抗ｒ2a，ｒ2bも示されてい
る。
第６図に示す半導体構造の横断面を第７図に示
す。第８図は第６図と第７図に示す半導体構造か
ら作つたメモリセルの回路図である。すべての素
子表示には同一記号を付してある。第８図は第６
図および第７図に示す半導体構造のメモリセルの
回路図である。第８図の記号も亦、第６図と第７
図で用いてあるものと同じである。
す。第８図は第６図と第７図に示す半導体構造か
ら作つたメモリセルの回路図である。すべての素
子表示には同一記号を付してある。第８図は第６
図および第７図に示す半導体構造のメモリセルの
回路図である。第８図の記号も亦、第６図と第７
図で用いてあるものと同じである。
第６図乃至第８図に示す非常に小型の素子は本
発明によつて可能とされたものである。本発明に
よつて、導電性埋込み領域すなわち壁で囲まれた
抵抗ｒ1a，ｒ1b，ｒ2a，ｒ2bが作られる。それらの
抵抗はコレクタ接続領域c1，c2をバイパスさせ
る。このような特徴により従来のメモリセルより
も表面積を大大幅に減少させることができる。複
数のトランジスタを用いる従来のメモリセルで
は、コレクタ接続領域によるバイパスが可能では
ないから、c1，c2のようなコレクタ接続領域を他
の部品とは同一直線上にないようにして配置させ
る必要があつた。特に、電気的に分離されたポケ
ツト９１ａ，９１ｂの間隔がかなり広くとられて
いる従来の素子では、コレクタ接続領域c1，c2は
ポケツト９１ａと９１ｂの間に配置される。埋込
みコレクタの周縁部の形はそれに従つて変更され
る。そのような構造はフエアチヤイルド半導体宣
伝文献（Fairchild Semiconductor Advertising
Brochure）1971年10月号所載のベーカー（W.D.
Baker）とロウズ（D.A.Laws）の「イソプレー
ナ・プロセス（Isoplanar Process）」に示されて
いる。
発明によつて可能とされたものである。本発明に
よつて、導電性埋込み領域すなわち壁で囲まれた
抵抗ｒ1a，ｒ1b，ｒ2a，ｒ2bが作られる。それらの
抵抗はコレクタ接続領域c1，c2をバイパスさせ
る。このような特徴により従来のメモリセルより
も表面積を大大幅に減少させることができる。複
数のトランジスタを用いる従来のメモリセルで
は、コレクタ接続領域によるバイパスが可能では
ないから、c1，c2のようなコレクタ接続領域を他
の部品とは同一直線上にないようにして配置させ
る必要があつた。特に、電気的に分離されたポケ
ツト９１ａ，９１ｂの間隔がかなり広くとられて
いる従来の素子では、コレクタ接続領域c1，c2は
ポケツト９１ａと９１ｂの間に配置される。埋込
みコレクタの周縁部の形はそれに従つて変更され
る。そのような構造はフエアチヤイルド半導体宣
伝文献（Fairchild Semiconductor Advertising
Brochure）1971年10月号所載のベーカー（W.D.
Baker）とロウズ（D.A.Laws）の「イソプレー
ナ・プロセス（Isoplanar Process）」に示されて
いる。
以上説明した用途または実施例のいずれにおい
ても、本発明に従つて作られた導電性埋込み層す
なわち壁で囲まれた抵抗の横断面寸法は、光学的
マスキング技術とはほとんど無縁である。埋込み
コレクタからフイールド酸化物壁に沿つて上方に
測つた壁で囲まれた抵抗の幅は、エピタキシヤル
層の厚さによつて制御される。酸化物壁に対して
垂直な方向に測つた壁で囲まれた抵抗の厚さは、
フイールド・プレデポジシヨンとコレクタ接続領
域拡散の深さと濃度を変えることによつて制御で
きる。
ても、本発明に従つて作られた導電性埋込み層す
なわち壁で囲まれた抵抗の横断面寸法は、光学的
マスキング技術とはほとんど無縁である。埋込み
コレクタからフイールド酸化物壁に沿つて上方に
測つた壁で囲まれた抵抗の幅は、エピタキシヤル
層の厚さによつて制御される。酸化物壁に対して
垂直な方向に測つた壁で囲まれた抵抗の厚さは、
フイールド・プレデポジシヨンとコレクタ接続領
域拡散の深さと濃度を変えることによつて制御で
きる。
以上、ある実施例について本発明を詳細に説明
したが、以上の説明から他の関連する構造や方法
も明らかであろう。特に、この明細書で説明した
導電形に対して相補的な導電形を有する半導体を
用いる構造は、各構造中の各領域の導電形を逆に
することにより得ることができる。
したが、以上の説明から他の関連する構造や方法
も明らかであろう。特に、この明細書で説明した
導電形に対して相補的な導電形を有する半導体を
用いる構造は、各構造中の各領域の導電形を逆に
することにより得ることができる。
第１図乃至第５図は本発明の半導体構造を作る
方法の各工程を説明するために、各工程までの処
理によつて得られた半導体構造を示す断面図、第
６図および第７図は本発明の導電性埋込み領域を
用いたメモリセルをそれぞれ示す平面図と横断面
図、第８図は第６図と第７図に示すメモリの回路
図である。 １０…基板、１２…シリコンエピタキシヤル
層、１３，５１…酸化物層、１４…窒化シリコン
層、１５ａ，１５ｂ，３０ａ〜３０ｄ…フイール
ド分離領域、３０…フイールド酸化物領域、４
０，９１ａ，９１ｂ…ポケツト、３２ａ，３２ｂ
…コレクタ接続領域バイパス、４１…コレクタ接
続領域。
方法の各工程を説明するために、各工程までの処
理によつて得られた半導体構造を示す断面図、第
６図および第７図は本発明の導電性埋込み領域を
用いたメモリセルをそれぞれ示す平面図と横断面
図、第８図は第６図と第７図に示すメモリの回路
図である。 １０…基板、１２…シリコンエピタキシヤル
層、１３，５１…酸化物層、１４…窒化シリコン
層、１５ａ，１５ｂ，３０ａ〜３０ｄ…フイール
ド分離領域、３０…フイールド酸化物領域、４
０，９１ａ，９１ｂ…ポケツト、３２ａ，３２ｂ
…コレクタ接続領域バイパス、４１…コレクタ接
続領域。
Claims (1)
- 【特許請求の範囲】 １ 埋込み層１１を有する半導体基板１０と、上
記埋込み層とPN接合を形成する半導体シリコン
エピタキシヤル層１２と、上記埋込み層上に存在
する上記エピタキシヤル層の少なくとも側面を包
囲してエピタキシヤルポケツト４０を形成する環
状絶縁物質領域３０とからなる半導体構造であつ
て、前記絶縁物質領域と接触する前記エピタキシ
ヤルシリコンポケツトの側壁に該エピタキシヤル
シリコンポケツトと同じ導電型であつてより高い
導伝度を有する環状の導電性埋込み領域を抵抗素
子として設けると共に、上記エピタキシヤルシリ
コンポケツトの一部分に、この一部分の表面から
前記埋込み層まで延長し且つ該ポケツトとは逆の
導電型を有する領域を上記埋込み層との接続領域
として設け、該接続領域は前記環状の導電性埋込
み領域とPN接合を形成し、また該接続領域は前
記エピタキシヤルシリコンポケツトを第１の領域
と第２の領域とに区割分断し、該第１および第２
の領域は上記接続領域とPN接合を形成して接続
領域とは電気的に絶縁関係にあるが、これら第１
および第２の領域は前記環状の導電性埋込み領域
を介して相互に電気的に接続していることを特徴
とする半導体構造。 ２ 半導体基板に第１導電形の埋込み層を形成す
る工程と；上記半導体基板上に上記第１導電形と
逆の第２導電形のエピタキシヤル層を形成して、
該エピタキシヤル層と上記埋込み層との間にPN
接合を形成する工程と；上記エピタキシヤル層
の、上記埋込み層上で延在し且つ該埋込み層を包
囲している、第１領域に第１不純物を導入する工
程と；上記第１領域上に、上記エピタキシヤル層
中で延在し前記PN接合に接触する絶縁物質の環
状形領域を形成して上記エピタキシヤル層内に電
気的に隔離されたポケツトを形成することによ
り、該ポケツトの上記絶縁物質と隣接する部分は
他の部分より高い導電度を有するように形成する
工程と； 上記の電気的に隔離されたポケツトの一部領域
に第２不純物を導入し、この第２不純物で該一部
領域の表面から上記埋込み層に至る底部までの部
分の不純物を過補償するが、該一部領域の側面す
なわち該ポケツトの上記絶縁物と隣接する部分の
不純物は過補償しないようにし、これによつて前
記エピタキシヤル層の絶縁物質と隣接する部分が
該エピタキシヤル層よりも大きな導電度を有する
導電路を形成する工程とから成ることを特徴とす
る半導体構造の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/720,550 US4149177A (en) | 1976-09-03 | 1976-09-03 | Method of fabricating conductive buried regions in integrated circuits and the resulting structures |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5331984A JPS5331984A (en) | 1978-03-25 |
| JPS6224944B2 true JPS6224944B2 (ja) | 1987-05-30 |
Family
ID=24894399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10119577A Granted JPS5331984A (en) | 1976-09-03 | 1977-08-25 | Semiconductor structure and method of producing same |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4149177A (ja) |
| JP (1) | JPS5331984A (ja) |
| CA (1) | CA1085064A (ja) |
| DE (1) | DE2738049A1 (ja) |
| FR (1) | FR2363889A1 (ja) |
| GB (1) | GB1577420A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2413782A1 (fr) * | 1977-12-30 | 1979-07-27 | Radiotechnique Compelec | Element de circuit integre destine aux memoires bipolaires a isolement lateral par oxyde |
| US4231056A (en) * | 1978-10-20 | 1980-10-28 | Harris Corporation | Moat resistor ram cell |
| US4277882A (en) * | 1978-12-04 | 1981-07-14 | Fairchild Camera And Instrument Corporation | Method of producing a metal-semiconductor field-effect transistor |
| JPS5799771A (en) * | 1980-12-12 | 1982-06-21 | Hitachi Ltd | Semiconductor device |
| US4961102A (en) * | 1982-01-04 | 1990-10-02 | Shideler Jay A | Junction programmable vertical transistor with high performance transistor |
| US4624046A (en) * | 1982-01-04 | 1986-11-25 | Fairchild Camera & Instrument Corp. | Oxide isolation process for standard RAM/PROM and lateral PNP cell RAM |
| JPS58199537A (ja) * | 1982-05-14 | 1983-11-19 | Matsushita Electric Ind Co Ltd | 高抵抗半導体層の製造方法 |
| US4549927A (en) * | 1984-06-29 | 1985-10-29 | International Business Machines Corporation | Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices |
| US5023200A (en) * | 1988-11-22 | 1991-06-11 | The United States Of America As Represented By The United States Department Of Energy | Formation of multiple levels of porous silicon for buried insulators and conductors in silicon device technologies |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975280A (ja) * | 1972-11-24 | 1974-07-19 | ||
| JPS5154379A (ja) * | 1974-10-29 | 1976-05-13 | Fairchild Camera Instr Co |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
| US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
| NL170901C (nl) * | 1971-04-03 | 1983-01-03 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US3975752A (en) * | 1973-04-04 | 1976-08-17 | Harris Corporation | Junction field effect transistor |
-
1976
- 1976-09-03 US US05/720,550 patent/US4149177A/en not_active Expired - Lifetime
-
1977
- 1977-06-13 GB GB24570/77A patent/GB1577420A/en not_active Expired
- 1977-08-24 DE DE19772738049 patent/DE2738049A1/de not_active Ceased
- 1977-08-25 JP JP10119577A patent/JPS5331984A/ja active Granted
- 1977-09-02 FR FR7726691A patent/FR2363889A1/fr active Granted
- 1977-09-02 CA CA286,028A patent/CA1085064A/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975280A (ja) * | 1972-11-24 | 1974-07-19 | ||
| JPS5154379A (ja) * | 1974-10-29 | 1976-05-13 | Fairchild Camera Instr Co |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1085064A (en) | 1980-09-02 |
| US4149177A (en) | 1979-04-10 |
| GB1577420A (en) | 1980-10-22 |
| FR2363889B1 (ja) | 1983-01-14 |
| FR2363889A1 (fr) | 1978-03-31 |
| JPS5331984A (en) | 1978-03-25 |
| DE2738049A1 (de) | 1978-03-09 |
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