JPH07193086A - 接合形電界効果半導体装置及びその製造方法 - Google Patents
接合形電界効果半導体装置及びその製造方法Info
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- JPH07193086A JPH07193086A JP32922993A JP32922993A JPH07193086A JP H07193086 A JPH07193086 A JP H07193086A JP 32922993 A JP32922993 A JP 32922993A JP 32922993 A JP32922993 A JP 32922993A JP H07193086 A JPH07193086 A JP H07193086A
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- conductivity
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Abstract
(57)【要約】
【目的】 素子分離領域を設けることなく、微細化が容
易でかつ高耐圧の接合形電界効果半導体装置及びその製
造方法を得る。 【構成】 基層としての絶縁層（ＳｉＯ2 層１１）にゲ
ート（ｐ+ 型拡散層１４）、ソース（ｎ+ 型拡散層１
２）、及びドレイン（ｎ+ 型拡散層１３）を埋め込むと
ともに、これらを覆うようにしてチャネル層（ｎ型Ｓｉ
層１６）を形成する。絶縁層自体が、ゲート・ソース・
ドレイン間を分離する領域分離層として機能するととも
に、他の素子との間を分離する素子間分離層としても機
能する。これにより、従来のような素子分離領域を特別
に設けることなく、素子間分離及び素子内領域分離を行
うことができ、かつ十分大きな耐圧を確保することがで
きる。また、特別の素子分離領域が不要なため、デバイ
スサイズの微小化が容易となる。
易でかつ高耐圧の接合形電界効果半導体装置及びその製
造方法を得る。 【構成】 基層としての絶縁層（ＳｉＯ2 層１１）にゲ
ート（ｐ+ 型拡散層１４）、ソース（ｎ+ 型拡散層１
２）、及びドレイン（ｎ+ 型拡散層１３）を埋め込むと
ともに、これらを覆うようにしてチャネル層（ｎ型Ｓｉ
層１６）を形成する。絶縁層自体が、ゲート・ソース・
ドレイン間を分離する領域分離層として機能するととも
に、他の素子との間を分離する素子間分離層としても機
能する。これにより、従来のような素子分離領域を特別
に設けることなく、素子間分離及び素子内領域分離を行
うことができ、かつ十分大きな耐圧を確保することがで
きる。また、特別の素子分離領域が不要なため、デバイ
スサイズの微小化が容易となる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に係わり、特に
接合形電界効果半導体装置及びその製造方法に関する。
接合形電界効果半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】電圧制御型トランジスタとして、いわゆ
る電界効果型トランジスタ（ＦＥＴ）がある。このトラ
ンジスタは、ソース・ドレイン間に存在するチャネルを
移動するキャリアを、ゲートに印加する電圧で制御する
ものであるが、このトランジスタは、他のタイプのトラ
ンジスタに比べて入力インピーダンスが高いため、直・
交流の高入力インピーダンス回路に用いられる他、広い
周波数特性を生かし各種増幅器に広く用いられている。
る電界効果型トランジスタ（ＦＥＴ）がある。このトラ
ンジスタは、ソース・ドレイン間に存在するチャネルを
移動するキャリアを、ゲートに印加する電圧で制御する
ものであるが、このトランジスタは、他のタイプのトラ
ンジスタに比べて入力インピーダンスが高いため、直・
交流の高入力インピーダンス回路に用いられる他、広い
周波数特性を生かし各種増幅器に広く用いられている。
【０００３】ＦＥＴには、接合型ＦＥＴ（以下、Ｊ−Ｆ
ＥＴという）、ＭＯＳ型ＦＥＴ、薄膜ＦＥＴ等の種類が
あるが、ここでは接合型ＦＥＴについて説明する。
ＥＴという）、ＭＯＳ型ＦＥＴ、薄膜ＦＥＴ等の種類が
あるが、ここでは接合型ＦＥＴについて説明する。
【０００４】図５は、従来のｎチャネルＪ−ＦＥＴの断
面構造図を表したものである。この図で、ｐ+ 型Ｓｉ
（シリコン）基板２１上には、チャネル部となるｎ型の
エピタキシャルＳｉ層３２が形成されるとともに、他の
エピタキシャルＳｉ層（図示せず）との素子分離のため
のｐ+ 拡散層３３、３４が形成されている。エピタキシ
ャルＳｉ層３２の表面側には、表面ゲートとなるｐ+ 型
拡散層３７が形成されるとともに、ソースとなるｎ+ 型
拡散層３５とドレインとなるｎ+ 型拡散層３６とが、ｐ
+ 型拡散層３７を挟んで形成されている。表面ゲートで
あるｐ+ 型拡散層３７とｐ+ 型Ｓｉ基板２１とは、側面
部で短絡される。
面構造図を表したものである。この図で、ｐ+ 型Ｓｉ
（シリコン）基板２１上には、チャネル部となるｎ型の
エピタキシャルＳｉ層３２が形成されるとともに、他の
エピタキシャルＳｉ層（図示せず）との素子分離のため
のｐ+ 拡散層３３、３４が形成されている。エピタキシ
ャルＳｉ層３２の表面側には、表面ゲートとなるｐ+ 型
拡散層３７が形成されるとともに、ソースとなるｎ+ 型
拡散層３５とドレインとなるｎ+ 型拡散層３６とが、ｐ
+ 型拡散層３７を挟んで形成されている。表面ゲートで
あるｐ+ 型拡散層３７とｐ+ 型Ｓｉ基板２１とは、側面
部で短絡される。
【０００５】
【発明が解決しようとする課題】このような構成の従来
のＪ−ＦＥＴでは、以下の理由により素子の微細化が困
難であった。
のＪ−ＦＥＴでは、以下の理由により素子の微細化が困
難であった。
【０００６】すなわち、上記構成ではチャネル部を他の
半導体装置から分離するための素子分離拡散層（ｐ+ 拡
散層３３、３４）が必ず必要となり、その分だけＪ−Ｆ
ＥＴのチップサイズが大きくなる。
半導体装置から分離するための素子分離拡散層（ｐ+ 拡
散層３３、３４）が必ず必要となり、その分だけＪ−Ｆ
ＥＴのチップサイズが大きくなる。
【０００７】また、図５に示した構造の場合、Ｊ−ＦＥ
Ｔ素子としての耐圧は、主としてエピタキシャルＳｉ層
３２の不純物濃度ｎ、及びｎ+ 型拡散層３６とｐ+ 型Ｓ
ｉ基板２１との間隔ｈに依存し、不純物濃度ｎを高くす
るかあるいは間隔ｈを大きくすれば耐圧を大きくするこ
とができる。しかしながら、不純物濃度ｎを大きくする
と、チャネル部の抵抗が高くなるとともに、寄生容量も
大きくなるため、デバイス特性の低下を招くこととな
る。また、間隔ｈを大きくするためにエピタキシャルＳ
ｉ層３２を厚くすると、ゲートであるｐ+ 型拡散層３７
の下側領域のチャネル幅ｄ（通常１μｍ）が大きくなっ
てデバイス特性に大きな影響を与えるため、ｐ+ 型拡散
層３７の深さを深くして、チャネル幅ｄを適正値にする
必要がある。ところが、ｐ+ 型拡散層３７を深く形成す
ると、この層の横方向の拡散も大きくなってしまう。こ
れを解決すべく、例えば特開昭５７−１５４７１号公報
には、ソース・ドレイン拡散層（ｎ+ 型拡散層３５、３
６）の深さを小さくすることにより、ゲート（ｐ+ 型拡
散層３７）の深さを深くすることなく間隔ｈを大きくす
る方法が提案されているが、この方法においても、素子
を微細化するにはエピタキシャルＳｉ層３２の不純物濃
度ｎを大きくしなければならならず、結局、上記したよ
うな問題、すなわちチャネル部の抵抗の増大と寄生容量
の増大によりデバイス特性が低下することとなる。
Ｔ素子としての耐圧は、主としてエピタキシャルＳｉ層
３２の不純物濃度ｎ、及びｎ+ 型拡散層３６とｐ+ 型Ｓ
ｉ基板２１との間隔ｈに依存し、不純物濃度ｎを高くす
るかあるいは間隔ｈを大きくすれば耐圧を大きくするこ
とができる。しかしながら、不純物濃度ｎを大きくする
と、チャネル部の抵抗が高くなるとともに、寄生容量も
大きくなるため、デバイス特性の低下を招くこととな
る。また、間隔ｈを大きくするためにエピタキシャルＳ
ｉ層３２を厚くすると、ゲートであるｐ+ 型拡散層３７
の下側領域のチャネル幅ｄ（通常１μｍ）が大きくなっ
てデバイス特性に大きな影響を与えるため、ｐ+ 型拡散
層３７の深さを深くして、チャネル幅ｄを適正値にする
必要がある。ところが、ｐ+ 型拡散層３７を深く形成す
ると、この層の横方向の拡散も大きくなってしまう。こ
れを解決すべく、例えば特開昭５７−１５４７１号公報
には、ソース・ドレイン拡散層（ｎ+ 型拡散層３５、３
６）の深さを小さくすることにより、ゲート（ｐ+ 型拡
散層３７）の深さを深くすることなく間隔ｈを大きくす
る方法が提案されているが、この方法においても、素子
を微細化するにはエピタキシャルＳｉ層３２の不純物濃
度ｎを大きくしなければならならず、結局、上記したよ
うな問題、すなわちチャネル部の抵抗の増大と寄生容量
の増大によりデバイス特性が低下することとなる。
【０００８】この発明は、係る課題を解決するためにな
されたもので、素子分離領域を設けることなく、微細化
が容易でかつ高耐圧の接合形電界効果半導体装置及びそ
の製造方法を得ることを目的とする。
されたもので、素子分離領域を設けることなく、微細化
が容易でかつ高耐圧の接合形電界効果半導体装置及びそ
の製造方法を得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
る接合形電界効果半導体装置は、(i) 基層としての絶縁
層と、(ii)この絶縁層に埋め込まれ、ゲートとして機能
する高不純物濃度の第１導電型拡散層と、(iii) 第１導
電型拡散層からそれぞれ所定距離を隔てて該第１型導電
拡散層を挟んで前記絶縁層に埋め込まれ、それぞれがソ
ースまたはドレインとして機能する２つの高不純物濃度
の第２導電型拡散層と、(iv)第１導電型拡散層及び前記
２つの第２導電型拡散層を覆って設けられてこれら第１
導電型拡散層と第２導電型拡散層を相互に接続し、チャ
ネル層として機能する低不純物濃度の第２導電型拡散層
と、を具備することを特徴とするものである。
る接合形電界効果半導体装置は、(i) 基層としての絶縁
層と、(ii)この絶縁層に埋め込まれ、ゲートとして機能
する高不純物濃度の第１導電型拡散層と、(iii) 第１導
電型拡散層からそれぞれ所定距離を隔てて該第１型導電
拡散層を挟んで前記絶縁層に埋め込まれ、それぞれがソ
ースまたはドレインとして機能する２つの高不純物濃度
の第２導電型拡散層と、(iv)第１導電型拡散層及び前記
２つの第２導電型拡散層を覆って設けられてこれら第１
導電型拡散層と第２導電型拡散層を相互に接続し、チャ
ネル層として機能する低不純物濃度の第２導電型拡散層
と、を具備することを特徴とするものである。
【００１０】請求項２記載の発明に係る接合形電界効果
半導体装置の製造方法は、(i) 基層としての絶縁層上に
３つの凹部を形成する工程と、(ii)前記凹部に半導体材
料を充填する工程と、(iii) ３つの凹部のうち中央の凹
部に充填された半導体材料に不純物を注入し、ゲートと
して機能する高不純物濃度の第１導電型拡散層を形成す
る工程と、(iv)３つの凹部のうち両側の２つの凹部に充
填された半導体材料に不純物を注入し、それぞれソース
またはドレインとして機能する高不純物濃度の第２導電
型拡散層を形成する工程と、(v) 第１導電型拡散層及び
前記２つの第２導電型拡散層を覆うようにチャネル層と
して機能する低不純物濃度の第２導電型拡散層を形成す
る工程と、を含むことを特徴とするものである。
半導体装置の製造方法は、(i) 基層としての絶縁層上に
３つの凹部を形成する工程と、(ii)前記凹部に半導体材
料を充填する工程と、(iii) ３つの凹部のうち中央の凹
部に充填された半導体材料に不純物を注入し、ゲートと
して機能する高不純物濃度の第１導電型拡散層を形成す
る工程と、(iv)３つの凹部のうち両側の２つの凹部に充
填された半導体材料に不純物を注入し、それぞれソース
またはドレインとして機能する高不純物濃度の第２導電
型拡散層を形成する工程と、(v) 第１導電型拡散層及び
前記２つの第２導電型拡散層を覆うようにチャネル層と
して機能する低不純物濃度の第２導電型拡散層を形成す
る工程と、を含むことを特徴とするものである。
【００１１】
【作用】請求項１記載の発明に係る接合形電界効果半導
体装置では、基層としての絶縁層自体が、ゲート（高不
純物濃度の第１導電型拡散層）とソースまたはドレイン
（２つの高不純物濃度の第２導電型拡散層）との間の領
域分離層として機能するとともに、他の素子との間を分
離する素子間分離層としても機能する。一方、これらを
覆うように設けられた低不純物濃度の第２導電型拡散層
は、チャネルとして機能する。
体装置では、基層としての絶縁層自体が、ゲート（高不
純物濃度の第１導電型拡散層）とソースまたはドレイン
（２つの高不純物濃度の第２導電型拡散層）との間の領
域分離層として機能するとともに、他の素子との間を分
離する素子間分離層としても機能する。一方、これらを
覆うように設けられた低不純物濃度の第２導電型拡散層
は、チャネルとして機能する。
【００１２】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１３】図１は、本発明の一実施例におけるｎチャ
ネル型の接合形電界効果トランジスタを表わしたもので
ある。このＪ−ＦＥＴは、基層として絶縁性のＳｉＯ2
層１１を有する。このＳｉＯ2 層１１には、ゲートとし
てのｐ+ 型拡散層１４が埋め込まれるとともに、この層
を挟んでソースとしてのｎ+ 型拡散層１２とドレインと
してのｎ+ 型拡散層１３とが埋め込まれている。これら
３つの拡散層及びＳｉＯ2 層１１上には、これらを覆う
ように、チャネル部を形成するｎ型Ｓｉ層１６が形成さ
れている。
ネル型の接合形電界効果トランジスタを表わしたもので
ある。このＪ−ＦＥＴは、基層として絶縁性のＳｉＯ2
層１１を有する。このＳｉＯ2 層１１には、ゲートとし
てのｐ+ 型拡散層１４が埋め込まれるとともに、この層
を挟んでソースとしてのｎ+ 型拡散層１２とドレインと
してのｎ+ 型拡散層１３とが埋め込まれている。これら
３つの拡散層及びＳｉＯ2 層１１上には、これらを覆う
ように、チャネル部を形成するｎ型Ｓｉ層１６が形成さ
れている。
【００１４】このような構成によれば、Ｊ−ＦＥＴ素子
を形成する基層自体が絶縁層（ＳｉＯ2 層１１）である
ため、自ずから他の素子との分離が可能であり、従来必
要であった素子分離領域（図５のｐ+ 拡散層３３、３
４）を特別に設けなくても、素子分離耐圧を十分大きく
することができる。
を形成する基層自体が絶縁層（ＳｉＯ2 層１１）である
ため、自ずから他の素子との分離が可能であり、従来必
要であった素子分離領域（図５のｐ+ 拡散層３３、３
４）を特別に設けなくても、素子分離耐圧を十分大きく
することができる。
【００１５】また、ソース、ドレイン、ゲートとしての
ｎ+ 型拡散層１２、１３、及びｐ+型拡散層１４はすべ
て絶縁性のＳｉＯ2 層１１で分離されているため、素子
内の各領域間の耐圧も十分大きく確保できる。
ｎ+ 型拡散層１２、１３、及びｐ+型拡散層１４はすべ
て絶縁性のＳｉＯ2 層１１で分離されているため、素子
内の各領域間の耐圧も十分大きく確保できる。
【００１６】なお、上記各領域のサイズは、ＳｉＯ2 層
１１のエッチング精度やリソグラフィー工程のアライメ
ント精度等により制限を受けるが、例えば、ｎ+ 型拡散
層１２、１３及びｐ+ 型拡散層１４の埋め込み深さと各
幅はいずれも１μｍ程度に、また、ソース・ゲート間隔
及びゲート・ドレイン間隔はいずれも０．５μｍ程度
に、また、ｎ型Ｓｉ層１５の厚さは０．４μｍ程度にす
ることが可能である。
１１のエッチング精度やリソグラフィー工程のアライメ
ント精度等により制限を受けるが、例えば、ｎ+ 型拡散
層１２、１３及びｐ+ 型拡散層１４の埋め込み深さと各
幅はいずれも１μｍ程度に、また、ソース・ゲート間隔
及びゲート・ドレイン間隔はいずれも０．５μｍ程度
に、また、ｎ型Ｓｉ層１５の厚さは０．４μｍ程度にす
ることが可能である。
【００１７】次に、図２、図３とともに、図１のような
構成のＪ−ＦＥＴの製造方法を説明する。
構成のＪ−ＦＥＴの製造方法を説明する。
【００１８】〔ステップ１〕：ＳｉＯ2 基板、またはＳ
ｉ結晶基板上にＳｉＯ2 層を形成したウェハを用意して
これを基層としてのＳｉＯ2 層１１とし、このＳｉＯ2
層１１に、エッチングにより、ソース、ドレイン、ゲー
トを埋め込むためのトレンチ構造１７〜１９を形成する
（図２（ａ））。ここでは、各トレンチの深さと幅を共
に１μｍ程度とし、相互の間隔が０．５μｍとなるよう
にする。
ｉ結晶基板上にＳｉＯ2 層を形成したウェハを用意して
これを基層としてのＳｉＯ2 層１１とし、このＳｉＯ2
層１１に、エッチングにより、ソース、ドレイン、ゲー
トを埋め込むためのトレンチ構造１７〜１９を形成する
（図２（ａ））。ここでは、各トレンチの深さと幅を共
に１μｍ程度とし、相互の間隔が０．５μｍとなるよう
にする。
【００１９】〔ステップ２〕：ステップ１で形成したＳ
ｉＯ2 層１１のトレンチ構造面側にＳｉをデポジション
形成したのち、エッチバックによりトレンチ構造部以外
のＳｉを除去する。これにより、トレンチ構造１７〜１
９にＳｉが充填されて３つのＳｉ領域２２〜２４が形成
される（図２（ｂ））。
ｉＯ2 層１１のトレンチ構造面側にＳｉをデポジション
形成したのち、エッチバックによりトレンチ構造部以外
のＳｉを除去する。これにより、トレンチ構造１７〜１
９にＳｉが充填されて３つのＳｉ領域２２〜２４が形成
される（図２（ｂ））。
【００２０】〔ステップ３〕：Ｓｉ領域２２〜２４のう
ちゲートとなる中央部のＳｉ領域２４（図２（ｂ））の
部分のみを開窓したフォトレジストで表面をマスクし、
ボロンをイオン注入して、ゲートとしてのｐ+ 型拡散層
１４を形成する（図２（ｃ））。
ちゲートとなる中央部のＳｉ領域２４（図２（ｂ））の
部分のみを開窓したフォトレジストで表面をマスクし、
ボロンをイオン注入して、ゲートとしてのｐ+ 型拡散層
１４を形成する（図２（ｃ））。
【００２１】〔ステップ４〕：ソース及びドレインとな
るＳｉ領域２２、２３（図２（ｃ））の部分のみを開窓
したフォトレジストで表面をマスクして燐をイオン注入
し、ソース及びドレインとしてのｎ+ 型拡散層１２、１
３を形成する（図３（ａ））。
るＳｉ領域２２、２３（図２（ｃ））の部分のみを開窓
したフォトレジストで表面をマスクして燐をイオン注入
し、ソース及びドレインとしてのｎ+ 型拡散層１２、１
３を形成する（図３（ａ））。
【００２２】〔ステップ５〕：ステップ２〜４で形成し
たｐ+ 型拡散層１４、ｎ+ 型拡散層１２、１３、及びＳ
ｉＯ2 層１１の表面をすべて覆うようにｎ型Ｓｉ層１５
をデポジションにより形成する（図３（ｂ））。
たｐ+ 型拡散層１４、ｎ+ 型拡散層１２、１３、及びＳ
ｉＯ2 層１１の表面をすべて覆うようにｎ型Ｓｉ層１５
をデポジションにより形成する（図３（ｂ））。
【００２３】〔ステップ６〕：ステップ５で形成したｎ
型Ｓｉ層１５のうち、ソース、ゲート、及びドレインを
覆う部分を残し、その他の不要な部分をフォトエッチン
グによるパターニングにより除去し、チャネル部１６を
形成する（図３（ｃ））。その後、ｎ+ 型拡散層１２、
１３、及びｐ+ 型拡散層１４に、それぞれソース、ゲー
ト、及びドレインのコンタクトを設け、配線、層間膜、
パッシベーション膜形成等の工程を行う。
型Ｓｉ層１５のうち、ソース、ゲート、及びドレインを
覆う部分を残し、その他の不要な部分をフォトエッチン
グによるパターニングにより除去し、チャネル部１６を
形成する（図３（ｃ））。その後、ｎ+ 型拡散層１２、
１３、及びｐ+ 型拡散層１４に、それぞれソース、ゲー
ト、及びドレインのコンタクトを設け、配線、層間膜、
パッシベーション膜形成等の工程を行う。
【００２４】以上のようなステップにより、図１に示す
ような構成のＪ−ＦＥＴが製造されることとなる。
ような構成のＪ−ＦＥＴが製造されることとなる。
【００２５】なお、本実施例では、ゲートをｐ+ 型拡散
層、ソース及びドレインをｎ+ 型拡散層とし、チャネル
層１６をｎ型Ｓｉ層で構成したｎチャネル型を示した
が、このほか、図４に示すように、ゲートをｎ+ 型拡散
層１４′、ソース及びドレインをｐ+ 型拡散層１２′、
１３′とし、チャネル層１６′をｐ型Ｓｉ層とすること
により、ｐチャネル型の接合形電界効果トランジスタを
構成することも可能である。
層、ソース及びドレインをｎ+ 型拡散層とし、チャネル
層１６をｎ型Ｓｉ層で構成したｎチャネル型を示した
が、このほか、図４に示すように、ゲートをｎ+ 型拡散
層１４′、ソース及びドレインをｐ+ 型拡散層１２′、
１３′とし、チャネル層１６′をｐ型Ｓｉ層とすること
により、ｐチャネル型の接合形電界効果トランジスタを
構成することも可能である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
基層としての絶縁層にゲート、ソース、及びドレインを
埋め込むとともに、チャネル層はこれらの上に形成する
こととしたので、絶縁層自体が、ゲート・ソース・ドレ
イン間を分離する領域分離層として機能するとともに他
の素子との間を分離する素子間分離層としても機能す
る。従って、従来のような素子分離領域を特別に設ける
ことなく、素子間分離及び素子内領域分離を行うことが
でき、かつ十分大きな耐圧を確保することができる。ま
た、特別の素子分離領域が不要なため、デバイスサイズ
の微小化が容易となるという効果がある。
基層としての絶縁層にゲート、ソース、及びドレインを
埋め込むとともに、チャネル層はこれらの上に形成する
こととしたので、絶縁層自体が、ゲート・ソース・ドレ
イン間を分離する領域分離層として機能するとともに他
の素子との間を分離する素子間分離層としても機能す
る。従って、従来のような素子分離領域を特別に設ける
ことなく、素子間分離及び素子内領域分離を行うことが
でき、かつ十分大きな耐圧を確保することができる。ま
た、特別の素子分離領域が不要なため、デバイスサイズ
の微小化が容易となるという効果がある。
【図１】本発明の一実施例における接合形電界効果トラ
ンジスタを示す要部断面図である。
ンジスタを示す要部断面図である。
【図２】図１の接合形電界効果トランジスタの製造方法
を示す説明図である。
を示す説明図である。
【図３】図１の接合形電界効果トランジスタの製造方法
を示す図２に続く説明図である。
を示す図２に続く説明図である。
【図４】本発明の他の実施例における接合形電界効果ト
ランジスタを示す要部断面図である。
ランジスタを示す要部断面図である。
【図５】従来の接合形電界効果トランジスタを示す要部
断面図である。
断面図である。
１１ ＳｉＯ2 層（絶縁層） １２ ｎ+ 型拡散層（ソース） １３ ｎ+ 型拡散層（ドレイン） １４ ｐ+ 型拡散層（ゲート） １６ ｎ型Ｓｉ層（チャネル層） １２′ ｐ+ 型拡散層（ソース） １３′ ｐ+ 型拡散層（ドレイン） １４′ ｎ+ 型拡散層（ゲート） １６′ ｐ型Ｓｉ層（チャネル層）
Claims (2)
- 【請求項１】 基層としての絶縁層と、 この絶縁層に埋め込まれ、ゲートとして機能する高不純
物濃度の第１導電型拡散層と、 前記第１導電型拡散層からそれぞれ所定距離を隔てて該
第１型導電拡散層を挟んで前記絶縁層に埋め込まれ、そ
れぞれがソースまたはドレインとして機能する２つの高
不純物濃度の第２導電型拡散層と、 前記第１導電型拡散層及び前記２つの第２導電型拡散層
を覆って設けられてこれら第１導電型拡散層と第２導電
型拡散層を相互に接続し、チャネル層として機能する低
不純物濃度の第２導電型拡散層と、 を具備することを特徴とする接合形電界効果半導体装
置。 - 【請求項２】 基層としての絶縁層上に３つの凹部を形
成する工程と、 前記凹部に半導体材料を充填する工程と、 前記３つの凹部のうち中央の凹部に充填された半導体材
料に不純物を注入し、ゲートとして機能する高不純物濃
度の第１導電型拡散層を形成する工程と、 前記３つの凹部のうち両側の２つの凹部に充填された半
導体材料に不純物を注入し、それぞれソースまたはドレ
インとして機能する高不純物濃度の第２導電型拡散層を
形成する工程と、 前記第１導電型拡散層及び前記２つの第２導電型拡散層
を覆うようにチャネル層として機能する低不純物濃度の
第２導電型拡散層を形成する工程と、 を含むことを特徴とする接合形電界効果半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32922993A JPH07193086A (ja) | 1993-12-27 | 1993-12-27 | 接合形電界効果半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32922993A JPH07193086A (ja) | 1993-12-27 | 1993-12-27 | 接合形電界効果半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193086A true JPH07193086A (ja) | 1995-07-28 |
Family
ID=18219100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32922993A Pending JPH07193086A (ja) | 1993-12-27 | 1993-12-27 | 接合形電界効果半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193086A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010433A (ja) * | 2008-10-16 | 2009-01-15 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
| JP2011134968A (ja) * | 2009-12-25 | 2011-07-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| US8921903B2 (en) | 2006-12-18 | 2014-12-30 | Sumitomo Electric Industries, Ltd. | Lateral junction field-effect transistor |
-
1993
- 1993-12-27 JP JP32922993A patent/JPH07193086A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8921903B2 (en) | 2006-12-18 | 2014-12-30 | Sumitomo Electric Industries, Ltd. | Lateral junction field-effect transistor |
| JP2009010433A (ja) * | 2008-10-16 | 2009-01-15 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
| JP2011134968A (ja) * | 2009-12-25 | 2011-07-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
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