JP2002076300A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
る小面積の半導体装置及びその製造方法を提供する。 【解決手段】 セルプレート電極116の下方におい
て、第1の層間絶縁膜110のエッチング剤に対する耐
性を有する材料により構成されるエッチストッパ部材を
セルプレート電極116の周縁部に沿って上記活性領域
を取り囲むように形成する。例えば、エッチストッパ部
材として、ダミーゲート配線106と、その上の筒状ウ
ォール130とを設ける。ダミーゲート配線106又は
筒状ウォール130のうちいずれか一方だけを設けても
よい。エッチストッパ部材により、DRAMメモリ部と
ロジック部との境界における層間絶縁膜の横方向のエッ
チングが阻止されるので、このエッチングを考慮したマ
ージンを設ける必要がなくなり、DRAMメモリ部の面
積の縮小が可能になる。
Description
ルを含む半導体装置及びその製造方法に係り、特にロジ
ックトランジスタを混載した半導体装置及びその製造方
法に関する。
り、1ギガレベルに集積された半導体素子を1つの半導
体LSI上に形成することが可能となっている。このこ
とにより、従来別チップにより構成された数個の半導体
LSIよりなるシステムが、1チップ上で形成されよう
としている(システムオンシリコン)。そして、現在、
このシステムを実現するために中心となる技術が、大容
量汎用メモリーであるDRAMと、高速のロジックLS
Iとを一体化させたDRAM混載ロジックLSI(e−
DRAM:embedded DRAM)である。
容量絶縁膜を有するキャパシタと、キャパシタに対して
電荷を充放電するためのMISトランジスタとにより構
成されているが、この容量絶縁膜を形成するために80
0℃程度の熱処理(熱酸化膜の形成)が必須となってい
る。現在、タンタル酸化膜等の高誘電材料を用いること
により容量絶縁膜を低温で形成するための技術(プロセ
スの低温化)が研究されているが、まだ実用化には至っ
ていない。一方、高速動作性が要求されるロジックLS
Iにおいては、MISトランジスタのゲート長の縮小が
不可欠であることから、不純物の拡散を抑制して短チャ
ネル効果を抑制するなどのために、プロセスの低温化が
必須となる。DRAMおよびロジックLSIを同一チッ
プ上に実現するためには、このプロセスにおける低温化
に対する必要性の相違を認識しつつ、不具合が生じない
ように工程を進める必要がある。
プレート電極をトレンチ内に配置したトレンチ型メモリ
セル構造を採用したDRAMにおいては、MISトラン
ジスタを形成する前にキャパシタを形成することができ
る。そのため、キャパシタを形成した後に、DRAMと
ロジックLSIとの各MISトランジスタを共通のプロ
セスで形成しても、上述のようなDRAMとロジックL
SIとの低温化に対する必要性の相違に起因する不具合
を回避することが容易である。このことから、トレンチ
型メモリセル構造は、e−DRAMに適した構造と言わ
れている。しかしながら、そのキャパシタの形成のため
の工程は複雑であり、また、メモリセルの微細化には大
きな制約があるという問題を抱えている。そのため、現
在のところ、より多くのDRAMで採用されている,M
ISトランジスタの上方にキャパシタを配置したスタッ
ク型メモリセルの構造が有力視されている。
ロセスの熱処理による不具合を回避するために、以下の
手順によるプロセスが提案、実践されている。先ず、D
RAMメモリ部のMISトランジスタとその上方に層間
絶縁膜を挟んで配置されるキャパシタとを形成し、その
間、ロジック部のMISトランジスタのゲート電極やL
DD領域までは形成しておくが、高濃度ソース・ドレイ
ン領域は未形成の状態にしておく。その後、ロジック部
の上方をも覆う層間絶縁膜を除去し、ロジック部のMI
Sトランジスタのソース・ドレイン領域などを形成す
る。
プロセスを採用した従来のe−DRAM半導体装置の製
造方法の一例を示す断面図である。ここで、図9(a)
〜(c)は、半導体装置の製造工程のはじめからDRA
Mメモリ部にストレージノード電極を形成するまでの工
程を示し、図10(a),(b)は、半導体装置の製造
工程のうちDRAMメモリ部のキャパシタの形成から第
1の層間絶縁膜の除去,サイドウォールの形成までの工
程を示し、図11(a),(b)は、第2の層間絶縁膜
の形成から配線層の形成までの工程を示している。
基板500の上に、DRAMメモリ部,ロジック部の活
性領域を囲む素子分離用絶縁膜501を形成し、基板上
にシリコン酸化膜とポリシリコン膜とを順次堆積する。
その後、これらをパターニングして、DRAMメモリ
部,ロジック部のMISトランジスタのゲート絶縁膜5
02とゲート電極503とを形成する。このとき、素子
分離用絶縁膜501上には、ロジック部のゲート電極5
03につながるゲート配線503と、DRAMメモリ部
のゲート電極503につながるゲート配線505とが形
成される。次に、ロジック部及びDRAMメモリ部の活
性領域にイオン注入等により不純物を導入して、ロジッ
ク部のMISトランジスタのLDD領域507と、DR
AMメモリセル部のMISトランジスタ(メモリセルト
ランジスタ)のソース・ドレイン領域508とを形成す
る。
薄いシリコン窒化膜509を堆積して、ゲート電極50
3やゲート配線504,505をシリコン窒化膜509
により覆った後、基板上にシリコン酸化膜からなる第1
の層間絶縁膜510を堆積する。さらに、第1の層間絶
縁膜510の平坦化を行なってから、第1の層間絶縁膜
510とシリコン窒化膜509とを貫通して、DRAM
メモリ部のソース・ドレイン領域508,ゲート配線5
05に到達する接続孔を形成する。このとき、ロジック
部においては接続孔を形成しない。次に、各接続孔を導
体膜(ポリシリコン膜やタングステン膜など)によって
埋めることにより、DRAMメモリ部のMISトランジ
スタのソース・ドレイン領域508のソース側に接続さ
れる導体プラグ511a(ストレージノードの一部)
と、ソース・ドレイン領域508のドレイン側に接続さ
れる導体プラグ511b(ビット線コンタクト)と、ゲ
ート配線505に接続される導体プラグ511c(ワー
ド線コンタクト)とを形成する。なお、導体プラグ51
1b,511cは、必ずしも図9(b)及び後述する図
9(c)〜図11(b)に示す断面に形成されているわ
けではないが、理解を容易にするために、この断面に存
在するものと扱って図示している。
に、薄いシリコン窒化膜512を形成して、第1の層間
絶縁膜510や各導体プラグ511a〜511cをシリ
コン窒化膜512により覆った後、基板上に、シリコン
酸化膜513を堆積する。そして、シリコン酸化膜51
3及びシリコン窒化膜512を選択的に除去して、DR
AMメモリ部のソース・ドレイン領域508のソース上
の導体プラグ511aが底面に露出するように開口部を
形成する。そして、基板上にポリシリコン膜とフォトレ
ジスト膜とを形成した後、エッチバック法により、基板
の上面を平坦化して、開口部にポリシリコン膜からなる
底付き円筒型のストレージノード電極514と、ストレ
ージノード電極514により形成される凹部を埋めるフ
ォトレジスト部550とを形成する。
レジスト部550をアッシング等により除去した後、フ
ッ酸等を用いてシリコン酸化膜513を選択的に除去す
る。その後、基板上に、ごく薄いシリコン窒化膜を堆積
した後、その表面を酸化して、ストレージノード電極5
14の上に容量絶縁膜515を形成する。なお、シリコ
ン窒化膜512の上にもシリコン窒化膜とシリコン酸化
膜との積層膜が形成されているが、図10(a)には図
示されていない。その後、基板上に、ポリシリコン膜を
堆積した後、DRAMメモリ部を覆い、ロジック部を開
口したフォトレジスト膜551を形成し、フォトレジス
ト膜551をマスクとする異方性ドライエッチングによ
り、ポリシリコン膜およびシリコン窒化膜512のうち
ロジック部に位置する部分を除去して、シリコン窒化膜
512の上にセルプレート電極516を形成する。
レジスト膜551を除去した後、セルプレート電極51
6をマスクとしてフッ酸によるウエットエッチングを行
なって、第1の層間絶縁膜510を選択的に除去する。
その後、シリコン窒化膜509のうち基板上に露出して
いる部分の異方性エッチング(ドライエッチング)を行
なって、ロジック部のゲート電極503,ゲート配線5
04の側面上にサイドウォールを形成する。次に、ロジ
ック部において、イオン注入等により活性領域内に不純
物を導入して、LDD領域507の外方側に高濃度ソー
ス・ドレイン領域517を形成する。
にシリコン酸化膜からなる第2の層間絶縁膜518を堆
積した後、DRAMメモリ部において、第2の層間絶縁
膜518,セルプレート電極516及びシリコン窒化膜
512を貫通して、ソース・ドレイン領域508のドレ
イン上の導体プラグ511b(ビット線コンタクト)
と、ゲート配線505上の導体プラグ511c(ワード
線コンタクト)とにそれぞれ到達する接続孔519を形
成する。さらに、基板上にシリコン酸化膜を堆積した
後、シリコン酸化膜の異方性エッチングを行なって、接
続孔519の側面上に酸化膜サイドウォール520を形
成する。
ク部において、第2の層間絶縁膜518を貫通して、高
濃度ソース・ドレイン領域517、ゲート配線504に
到達する接続孔を形成する。その後、DRAMメモリ部
の接続孔519を埋める導体プラグ521と、ロジック
部の接続孔を埋める導体プラグ522とを同時に形成
し、さらに、第2の層間絶縁膜518の上に、各導体プ
ラグ521,522に接続されるアルミ合金膜などから
なる配線523を形成する。
ランジスタの高濃度ソース・ドレイン領域517を形成
する前に、DRAMメモリ部のキャパシタを形成するこ
とができるので、ロジック部のMISトランジスタの高
濃度ソース・ドレイン領域517の不純物の拡散を抑制
することができる。したがって、ロジック部のMISト
ランジスタの短チャネル効果によるしきい値電圧の低下
などが抑制され、ゲート電極に十分な電圧を印加して、
その動作の高速性を維持することができる。
来の半導体装置の製造方法において、以下のような不具
合がある。
10(b)に示す工程で、第1の層間絶縁膜510のう
ちロジック部に位置する部分を除去する際に、異方性の
強いドライエッチングを用いた場合、エッチング選択比
をあまり高く確保できないので、シリコン基板500や
素子分離用絶縁膜501が掘り込まれてしまうおそれが
ある。そこで、図10(b)に示す工程では、選択比を
高く確保できるウェットエッチングを用いている。反
面、ウエットエッチングは、等方性エッチングであるの
で、図10(b)に示すように、第1の層間絶縁膜51
0の端部から第1の層間絶縁膜510の厚み(例えば約
0.5μm)にオーバーエッチングによるエッチング量
を加算した距離(第1の層間絶縁膜510の厚みの1.
4倍程度)だけウエットエッチングが進行し、第1の層
間絶縁膜510のうちセルプレート電極516の端部の
下方に位置する部分も除去されることになる。そして、
その後、第2の層間絶縁膜518を堆積する際に、DR
AM部における第1の層間絶縁膜510が除去された部
分をすべて埋めることはできないので、図11(a),
(b)に示すように、セルプレート電極516の端部の
下方に位置する部分にボイド領域Rvoが形成されてしま
う。その場合、このボイド領域Rvoにはワード線コンタ
クトである導体プラグ521を形成することができない
ため、ボイド領域RvoとDRAMメモリ部の導体プラグ
521との間の距離を確保することが必要となる。その
結果、DRAMメモリ領域の面積が増大することにな
る。
るボイド領域Rvoの発生を防止する手段を講ずることに
より、DRAMメモリ部の面積の縮小を図り、もって、
より高密度にメモリセルを搭載したDRAMを有する半
導体装置及びその製造方法を提供することにある。
活性領域を有する半導体基板と、上記半導体基板の活性
領域を囲む素子分離用絶縁膜と、上記半導体基板の活性
領域の上に設けられたゲート絶縁膜及びゲート電極と、
上記半導体基板内の上記ゲート電極の両側方に位置する
領域に設けられたソース・ドレイン領域と、上記半導体
基板上に設けられた層間絶縁膜と、上記層間絶縁膜上に
延びる電極部と、上記層間絶縁膜を貫通して上記ソース
・ドレイン領域に接続されるプラグ部とからなるストレ
ージノードと、上記ストレージノードの電極部の上に設
けられた容量絶縁膜と、上記容量絶縁膜を挟んで上記ス
トレージノードの電極部に対向するセルプレート電極
と、上記層間絶縁膜のエッチング剤に対する耐性を有す
る材料により構成され、上記セルプレート電極の下方に
おいて、セルプレート電極の周縁部に沿って上記活性領
域を取り囲む環状のエッチストッパ部材とを備えてお
り、DRAMメモリセルとして機能している。
いて、層間絶縁膜に対するエッチング選択比の高いエッ
チストッパ部材が設けられていることで、製造工程にお
いて、層間絶縁膜のうちセルプレート電極電極の下方に
位置する部分がエッチングされることがない。したがっ
て、セルプレート電極の寸法を、その下方において層間
絶縁膜が部分的に除去されることを考慮したマージンを
含むことなく設定することができ、DRAMメモリ部の
面積の縮小を図ることができる。
膜上に設けられた,上記ゲート電極と同じ材料からなる
ダミーゲート配線を含むものとすることにより、工程数
の増やすことなくエッチストッパ部材を設けることがで
き、製造コストの増大を回避することができる。
膜を貫通して上記素子分離用絶縁膜に接触して設けられ
た,上記ストレージノードのプラグ部と同じ材料からな
る筒状ウォールとすることによっても、工程数の増やす
ことなくエッチストッパ部材を設けることができ、製造
コストの増大を回避することができる。
用絶縁膜の上に設けられた,上記ゲート電極と同じ材料
からなるダミーゲート配線と、上記層間絶縁膜を貫通し
て上記ダミーゲート配線に接触して設けられた,上記ス
トレージノードのプラグ部と同じ材料からなる筒状ウォ
ールとにより構成することにより、より効果的に上述の
効果を発揮することができる。
電極及びソース・ドレイン領域を有するロジックトラン
ジスタを設けることにより、DRAM,ロジック混載型
の半導体装置におけるDRAMメモリ部の面積の縮小を
図ることができる。
基板の第1の活性領域及び第2の活性領域を囲む素子分
離用絶縁膜を形成する工程(a)と、基板上にゲート絶
縁膜及びポリシリコン膜を堆積した後、上記ポリシリコ
ン膜をパターニングして、上記第1,第2の活性領域の
上に第1のゲート電極及び第2のゲート電極をそれぞれ
形成する工程(b)と、上記半導体基板内の第1,第2
の活性領域の上記第1,第2のゲート電極の両側方に位
置する領域に不純物を導入して、第1,第2のソース・
ドレイン領域をそれぞれ形成する工程(c)と、基板上
に層間絶縁膜を形成する工程(d)と、上記第1の層間
絶縁膜に上記第1のソース・ドレイン領域に到達する第
1の接続孔を形成する工程(e)と、上記第1の接続孔
を埋めるプラグ部と、上記層間絶縁膜上に延びる電極部
とからなるストレージノードを形成する工程(f)と、
上記ストレージノードの電極部の上に容量絶縁膜を形成
する工程(g)と、上記容量絶縁膜を挟んで上記ストレ
ージノードの電極部に対向するセルプレート電極を形成
する工程(h)と、上記セルプレート電極をマスクとし
て上記層間絶縁膜をエッチングして、上記第2のゲート
電極を露出させる工程(i)と、上記工程(g)の前
に、上記セルプレート電極の下方において、上記層間絶
縁膜のエッチング剤に対する耐性を有する材料により構
成され、上記セルプレート電極の周縁部に沿って上記第
1の活性領域を取り囲むエッチストッパ部材を形成する
工程(j)とを含んでいる。
ルプレート電極の下方において、層間絶縁膜に対するエ
ッチング選択比の高いエッチストッパ部材が形成されて
いるので、工程(i)において第1の層間絶縁膜をエッ
チングする際に、層間絶縁膜のうちセルプレート電極電
極の下方に位置する部分が除去されることがない。した
がって、セルプレート電極の寸法を、その下方において
層間絶縁膜が部分的にエッチングされることを考慮した
マージンを含むことなく設定することができ、DRAM
メモリ部の面積の縮小を図ることができる。
て、上記ポリシリコン膜をパターニングすることにより
上記素子分離用絶縁膜の上にセルプレート電極を形成し
ようとする領域の周縁部に沿ってダミーゲート配線を形
成するか、上記工程(e)において上記素子分離用絶縁
膜の上に上記第1の層間絶縁膜を貫通する筒状溝を形成
した後、上記工程(f)において上記筒状溝に上記スト
レージノードのプラグ部と同じ材料を埋め込むか、ある
いはこれらを両方とも行なうことにより、工程数を増や
すことなく、DRAMメモリ部の面積の縮小を図ること
ができる。
図3(b)は、本発明の第1の実施形態におけるe−D
RAM半導体装置の製造工程を示す断面図である。ここ
で、図1(a)〜(c)は、半導体装置の製造工程のは
じめからDRAMメモリ部にストレージノード電極を形
成するまでの工程を示し、図2(a),(b)は、半導
体装置の製造工程のうちDRAMメモリ部のキャパシタ
の形成から第1の層間絶縁膜の除去,サイドウォールの
形成までの工程を示し、図3(a),(b)は、第2の
層間絶縁膜の形成から配線層の形成までの工程を示して
いる。
基板100の上に、DRAMメモリ部,ロジック部の活
性領域を囲む素子分離用絶縁膜101を形成し、基板上
に厚みが約3nmのシリコン酸化膜と、厚みが約100
nmのポリシリコン膜とを順次形成する。その後、これ
らの膜をパターニングして、DRAMメモリ部,ロジッ
ク部のMISトランジスタのゲート絶縁膜102とゲー
ト電極103とを形成する。
は、ロジック部のゲート電極103につながるゲート配
線104と、DRAMメモリ部のゲート電極103につ
ながるゲート配線105とに加えて、DRAMメモリ部
のうち後に形成されるセルプレート電極の下方に位置す
る領域において、セルプレート電極の周縁部に沿って活
性領域を取り囲む環状のダミーゲート配線106が形成
される。このダミーゲート配線106を形成している点
が、本実施形態の特徴である。図13は、セルプレート
電極に対するエッチストッパ部材(ダミーゲート配線1
06及びシリコン窒化膜109)の形成位置(図中のハ
ッチング部分)を模擬的に示す平面図である。
活性領域に、砒素イオンを加速電圧が10keV、ドー
ズ量が1×1014atoms ・cm-2の条件で注入し、ロジ
ック部のMISトランジスタのLDD領域107と、D
RAMメモリセル部のMISトランジスタ(メモリセル
トランジスタ)のソース・ドレイン領域108とを形成
する。
厚みが約50nmのシリコン窒化膜109を堆積して、
ゲート電極103やゲート配線104,105,106
をシリコン窒化膜109により覆った後、基板上に、シ
リコン酸化膜からなる第1の層間絶縁膜110を堆積す
る。さらに、CMP法により、シリコン窒化膜109の
うちダミーゲート配線106の上面上に位置する部分が
露出するまで、第1の層間絶縁膜110を研磨して平坦
化処理を行なう。その後、第1の層間絶縁膜110とシ
リコン窒化膜109とを貫通して、DRAMメモリ部の
ソース・ドレイン領域108に到達する径が約0.22
μmの接続孔を形成する。このとき、ロジック部におい
ては接続孔を形成しない。次に、各接続孔を導体膜(ポ
リシリコン膜,タングステン膜など)によって埋めるこ
とにより、DRAMメモリ部のMISトランジスタのソ
ース・ドレイン領域108のソース側に接続される導体
プラグ111a(ストレージノードの一部)と、ソース
・ドレイン領域108のドレイン側に接続される導体プ
ラグ111b(ビット線コンタクト)とを形成する。な
お、導体プラグ111bは、必ずしも図1(b)及び後
述する図1(c)〜図3(b)に示す断面に形成されて
いるわけではないが、理解を容易にするために、この断
面に存在するものと扱って図示している。
に、厚みが約50nmのシリコン窒化膜112を形成し
て、第1の層間絶縁膜110や各導体プラグ111a,
111bをシリコン窒化膜112により覆った後、基板
上に、シリコン酸化膜113を堆積する。そして、シリ
コン酸化膜113及びシリコン窒化膜112を選択的に
除去して、DRAMメモリ部のソース・ドレイン領域1
08のソース上の導体プラグ111aが底面に露出する
ように開口部を形成する。そして、基板上に、厚みが約
100nmのポリシリコン膜とフォトレジスト膜とを形
成した後、エッチバック法により、基板の上面を平坦化
して、開口部にポリシリコン膜からなる底付き円筒型の
ストレージノード電極114と、ストレージノード電極
114により形成される凹部を埋めるフォトレジスト部
150とを形成する。
ジスト部150をアッシング等により除去した後、フッ
酸等を用いてシリコン酸化膜113を選択的に除去す
る。その後、基板上に、厚みが約5nmのシリコン窒化
膜を堆積した後、希釈パイロ酸化法により、800℃,
30分間の熱処理を加え、ストレージノード電極114
の上に容量絶縁膜115を形成する。その後、基板上
に、厚みが約100nmのポリシリコン膜を堆積した
後、DRAMメモリ部を覆い、ロジック部を開口したフ
ォトレジスト膜151を形成し、フォトレジスト膜15
1をマスクとする異方性ドライエッチングにより、ポリ
シリコン膜およびシリコン窒化膜112のうちロジック
部に位置する部分を除去して、シリコン窒化膜112の
上にセルプレート電極116を形成する。
ジスト膜151を除去した後、セルプレート電極116
をマスクとしてフッ酸によるウエットエッチングを行な
って、第1の層間絶縁膜110のうちロジック部に位置
する部分を選択的に除去する。このとき、DRAMメモ
リ部においては、セルプレート電極116の下敷き膜と
なるシリコン窒化膜112と、ダミーゲート配線106
上のシリコン窒化膜109とが接触していて隙間がない
ので、第1の層間絶縁膜110のうちDRAMメモリ部
に位置する部分はほとんどエッチングされることなく残
存することになる。つまり、本実施形態においては、正
確には、ダミーゲート配線106とシリコン窒化膜10
9とによりエッチストッパ部材が構成されていることに
なる。ただし、シリコン窒化膜109を形成することな
く、ダミーゲート配線106のみによりエッチストッパ
部材を構成してもよい。
上に露出している部分の異方性エッチング(ドライエッ
チング)を行なって、ロジック部のゲート電極103,
ゲート配線104の側面上にサイドウォールを形成す
る。次に、ロジック部において、活性領域に砒素イオン
を加速電圧が20keV,ドーズ量が2×1015atoms
・cm-2の条件で、イオン注入等により活性領域内に不
純物を導入して、LDD領域107の外方側に高濃度ソ
ース・ドレイン領域117を形成する。
シリコン酸化膜からなる第2の層間絶縁膜118を堆積
した後、DRAMメモリ部において、第2の層間絶縁膜
118,セルプレート電極116及びシリコン窒化膜1
12(及びシリコン窒化膜109)を貫通して、ソース
・ドレイン領域108のドレイン上の導体プラグ111
bと、ゲート配線105とにそれぞれ到達する接続孔1
19を形成する。さらに、基板上に、CVD法により、
厚みが約20nmのシリコン酸化膜を堆積した後、シリ
コン酸化膜の異方性エッチングを行なって、接続孔11
9の側面上に酸化膜サイドウォール120を形成する。
部において、第2の層間絶縁膜118を貫通して、高濃
度ソース・ドレイン領域117,ゲート配線104に到
達する接続孔を形成する。その後、DRAMメモリ部の
接続孔119を埋める導体プラグ121と、ロジック部
の接続孔を埋める導体プラグ122とを同時に形成し、
さらに、第2の層間絶縁膜118の上に、各導体プラグ
121,122に接続されるアルミ合金膜などからなる
配線123を形成する。
工程で、セルプレート電極116の下方において、ダミ
ーゲート配線106がセルプレート電極116の周縁部
に沿って活性領域を取り囲むように形成されているの
で、第1の層間絶縁膜110のうちDRAMメモリ部に
位置する部分がほとんど除去されない。したがって、そ
の後、第2の層間絶縁膜118が形成されたときに、従
来のようなボイド領域(図9(b)などに示すボイド領
域Rvo)が形成されない。そして、ワード線コンタクト
をボイド領域を避けて形成するための余裕が不要となる
ことで、セルプレート電極116の面積つまりDRAM
メモリ部の面積を縮小することが可能となる。よって、
高密度にメモリセルを搭載したe−DRAM及びその製
造方法の提供を図ることができる。
るメモリセル領域の寸法の比較については、第2,第3
の実施形態と併せて、図8(a)〜(c)を参照しなが
ら後述する。
(b)は、本発明の第2の実施形態におけるe−DRA
M半導体装置の製造工程を示す断面図である。ここで、
図4(a)〜(c)は、半導体装置の製造工程のはじめ
からDRAMメモリ部にストレージノード電極を形成す
るまでの工程を示し、図5(a),(b)は、半導体装
置の製造工程のうちDRAMメモリ部のキャパシタの形
成から第1の層間絶縁膜の除去,サイドウォールの形成
までの工程を示し、図6(a),(b)は、第2の層間
絶縁膜の形成から配線層の形成までの工程を示してい
る。
基板100の上に、DRAMメモリ部,ロジック部の活
性領域を囲む素子分離用絶縁膜101を形成し、基板上
に厚みが約4nmのシリコン酸化膜と、厚みが約100
nmのポリシリコン膜とを順次形成する。その後、これ
らな膜をパターニングして、DRAMメモリ部,ロジッ
ク部のMISトランジスタのゲート絶縁膜102とゲー
ト電極103とを形成する。このとき、素子分離用絶縁
膜101上には、ロジック部のゲート電極103につな
がるゲート配線104と、DRAMメモリ部のゲート電
極103につながるゲート配線105とが形成される
が、この工程では、第1の実施形態のようなダミーゲー
ト配線は形成しない。
活性領域に、砒素イオンを加速電圧が10keV、ドー
ズ量が1×1014atoms ・cm-2の条件で注入し、ロジ
ック部のMISトランジスタのLDD領域107と、D
RAMメモリセル部のMISトランジスタ(メモリセル
トランジスタ)のソース・ドレイン領域108とを形成
する。
厚みが約80nmのシリコン窒化膜109を堆積して、
ゲート電極103やゲート配線104,105,106
をシリコン窒化膜109により覆った後、基板上に、厚
みが約0.5μmのシリコン酸化膜からなる第1の層間
絶縁膜110を堆積する。さらに、CMP法により、シ
リコン窒化膜109のうちゲート配線105の上面上に
位置する部分の上に第1の層間絶縁膜110が厚み50
nm分だけ残存する位置まで、第1の層間絶縁膜110
を研磨して平坦化処理を行なう。その後、第1の層間絶
縁膜110とシリコン窒化膜109とを貫通して、DR
AMメモリ部のソース・ドレイン領域108,ゲート配
線105にそれぞれ到達する径が約0.22μmの接続
孔とを形成する。ロジック部においては接続孔を形成し
ない。
AMメモリ部のうち後に形成されるセルプレート電極の
下方に位置する領域において、セルプレート電極の周縁
部に沿って活性領域を取り囲む幅が約0.15μmの環
状の溝を形成する。
シリコン膜,タングステン膜など)によって埋めること
により、DRAMメモリ部のMISトランジスタのソー
ス・ドレイン領域108のソース側に接続される導体プ
ラグ111a(ストレージノードの一部)と、ソース・
ドレイン領域108のドレイン側に接続される導体プラ
グ111b(ビット線コンタクト)と、ゲート配線10
5に接続される導体プラグ111c(ワード線コンタク
ト)とに加えて、DRAMメモリ部のうち後に形成され
るセルプレート電極の下方に位置する領域において、セ
ルプレート電極の周縁部に沿って活性領域を取り囲む環
状の筒状ウォール130を形成する(図13に示すハッ
チング部分)。この筒状ウォール130を形成している
点が、本実施形態の特徴である。この筒状ウォール13
0は、本実施形態では、素子分離用絶縁膜101に接触
しているが、シリコン窒化膜109に接触しているだけ
でもよい。
4(b)及び後述する図4(c)〜図6(b)に示す断
面に形成されているわけではないが、理解を容易にする
ために、この断面に存在するものと扱って図示してい
る。
に、厚みが約50nmのシリコン窒化膜112を形成し
て、第1の層間絶縁膜110や各導体プラグ111a,
111bをシリコン窒化膜112により覆った後、基板
上に、シリコン酸化膜113を堆積する。そして、シリ
コン酸化膜113及びシリコン窒化膜112を選択的に
除去して、DRAMメモリ部のソース・ドレイン領域1
08のソース上の導体プラグ111aが底面に露出する
ように開口部を形成する。そして、基板上に、厚みが約
100nmのポリシリコン膜とフォトレジスト膜とを形
成した後、エッチバック法により、基板の上面を平坦化
して、開口部にポリシリコン膜からなる底付き円筒型の
ストレージノード電極114と、ストレージノード電極
114により形成される凹部を埋めるフォトレジスト部
150とを形成する。
ジスト部150をアッシング等により除去した後、フッ
酸等を用いてシリコン酸化膜113を選択的に除去す
る。その後、基板上に、厚みが約5nmのシリコン窒化
膜を堆積した後、希釈パイロ酸化法により、800℃,
30分間の熱処理を加え、ストレージノード電極114
の上に容量絶縁膜115を形成する。その後、基板上
に、厚みが約100nmのポリシリコン膜を堆積した
後、DRAMメモリ部を覆い、ロジック部を開口したフ
ォトレジスト膜151を形成し、フォトレジスト膜15
1をマスクとする異方性ドライエッチングにより、ポリ
シリコン膜およびシリコン窒化膜112のうちロジック
部に位置する部分を除去して、シリコン窒化膜112の
上にセルプレート電極116を形成する。
ジスト膜151を除去した後、セルプレート電極116
をマスクとしてフッ酸によるウエットエッチングを行な
って、第1の層間絶縁膜110のうちロジック部に位置
する部分を選択的に除去する。このとき、DRAMメモ
リ部においては、セルプレート電極116の下敷き膜と
なるシリコン窒化膜112と、筒状ウォール130とが
接触していて隙間がないので、第1の層間絶縁膜110
のうちDRAMメモリ部に位置する部分はほとんどエッ
チングされることなく残存することになる。つまり、本
実施形態においては、筒状ウォール130によりエッチ
ストッパ部材が構成されている。
上に露出している部分の異方性エッチング(ドライエッ
チング)を行なって、ロジック部のゲート電極103,
ゲート配線104の側面上にサイドウォールを形成す
る。次に、ロジック部において、活性領域に砒素イオン
を加速電圧が20keV,ドーズ量が2×1015atoms
・cm-2の条件で、イオン注入等により活性領域内に不
純物を導入して、LDD領域107の外方側に高濃度ソ
ース・ドレイン領域117を形成する。
シリコン酸化膜からなる第2の層間絶縁膜118を堆積
した後、DRAMメモリ部において、第2の層間絶縁膜
118,セルプレート電極116及びシリコン窒化膜1
12を貫通して、ソース・ドレイン領域108のドレイ
ン上の導体プラグ111bと、ゲート配線105上の導
体プラグ111cとにそれぞれ到達する接続孔119を
形成する。さらに、基板上に、CVD法により、厚みが
約20nmのシリコン酸化膜を堆積した後、シリコン酸
化膜の異方性エッチングを行なって、接続孔119の側
面上に酸化膜サイドウォール120を形成する。
部において、第2の層間絶縁膜118を貫通して、高濃
度ソース・ドレイン領域117,ゲート配線104に到
達する接続孔を形成する。その後、DRAMメモリ部の
接続孔119を埋める導体プラグ121と、ロジック部
の接続孔を埋める導体プラグ122とを同時に形成し、
さらに、第2の層間絶縁膜118の上に、各導体プラグ
121,122に接続されるアルミ合金膜などからなる
配線123を形成する。
工程で、セルプレート電極116の下方において、筒状
ウォール130がセルプレート電極116の周縁部に沿
って活性領域を取り囲むように形成されているので、第
1の層間絶縁膜110のうちDRAMメモリ部に位置す
る部分がほとんど除去されない。したがって、その後、
第2の層間絶縁膜118が形成されたときに、従来のよ
うなボイド領域(図9(b)などに示すボイド領域Rv
o)が形成されない。そして、ワード線コンタクトをボ
イド領域を避けて形成するための余裕が不要となること
で、セルプレート電極116の面積つまりDRAMメモ
リ部の面積を縮小することが可能となる。よって、高密
度にメモリセルを搭載したe−DRAM及びその製造方
法の提供を図ることができる。
るメモリセル領域の寸法の比較については、第1,第3
の実施形態と併せて、図8(a)〜(c)を参照しなが
ら後述する。
において形成したダミーゲート配線106と、第2の実
施形態において形成した筒状ウォール130との双方を
設けた例である第3の実施形態について説明する。
省略する。図7(a),(b)は、本実施形態における
半導体装置のそれぞれ相異なる断面における構造を示す
断面図である。
いては、DRAMメモリ部のセルプレート電極116の
下方において、素子分離用絶縁膜101の上に、セルプ
レート電極116の周縁部に沿って活性領域を取り囲む
環状のダミーゲート配線106と、ダミーゲート配線1
06に接触しつつ、セルプレート電極116の周縁部に
沿って活性領域を取り囲む環状の筒状ウォール130と
が形成されている。つまり、本実施形態では、ダミーゲ
ート配線106と筒状ウォール130とによって、エッ
チストッパ部材が構成されている。その他の部分は、第
2の実施形態の図4(a)〜図6(b)に示す工程とほ
ぼ同じ処理を行なって形成されている。
メモリ部において、第2の層間絶縁膜118,セルプレ
ート電極116及びシリコン窒化膜112を貫通して、
ソース・ドレイン領域108のドレイン上の導体プラグ
111bと、ゲート配線105上の導体プラグ111c
とにそれぞれ接触する導体プラグ121と、ロジック部
のゲート電極103,高濃度ソース・ドレイン領域11
7に接触する導体プラグ122とが設けられている。そ
して、第2の層間絶縁膜118の上に、各導体プラグ1
21,122に接続されるアルミ合金膜などからなる配
線123が設けられている。
おける図2(b)に示す工程又は第2の実施形態におけ
る図5(b)に示す工程における第1の層間絶縁膜11
0のウエットエッチングの際に、セルプレート電極11
6の下方において、ダミーゲート配線106及び筒状ウ
ォール130がセルプレート電極116の周縁部に沿っ
て活性領域を取り囲むように形成されているので、第1
の層間絶縁膜110のうちDRAMメモリ部に位置する
部分がほとんど除去されない。したがって、第1,第2
の実施形態と同様に、第2の層間絶縁膜118の堆積の
際に従来のようなボイド領域(図9(b)などに示すボ
イド領域Rvo)が形成されない。そして、ワード線コン
タクトをボイド領域を避けて形成するための余裕が不要
となることで、セルプレート電極116の面積つまりD
RAMメモリ部の面積を縮小することが可能となる。よ
って、高密度にメモリセルを搭載したe−DRAM及び
その製造方法の提供を図ることができる。同じ効果を発
揮することができる。
うな異質の効果をも発揮することができる。
異なる断面において、セルプレート電極116へのコン
タクトである導体プラグ131が、他の導体プラグ12
2と同時に形成されている。そして、導体プラグ131
は、セルプレート電極116に電圧を供給するための配
線123に接続されている。このとき、導体プラグ13
1を埋め込むための接続孔は、DRAMメモリ部の導体
プラグ121を埋め込むための接続孔と同時ではなく、
ロジック部の導体プラグ122を埋め込むための接続孔
と同時に形成される。そして、異方性のドライエッチン
グを行なうときにはポリシリコン膜とシリコン酸化膜と
のエッチング選択比をあまり高くできないので、素子分
離用絶縁膜101まで接続孔が開口されるおそれもあ
る。それに対し、本実施形態においては、ダミーゲート
配線106上の筒状ウォール130に接続孔が到達する
と筒状ウォール130によってエッチングが停止するの
で、接続孔が素子分離用絶縁膜101に到達することは
ない。なお、ダミーゲート配線106はこの断面以外の
部分において、ロジック部のゲート配線104と接続し
ておけば、その電位がフローティング状態になることは
ないので、電気的な不安定さを回避することができる。
(a)〜(c)は、それぞれ順に、第1〜第3の実施形
態のe−DRAMのエッチストッパ部材が形成されてい
る領域,つまりDRAMメモリ部とロジック部との境界
付近の領域を拡大して示す断面図である。
AMメモリ部とロジック部との境界のセルプレート電極
516の下方にボイド領域Rvoが存在するので、DRA
Mメモリ部内の導体プラグ511c,521(ワード線
コンタクト)を確実に絶縁膜によって覆っておくために
は、ワード線コンタクトをボイド領域Rvoから離さなけ
ればならない。この距離としては、セルプレート電極5
16とロジック部の導体プラグ522との間の距離Bと
同程度の距離(具体的には約0.3μm)が必要とな
る。一方、ボイド領域Rvoの幅Aは、図12に示す第1
の層間絶縁膜510の膜厚の1.4倍程度となるため、
層間絶縁膜510の厚さを0.5μmとすると、0.7
μmとなる。そのため、セルプレート電極516の端部
から距離A+距離B(この例では、約1.0μm)だけ
導体プラグ511c,521(ワード線コンタクト)を
離して形成しなければならない。言い換えると、セルプ
レート電極の寸法に2(A+B)(両側で)というマー
ジンを設けておくことが必要となる。
レート電極116の下方にボイド領域Rvoが発生するこ
とはないので、セルプレート電極116の寸法に上述の
ようなマージン2(A+B)を設定する必要はない。た
だし、エッチストッパ部材を形成するための面積は必要
となるが、エッチストッパ部材であるダミーゲート配線
106や筒状ウォール122と、ワード線コンタクトで
ある導体プラグ121,111cとの距離は最少ルール
Cに基づき決定することができる。すなわち、0.18
μmルールでは、ワード線コンタクトの端部とエッチス
トッパ部材の端部との距離を最小ルールCの2倍(この
例では、約0.36μm)に設定することができる。そ
して、セルプレート電極−ロジック部の導体プラグ間の
距離Bは、本発明の各実施形態と従来の半導体装置とで
共通である。
実施形態のe−DRAMにおいては、従来のe−DRA
Mに比べ、セルプレート電極の横方向の寸法を、片側で
約0.64μm,両側で約1.28μmだけ縮小するこ
とができる。この寸法の縮小効果は、各メモリセルのセ
ルプレート電極の外周全体に亘って発揮されるために、
本発明の各実施形態においては、DRAMメモリ部の面
積を大幅に縮小することができる。
チストッパ部材は、e−DRAMのゲート電極,ゲート
配線や導体プラグの形成と同時に形成されるので、工程
数は従来のe−DRAMに比べて増加しておらず、コス
トの増大を招くことはない。
その製造方法によると、DRAMメモリ部におけるセル
プレート電極下方において、層間絶縁膜がエッチングさ
れるのを防止するためのエッチストッパ部材を形成した
ので、DRAMメモリ部の面積を縮小することができ、
高密度のメモリセルが搭載された高性能のe−DRAM
として機能する半導体装置を形成することができる。
置の製造工程のはじめからストレージノード電極を形成
するまでの工程を示す断面図である。
置の製造工程のうちキャパシタの形成から第1の層間絶
縁膜の除去,サイドウォールの形成までの工程を示す断
面図である。
置の製造工程のうち第2の層間絶縁膜の形成から配線層
の形成までの工程を示す断面図である。
置の製造工程のはじめからストレージノード電極を形成
するまでの工程を示す断面図である。
置の製造工程のうちキャパシタの形成から第1の層間絶
縁膜の除去,サイドウォールの形成までの工程を示す断
面図である。
置の製造工程のうち第2の層間絶縁膜の形成から配線層
の形成までの工程を示す断面図である。
導体装置のそれぞれ相異なる断面における構造を示す断
面図である。
の実施形態の半導体装置のDRAMメモリ部とロジック
部との境界付近の領域を拡大して示す断面図である。
程のはじめからDRAMメモリ部にストレージノード電
極を形成するまでの工程を示す断面図である。
工程のうちキャパシタの形成から第1の層間絶縁膜の除
去,サイドウォールの形成までの工程を示す断面図であ
る。
工程のうち第2の層間絶縁膜の形成から配線層の形成ま
での工程を示す断面図である。
メモリ部とロジック部との境界付近の構造を示す断面図
である。
るエッチストッパ部材の形成位置を模擬的に示す平面図
である。
ロセスの熱処理による不具合を回避するために、以下の
手順によるプロセスが提案、実践されている。先ず、D
RAMメモリ部のMISトランジスタとその上方に層間
絶縁膜を挟んで配置されるキャパシタとを形成し、その
間、ロジック部のMISトランジスタのゲート電極やL
DD領域までは形成しておくが、高濃度ソース・ドレイ
ン領域は未形成の状態にしておく。その後、ロジック部
の上方を覆う層間絶縁膜を除去し、ロジック部のMIS
トランジスタのソース・ドレイン領域などを形成する。
基板500の上に、DRAMメモリ部,ロジック部の活
性領域を囲む素子分離用絶縁膜501を形成し、基板上
にシリコン酸化膜とポリシリコン膜とを順次堆積する。
その後、これらをパターニングして、DRAMメモリ
部,ロジック部のMISトランジスタのゲート絶縁膜5
02とゲート電極503とを形成する。このとき、素子
分離用絶縁膜501上には、ロジック部のゲート電極5
03につながるゲート配線504と、DRAMメモリ部
のゲート電極503につながるゲート配線505とが形
成される。次に、ロジック部及びDRAMメモリ部の活
性領域にイオン注入等により不純物を導入して、ロジッ
ク部のMISトランジスタのLDD領域507と、DR
AMメモリセル部のMISトランジスタ(メモリセルト
ランジスタ)のソース・ドレイン領域508とを形成す
る。
Claims (9)
- 【請求項1】 活性領域を有する半導体基板と、 上記半導体基板に設けられ、上記活性領域を囲む素子分
離用絶縁膜と、 上記半導体基板の活性領域の上に設けられたゲート絶縁
膜及びゲート電極と、 上記半導体基板内の上記ゲート電極の両側方に位置する
領域に設けられたソース・ドレイン領域と、 上記半導体基板上に設けられた層間絶縁膜と、 上記層間絶縁膜上に延びる電極部と、上記層間絶縁膜を
貫通して上記ソース・ドレイン領域に接続されるプラグ
部とからなるストレージノードと、 上記ストレージノードの電極部の上に設けられた容量絶
縁膜と、 上記容量絶縁膜を挟んで上記ストレージノードの電極部
に対向するセルプレート電極と、 上記層間絶縁膜のエッチング剤に対する耐性を有する材
料により構成され、上記セルプレート電極の下方におい
て、セルプレート電極の周縁部に沿って上記活性領域を
取り囲む環状のエッチストッパ部材とを備え、DRAM
メモリセルとして機能している半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、 上記エッチストッパ部材は、上記層間絶縁膜上に設けら
れた,上記ゲート電極と同じ材料からなるダミーゲート
配線を含むことを特徴とする半導体装置。 - 【請求項3】 請求項1記載の半導体装置において、 上記エッチストッパ部材は、上記層間絶縁膜を貫通して
上記素子分離用絶縁膜に接触して設けられた,上記スト
レージノードのプラグ部と同じ材料からなる筒状ウォー
ルであることを特徴とする半導体装置。 - 【請求項4】 請求項1記載の半導体装置において、 上記エッチストッパ部材は、上記素子分離用絶縁膜の上
に設けられた,上記ゲート電極と同じ材料からなるダミ
ーゲート配線と、上記層間絶縁膜を貫通して上記ダミー
ゲート配線に接触して設けられた,上記ストレージノー
ドのプラグ部と同じ材料からなる筒状ウォールとにより
構成されていることを特徴とする半導体装置。 - 【請求項5】 請求項1〜4のうちいずれか1つに記載
の半導体装置において、 上記半導体基板には、ゲート絶縁膜,ゲート電極及びソ
ース・ドレイン領域を有するロジックトランジスタが設
けられていることを特徴とする半導体装置。 - 【請求項6】 半導体基板の第1の活性領域及び第2の
活性領域を囲む素子分離用絶縁膜を形成する工程(a)
と、 基板上にゲート絶縁膜及びポリシリコン膜を堆積した
後、上記ポリシリコン膜をパターニングして、上記第
1,第2の活性領域の上に第1のゲート電極及び第2の
ゲート電極をそれぞれ形成する工程(b)と、 上記半導体基板内の第1,第2の活性領域の上記第1,
第2のゲート電極の両側方に位置する領域に不純物を導
入して、第1,第2のソース・ドレイン領域をそれぞれ
形成する工程(c)と、 基板上に層間絶縁膜を形成する工程(d)と、 上記層間絶縁膜に上記第1のソース・ドレイン領域に到
達する第1の接続孔を形成する工程(e)と、 上記第1の接続孔を埋めるプラグ部と、上記層間絶縁膜
上に延びる電極部とからなるストレージノードを形成す
る工程(f)と、 上記ストレージノードの電極部の上に容量絶縁膜を形成
する工程(g)と、 上記容量絶縁膜を挟んで上記ストレージノードの電極部
に対向するセルプレート電極を形成する工程(h)と、 上記セルプレート電極をマスクとして上記層間絶縁膜を
エッチングして、上記第2のゲート電極を露出させる工
程(i)と、 上記工程(g)の前に、上記セルプレート電極の下方に
おいて、上記層間絶縁膜のエッチング剤に対する耐性を
有する材料により構成され、上記セルプレート電極の周
縁部に沿って上記第1の活性領域を取り囲むエッチスト
ッパ部材を形成する工程(j)とを含む半導体装置の製
造方法。 - 【請求項7】 請求項6記載の半導体装置の製造方法に
おいて、 上記工程(j)は、 上記工程(b)において、上記ポリシリコン膜をパター
ニングすることにより、上記素子分離用絶縁膜の上に、
セルプレート電極を形成しようとする領域の周縁部に沿
ってダミーゲート配線を形成することにより行なわれる
ことを特徴とする半導体装置の製造方法。 - 【請求項8】 請求項6記載の半導体装置の製造方法に
おいて、 上記工程(j)は、 上記工程(e)において、上記素子分離用絶縁膜の上
に、上記第1の層間絶縁膜を貫通する筒状溝を形成し、 上記工程(f)において、上記筒状溝に上記ストレージ
ノードのプラグ部と同じ材料を埋め込むことにより行な
われることを特徴とする半導体装置の製造方法。 - 【請求項9】 請求項6記載の半導体装置の製造方法に
おいて、 上記工程(j)は、 上記工程(b)において、上記ポリシリコン膜をパター
ニングすることにより、上記素子分離用絶縁膜の上に、
セルプレート電極を形成しようとする領域の周縁部に沿
ってダミーゲート配線を形成しておき、 上記工程(e)において、上記素子分離用絶縁膜の上
に、上記第1の層間絶縁膜を貫通して上記ダミーゲート
配線に到達する筒状溝を形成し、 上記工程(f)において、上記筒状溝に上記ストレージ
ノードのプラグ部と同じ材料を埋め込むことにより行な
われることを特徴とする半導体装置の製造方法。
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Cited By (3)
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