JPH0257038A - Ａｆｃ制御電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　　要〕 復調器における入力信号のデインタル等化されたＩ軸及
びＱ軸信号をラッチ回路でラッチし、４逓倍器で４逓倍
し、更に周波数弁別器で周波数偏差を発生し、Ｄ／Ａ変
換器でアナログ信号に変換して局部発振器の制御電圧を
発生ずるＡＦＣ制御電圧発生回路に関し、 周波数の引込範囲を拡大することを目的とし、シンボル
タイミング再生回路からの４倍のサンプルクロックと、
ゼロクロス点のクロックとに基づき、該ゼロクロス点以
外のクロ・ツクを発生して該ラッチ回路及び該周波数弁
別器に与えるクロック処理回路と、該シンボルタイミン
グ再生回路からの４倍のサンプルクロックと、該ゼロク
ロス点のクロックと、該クロック処理回路の出力クロッ
クとに基づき、アイパターンの開いた部分のクロックと
次のクロックとを発生するデータ抽出用クロック発生回
路と、該データ抽出用りＩ」ツク発生回路からのクロッ
クにより該周波数弁別器の出力をラッチして該Ｄ／Ａ変
換器に送る別のラッチ回路とで構成する。

近年、衛星を利用した通信が盛んに行われζいる。特に
、Ｖ　Ｓ　Ａ　Ｔ　（Ｖｅｒｙ　Ｓｍａｌｌ　Ａｐｅｒ
ｔｕｒｅ　Ｔｅｒｍｉｎａｌ）の出現で、その利用価値
は、更に高まりつつある。この衛星を利用した通信を行
う場合、周波数の変動が問題となる。その原因として、
衛星内の温度変化に伴うトランスポンダの出力周波数の
変動、ドプラー効果等が考えられる。

このため、受信側では局部発振器の周波数をその変移に
追従させる必要があり、このためＡＦＣ（自動周波数制
御：　　Ａｕｔｏｍａｔｉｃ　Ｆｒｅｑｕｅｎｃｙ　Ｃ
ｏｎｔｒｏｌ）を設ける必要がある。

〔産業上の利用分野〕

本発明は、ＡＦＣ制御電圧発生回路に関し、特に復調器
における入力信号のディジタル等化されたｌ軸及びＱ軸
信号をラッチ回路でラッチし、４逓倍器で４逓倍し、更
に周波数弁別器で周波数偏差を発生し、Ｄ／Ａ変換器で
アナログ信号に変換して局部発振器の制御電圧を発生す
るＡＦＣ制御電圧発生回路に関するものである。

〔従来の技術〕

第８図はＡＦＣ機能を備えた一般的な４相−ＰＳＫ復調
回路を概略的に示したもので、入力信号を４相直交検波
器１１でアナログのｌ軸信号とＱ軸信号とに分離し、こ
れを更にΔ／Ｄ変換器１２でディジタル信号に変換した
後、ディジタル１−ランスバーザルフィルタ（ＤＴＰ）
１３で線路等化してｌ軸及びＱ軸のディジタル等化出力
を発生し、該ディジタル等化出力に基づいて搬送波再生
回路（ＣＲ）１４が識別再生されたＩ軸データとＱ軸デ
ータとを発生する。

この場合、入力した信号周波数に対して局部発振周波数
が数１０　Ｋ　Ｉｌ　ｚ以上の偏差が生していた場合、
搬送波再生回路１４　ｉ；Ｉ正常に動作し２ない。

そこでＡＦＣをかｉＪて局部発振周波数を、搬送波再生
回路１４か正常に動作できる周波数に変化させる必要が
あり、これを行うため、フィルタ１３のディジタル等化
出力をへＦＣ制御電圧発住回路１５に入力し、その出力
電圧の高周波数成分をループフィルタ（ＬＰＦ）１６で
除去し、この復調器の局部発振器としての電圧制御発振
器（ＶＣＸＯ）１７に制御電圧を与えることにより、４
相検波器１１の局部発振周波数を制御し、以て点線で示
すＡＦＣループを形成している。

また、この復調器の各部の動作は、シンボルタイミング
再生回路（ＳＴＲ）１８が、フィルタ１３の出力に基づ
いて生成したソンポルタイミングクロックＣＬ　Ｋ　１
を用いて行われ、特にＡＦＣ制御電圧発生回路１５には
シンボルタイミング再生回路１８から後述する別のクロ
ックＣＬ　Ｋ　２が与えられている。

第９図は、このＡＦＣ制御電圧発生回路１５を示したブ
ロック図で、フィルタ１３でディジタル等化されたｌ軸
及びＱ軸信号をラッチ回路（ＤＦＦ）１でラッチし、４
逓倍器２で４逓倍し、更に周波数弁別器３で周波数偏差
を弁別し、Ｄ／Ａ変換器４でアナログ信号に変換して局
部発振器１７のための制御電圧を発生する。

更に、周波数弁別器３は、１クロック分遅延させるため
の遅延回路３１．３２と、１クロック分遅延されたｌ軸
信号又はＱ軸信号と、遅延されないＱ軸信号又はｌ軸信
号とをそれぞれ掛は合わせる乗算器３３．３４と、乗算
器３３．３４の出力差を計算する減算器３５とで構成さ
れている。

そして、ラッチ回路１のラッチ動作及び周波数弁別器３
の遅延回路３１．３２の遅延動作はシンボルタイミング
再生回路１８からのクロックＣＬＫ２によって行われる
。このクロックＣＬ　Ｋ　２は、受信信号のアイパター
ンの最も開いた時点に対応して発生されるものである。

従って、第１０図に示すように、受信した入力信号■は
、クロックＣＬ　Ｋ　１によってラッチされた信号■と
なり、更に４逓倍器２で４逓倍された信号■となり、遅
延回路３Ｉ、３２で１クロック分遅延された信号■とな
り、乗算器３３．３４で信号■となり、減算器３５から
周波数弁別出力信号■としてＤ／Ａ変換器４から出力さ
れる。

ここで、周波数弁別器３は、■軸信号の周波数を５ｉｎ
（θ＋Δωｔ）とすると、Ｑ軸信号の周波数はｃｏｓ　
（θ］Δωｔ）となり、遅延回路３１．３２で１クロッ
ク分Δωτ遅延されると、減算器３５の出力は５ｉｎ（
Δωτ）となる。

従って、周波数弁別器３の出力は周波数偏差に応して振
幅が変化し、ＡＦＣ動作による周波数の引込が行われる
。

ここで、４逓倍器２が必要な理由を説明する。

無変調時（データが変化していない場合）においては、
周波数弁別器に入力されるＩ軸、Ｑ軸の各データには周
波数偏差に応じた情報のみが含まれており、４逓倍器が
必要とならない。

変調時（データが変化している場合）においては、周波
数弁別器に入力されるＩ軸、Ｑ軸の各データには、伝送
される情報と周波数偏差に応じた情報の２つの成分の情
報が含まれることになる。

一方、周波数弁別器において、必要とするデータは周波
数偏差に応じた情報のみである。

そこで、伝送される情報を削除するために４逓倍器が用
いられる。

４逓倍器では、■軸、Ｑ軸の各データに伝送される情報
のみが含まれる場合、データは第１１図に示すように４
点となり、変調している場合には、この４点がランダム
に変化する。この各データの角度θ、〜θ４を４倍する
ことによりデータには×印に集まり、伝送される情報が
削除されデータの変動が無くなるとともに実際の周波数
偏差に４倍したデータが出力される。

〔発明が解決しようとする課題〕

このようなＡ　Ｆ　ＣｆｆｄＪ御電圧発電圧発生回路て
、周波数弁別器を用いる場合には、上述の如く４逓倍器
２が必要となり、またクロックはシンボルレートとなる
が、この４逓倍器２を用いるとΔωが４倍となるため上
記の周波数弁別器３の出力は、５ｉｎ（４Δωτ）とな
る。

ここで、４逓倍器２が無い場合の周波数の引込範囲を求
めるため、周波数弁別器３の振幅出力がピークとなる周
波数を計算すると、５ｉｎ（Δωτ）■より、Δω−π
／２τ→Δｆ＝１／４τとなる。他方、４逓倍器２を用
いたときには、同様にして５ｉｎ（４Δωτ）−１より
、Δω−π／８τ→Δｆ　＝　１　／１６τとなる。

即ち、ピークをとる周波数が１／４になるから、受信信
号のシンボルレートが１３３ｋｓｐｓ　（シンボル７秒
）とすると、ｌクロック分の遅れを考えた場合、１／τ
−１３３ｋＨｚとなり、４逓倍器が無いときには、Δｆ
　＝３２ｋＨｚで、４逓倍器があるときには、Δｆ＞８
ｋｌｌｚとなる。

このため、４逓倍器を用いた場合には、用いない場合に
比べてＡＦＣにより周波数の引込できる範囲が１／４に
なってしまい、シンボルクロックＣＬＫ２を用いる以上
、現状では引込範囲を拡大することができないという問
題点があった。この影響は特に伝送レートが小さくなる
程顕著になる。

従って、本発明は、復調器における入力信号のディジタ
ル等化された■軸及びＱ軸信号をラッチ回路でラッチし
、４逓倍器で４逓倍し、更に周波数弁別器で周波数偏差
を発生し、Ｄ／Ａ変換器でアナログ信号に変換して局部
発振器の制御電圧を発生ずるＡＦＣ制御電圧発生回路に
おいて、周波数の引込範囲を拡大することを目的とする
。

〔課題を解決するための手段〕

上記の課題を解決するため、本発明に係るＡＦＣａｌ＋
御電圧発生回路では、周波数弁別器に用いるクロックの
処理方式を変えることにより、４逓倍器の影響による周
波数引込範囲の減少を軽減しようとするものである。

そこで、本発明では、第１図に示すように、シンボルタ
イミング再生回路１８からの４倍のサンプルクロックと
、ゼロクロス点のクロックとに基づき、該４倍のサンプ
ルクロックのうし該ゼロクロス点以外のクロックを発生
してラッチ回路１及び周波数弁別器３に与えるクロック
処理回路５と、該シンボルタイミング再生回路１８から
の４倍のサンプルウｌコックと、該ゼロクロス点のクロ
ックと、該クロック処理回路５の出力クロックとに基づ
き、アイパターンの開いた部分のクロックと次のクロッ
クとを発生ずるデータ抽出用クロック発生回路６と、該
データ抽出用クロック発生回路６からのクロックにより
該周波数弁別器３の出力をラッチしてＤ／Ａ変換器４に
送る別のラッチ回路７とを備えている。

〔作　　　用〕

以Ｆ、本発明における動作を第２図のタイムチャー１・
を用いて説明する。

まず、クロック処理回路５は、シンボルタイミング再生
回路１８からの４倍のサンプルクロック（ＣＬＫＩ）と
、ゼロクロス点のクロックとを入力し、これらのクロッ
クを用いて、４倍のサンプルクロックの内、ゼロクロス
点を除いたクロック、即ちアイパターンの開いた部分と
その両側のクロック（第２図のクロック■）を発生して
ラッチ回路１と周波数弁別器３とに与える。

すると、ラッチ回路１では等化されたディジタルデータ
■をそれらのクロック■によりそれぞれラッチしたデー
タ■を４逓倍器２に送り、４逓４ｆ４器２では、データ
■を４逓倍したデータ■を周波数弁別器３に送る。

４逓倍されたデータ■は、周波数弁別器３において、そ
れらのクロック■の各１クロック分だけ遅延させられ、
データ■、■に変換された後、周波数偏差データ■とし
て出力されラッチ回路７に送られる。

一方、データ抽出用クロック発生回路では、シンボルタ
イミング再生回路１日からの４倍のサンプルクロックと
、ゼロクロス点のクロックと、クロック処理回路５の出
力クロックとに基づき、アイパターンの開いた部分のク
ロックと次のクロックのみ（第２図のクロック■）を発
生ずる。

このデータ抽出用クロック発生回路６からのクロック■
によりラッチ回路７は周波数弁別器３の出力■をラッチ
したデータ■をＤ／Ａ変換器４に送り、Ｄ／Ａ変換器４
からは局部発振器の制御電圧が発生される。

このようにして周波数弁別器２に用いる遅延用のクロッ
ク■か、データとして意味の無いゼロクロス点のクロッ
クを４倍のサンプルクロックから除いただけであり、シ
ンボルクロックより周波数が高くなり、従って周波数弁
別器２内の遅延回路によるτを小さく、即ち１／τを大
きくすることができるので、４逓倍器の影響を軽減する
ことができる。

そして、データ抽出用クロック発生回路６では、周波数
弁別器３で１クロック分遅れたデータの処理を行ってい
る関係で、１つ前のデータとの処理を行っているデータ
以外、即らアイパターンが開いた部分のクロックとその
次のクロックのみのデータ以外は意味を持たな（なるこ
とを考慮してクロック■を生成して必要なデータの抽出
を行っている。

〔実　施　例〕

第３図は、本発明に係るＡＦＣ制御電圧発生回路に用い
るクロック処理回路５の一実施例を示し、この実施例で
は、シンボルタイミング再生回路Ｉ８からの４倍のサン
プルクロックＸ４と、ゼロクロスのクロックとのＮＡＮ
Ｄゲート４１と、このＮＡＮＤゲート４１の出力を４倍
のサンプルクロックＸ４でラッチするラッチ回路（ｒ）
−ＦＦ）　４２とで構成されている。

また、第４図はデータ抽出用クロック発生回路の一実施
例を示し、この実施例では、シンボルタイミング再生回
路１８からのゼロクロスクロックを、４倍のサンプルク
ロックＸ４により１クロック分遅らせるシフトレジスタ
４３と、このシフトレジスタ４３の出力と第３図のラッ
チ回路４２の出力■（第２図参照）とのＮＡＮＤゲート
４４と、このＮＡＮＤゲート４４の出力を４倍のサンプ
ルクロックＸ４でラッチしてクロック■（第２図参照）
を発生ずるラッチ回路４５とで構成されている。

次に、これらの回路の動作を第５図のタイムチャートを
参照して説明する。

第３図のクロック処理回路では、ＮＡＮＤゲト４１によ
りゼロクロスクロック以外のクロックを出力させ、ラッ
チ回路４２で４倍のサンプルクロックＸ４でタイミング
を合わせてラッチ回路１及び周波数弁別器３に与える。

これにより、意味の無い変化点でのデータを除去し、そ
の他の意味の有るデータを用いることにより周波数を上
げて引込範囲を拡大している。

第４図のデータ抽出用クロック発生回路では、シフトレ
ジスタ４３によりゼロクロスクロツタを１クロック遅ら
せてクロック［相］を発生し、このクロック［相］とク
ロック処理回路からのクロック■とのＮＡＮＤを取るこ
とにより、このクロック［相］以外のクロックが発生さ
れ、ラッチ回路４５で４倍のサンプルクロックＸ４によ
りタイミングをとることによりクロック■が発生される
。これにより、周波数弁別器内で行われる関連性の無い
１つ前のデータとの意味の無い演算処理出力を排除して
いる。

〔発明の効果〕

このように、本発明のＡＦＣ１ｉ制御電圧発生回路によ
れば、シンボルタイミング再生回路からの４倍のサンプ
ルクロックと、ゼロクロス点のクロックとによりアイパ
ターンの変化点以外の意味の有るデータをディジタル周
波数弁別器に取り込み、所定の演算処理を行った後、更
にアイパターンが開いた点のクロックと次のクロックを
発生して意味の有るデータのみを抽出して局部発振器の
制御電圧を発生ずるように構成したので、第６図に示し
た従来例の実験値に比べて、第７図に示した実験値の方
が周波数の引込範囲が４倍以上拡大していることか分か
る。また、Ｃ／Ｎ　（搬送波／雑音）一〇の場合でも、
本発明では同様の動作が得られることが認められる。

【図面の簡単な説明】

第１図は本発明に係るＡＦＣ制御電圧発生回路を原理的
に示したブロック図、 第２図は本発明に係るＡＦＣ制御電圧発生回路による動
作を説明するためのタイムチャート図、第３図は本発明
に用いるクロック処理回路の一実施例を示す回路図、 第４図は本発明に用いるデータ抽出用クロック発生回路
の一実施例を示す回路図、 第５図はクロック処理回路及びデータ抽出用クロック発
生回路の動作を説明するためのタイムチャート図、 第６図は従来例の周波数弁別特性を実験値で示したグラ
フ図、 第７図は本発明の周波数弁別特性を実験値で示したグラ
フ図、 第８図は４相−ＰＳＫ復調器を概略的に示したブロック
図、 第９図は従来のＡＦＣ制御電圧発生回路を示したブロッ
ク図、 第１０図は従来のＡＦＣ制御電圧発生回路の動作タイム
チャート図、 第１１図は４逓倍器の動作を説明するための図、である
。 第１図において、 １・・・ラッチ回路、 ２・・・４逓倍器、 ３・・・周波数弁別器、 ４・・・Ｄ／Ａ変換器、 ５・・・クロック処理回路、 ６・・・データ抽出用クロック発生回路、１８・・・シ
ンボルタイミング再生回路。 図中、同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 復調器における入力信号のディジタル等化されたＩ軸及
   びＱ軸信号をラッチ回路（１）でラッチし、４逓倍器（
   ２）で４逓倍し、更に周波数弁別器（３）で周波数偏差
   を発生し、Ｄ／Ａ変換器（４）でアナログ信号に変換し
   て局部発振器の制御電圧を発生するＡＦＣ制御電圧発生
   回路において、 シンボルタイミング再生回路（１８）からの４倍のサン
   プルクロックと、ゼロクロス点のクロックとに基づき、
   該４倍のサンプルクロックのうち該ゼロクロス点以外の
   クロックを発生して該ラッチ回路及び該周波数弁別器（
   ３）に与えるクロック処理回路（５）と、 該シンボルタイミング再生回路（１８）からの４倍のサ
   ンプルクロックと、該ゼロクロス点のクロックと、該ク
   ロック処理回路（５）の出力クロックとに基づき、アイ
   パターンの開いた部分のクロックと次のクロックとを発
   生するデータ抽出用クロック発生回路（６）と、 該データ抽出用クロック発生回路（６）からのクロック
   により該周波数弁別器（３）の出力をラッチして該Ｄ／
   Ａ変換器（４）に送る別のラッチ回路（７）と、を備え
   たことを特徴とするＡＦＣ制御電圧発生回路。