JP3484750B2 - クロック再生回路 - Google Patents
クロック再生回路Info
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- JP3484750B2 JP3484750B2 JP07287494A JP7287494A JP3484750B2 JP 3484750 B2 JP3484750 B2 JP 3484750B2 JP 07287494 A JP07287494 A JP 07287494A JP 7287494 A JP7287494 A JP 7287494A JP 3484750 B2 JP3484750 B2 JP 3484750B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（フェーズロック
ドループ）を用いたクロック再生回路に関するものであ
り、例えばＱＰＳＫ（Quadrature Phase Shift Keying
；４相位相シフトキーイング）変調された音声信号を
同相軸（Ｉ）信号と直交軸（Ｑ）信号に復調した後、そ
の符号復調処理に用いるためのビットクロックを生成す
るクロック再生回路に用いられるものである。
ドループ）を用いたクロック再生回路に関するものであ
り、例えばＱＰＳＫ（Quadrature Phase Shift Keying
；４相位相シフトキーイング）変調された音声信号を
同相軸（Ｉ）信号と直交軸（Ｑ）信号に復調した後、そ
の符号復調処理に用いるためのビットクロックを生成す
るクロック再生回路に用いられるものである。
【０００２】
【従来の技術】例えば衛星放送（ＢＳ放送）の音声信号
は、ＰＳＫ（ Phase Shift Keying ；位相シフトキーイ
ング）変調という変調方式で変調されて、映像信号と共
に伝送されている。一般にこのＰＳＫ変調信号をデジタ
ル信号処理において復調するには、まずＡ／Ｄ変換器で
搬送波周波数のＭ倍（Ｍは整数）のクロックでサンプリ
ングされてデジタル信号に変換される。従って、復調さ
れた信号のアイパターンは搬送波周波数（またはその整
数倍）のデジタル信号となる。そして、このアイパター
ンをビットストリーム（１ビットのシリアルデータ列）
に変換するために、ビットクロックを再生することが必
要となる。
は、ＰＳＫ（ Phase Shift Keying ；位相シフトキーイ
ング）変調という変調方式で変調されて、映像信号と共
に伝送されている。一般にこのＰＳＫ変調信号をデジタ
ル信号処理において復調するには、まずＡ／Ｄ変換器で
搬送波周波数のＭ倍（Ｍは整数）のクロックでサンプリ
ングされてデジタル信号に変換される。従って、復調さ
れた信号のアイパターンは搬送波周波数（またはその整
数倍）のデジタル信号となる。そして、このアイパター
ンをビットストリーム（１ビットのシリアルデータ列）
に変換するために、ビットクロックを再生することが必
要となる。
【０００３】ここで、例えば衛星放送チューナに搭載さ
れるＱＰＳＫ復調部の例を図３に示す。ＱＰＳＫ信号は
バンドパスフィルタ（ＢＰＦ）１を介してアナログ／デ
ィジタル（Ａ／Ｄ）変換器２に供給され、ディジタルデ
ータとされる。Ａ／Ｄ変換器２の出力は×４キャリア再
生部３に供給されて、ディジタルデータの周波数が４倍
とされることにより、ＱＰＳＫされた搬送波の位相が同
一に揃えられ、搬送波周波数（5.7272MHz)の４倍の周波
数（Ｍ＝４の場合）とされた再生キャリアクロックが生
成される。この生成された再生キャリアクロックはＡ／
Ｄ変換器２にサンプリングクロックとして供給されてお
り、Ａ／Ｄ変換器２では搬送波周波数の４倍のレートで
ＱＰＳＫ信号をデジタルデータに変換して出力してい
る。
れるＱＰＳＫ復調部の例を図３に示す。ＱＰＳＫ信号は
バンドパスフィルタ（ＢＰＦ）１を介してアナログ／デ
ィジタル（Ａ／Ｄ）変換器２に供給され、ディジタルデ
ータとされる。Ａ／Ｄ変換器２の出力は×４キャリア再
生部３に供給されて、ディジタルデータの周波数が４倍
とされることにより、ＱＰＳＫされた搬送波の位相が同
一に揃えられ、搬送波周波数（5.7272MHz)の４倍の周波
数（Ｍ＝４の場合）とされた再生キャリアクロックが生
成される。この生成された再生キャリアクロックはＡ／
Ｄ変換器２にサンプリングクロックとして供給されてお
り、Ａ／Ｄ変換器２では搬送波周波数の４倍のレートで
ＱＰＳＫ信号をデジタルデータに変換して出力してい
る。
【０００４】そして、Ａ／Ｄ変換器２よりのディジタル
データは、データフリップフロップ（Ｄ−ＦＦ）回路
４，５にそれぞれ供給され、同相軸（Ｉ）信号と直交軸
（Ｑ）信号とに分離される。このために、Ｄ−ＦＦ回路
４に対するラッチクロックとしては、×４キャリア再生
部３からの再生キャリアクロックが分周器６で１／４分
周され、搬送波周波数と同じ周波数の再生キャリアクロ
ックとされて供給されている。また、Ｄ−ＦＦ回路５に
対するラッチクロックとしては、分周器６よりの再生キ
ャリアクロックをデータフリップフロップ（Ｄ−ＦＦ）
回路７において、×４キャリア再生部３からのクロック
により１クロックタイミング遅らせて（つまり９０°移
相されて）、供給されている。
データは、データフリップフロップ（Ｄ−ＦＦ）回路
４，５にそれぞれ供給され、同相軸（Ｉ）信号と直交軸
（Ｑ）信号とに分離される。このために、Ｄ−ＦＦ回路
４に対するラッチクロックとしては、×４キャリア再生
部３からの再生キャリアクロックが分周器６で１／４分
周され、搬送波周波数と同じ周波数の再生キャリアクロ
ックとされて供給されている。また、Ｄ−ＦＦ回路５に
対するラッチクロックとしては、分周器６よりの再生キ
ャリアクロックをデータフリップフロップ（Ｄ−ＦＦ）
回路７において、×４キャリア再生部３からのクロック
により１クロックタイミング遅らせて（つまり９０°移
相されて）、供給されている。
【０００５】従って、移相されていないクロックが供給
されているＤ−ＦＦ回路４からは、ＱＰＳＫ復調出力と
してＩ信号が、９０°移相されているクロックの供給さ
れているＤ−ＦＦ回路５からはＱＰＳＫ復調出力として
Ｑ信号が得られる。このＩ信号、Ｑ信号は図６のような
アイパターンとなる。アイパターンはデータ列であるた
め周期的に変化せず、図示する特定周期ＴO の整数倍で
変化する。そこで、このアイパターン形状のＩ信号又は
Ｑ信号、或は両方のデータ変化検出を行い、このデータ
変化検出時に、再生された再生クロックのタイミングで
Ｉ信号またはＱ信号のデータを取り込み、このデータを
位相誤差信号として用いることにより、×Ｎクロック再
生部８でアイパターンに同期したビットクロックＢＣＫ
を再生する。そして、符号復調回路９においては供給さ
れたＩ信号、Ｑ信号から、生成されたビットクロックＢ
ＣＫを用いて符号復調し、ＱＰＳＫされる前のデータ列
である１ビットのシリアルデータ列のビットストリーム
出力を得ている。
されているＤ−ＦＦ回路４からは、ＱＰＳＫ復調出力と
してＩ信号が、９０°移相されているクロックの供給さ
れているＤ−ＦＦ回路５からはＱＰＳＫ復調出力として
Ｑ信号が得られる。このＩ信号、Ｑ信号は図６のような
アイパターンとなる。アイパターンはデータ列であるた
め周期的に変化せず、図示する特定周期ＴO の整数倍で
変化する。そこで、このアイパターン形状のＩ信号又は
Ｑ信号、或は両方のデータ変化検出を行い、このデータ
変化検出時に、再生された再生クロックのタイミングで
Ｉ信号またはＱ信号のデータを取り込み、このデータを
位相誤差信号として用いることにより、×Ｎクロック再
生部８でアイパターンに同期したビットクロックＢＣＫ
を再生する。そして、符号復調回路９においては供給さ
れたＩ信号、Ｑ信号から、生成されたビットクロックＢ
ＣＫを用いて符号復調し、ＱＰＳＫされる前のデータ列
である１ビットのシリアルデータ列のビットストリーム
出力を得ている。
【０００６】次に、Ｑ信号を用いてビットクロックＢＣ
Ｋを再生する×Ｎクロック再生部８の回路例を図４に示
す。Ｑ信号はデータフリップフロップ（Ｄ−ＦＦ）回路
１１１及びデータ変化検出部１１２に供給される。デー
タ変化検出部１１２はＱ信号のアイパターンの立上りス
ロープ、立下りスロープ、又はその両方を検出して、所
定期間ゲート回路１１３を開くゲート信号ＧＡＴＥを出
力し、再生クロックＣＫR をＤ−ＦＦ回路１１１に供給
するようにしている。
Ｋを再生する×Ｎクロック再生部８の回路例を図４に示
す。Ｑ信号はデータフリップフロップ（Ｄ−ＦＦ）回路
１１１及びデータ変化検出部１１２に供給される。デー
タ変化検出部１１２はＱ信号のアイパターンの立上りス
ロープ、立下りスロープ、又はその両方を検出して、所
定期間ゲート回路１１３を開くゲート信号ＧＡＴＥを出
力し、再生クロックＣＫR をＤ−ＦＦ回路１１１に供給
するようにしている。
【０００７】Ｄ−ＦＦ回路１１１は再生クロックＣＫR
に基づくラッチデータを位相差データとして出力するも
のであり、その位相差データはディジタル／アナログ
（Ｄ／Ａ）変換器１１４でアナログ化された後、ループ
フィルタ１１５により位相誤差信号とされＶＣＯ（電圧
制御発振器）１１６に供給される。このＶＣＯ１１６は
入力信号であるＱ信号のＮ倍の周波数を発振しており、
発振出力はビットクロックＢＣＫとして出力されてい
る。また、ＶＣＯ１１６の出力は分周器１１７によって
１／Ｎに分周されて再生クロックＣＫR とされ、ゲート
回路１１３に入力されると共に、Ｄ／Ａ変換器１１４に
供給されている。このように、Ｄ−ＦＦ１１１、Ｄ／Ａ
変換器１１４、ループフィルタ１１５、ＶＣＯ１１６、
分周器１１７及びゲート１１３によりＰＬＬが構成され
ている。なお、ビットクロックＢＣＫは例えば2.048MHz
×Ｎとされている。
に基づくラッチデータを位相差データとして出力するも
のであり、その位相差データはディジタル／アナログ
（Ｄ／Ａ）変換器１１４でアナログ化された後、ループ
フィルタ１１５により位相誤差信号とされＶＣＯ（電圧
制御発振器）１１６に供給される。このＶＣＯ１１６は
入力信号であるＱ信号のＮ倍の周波数を発振しており、
発振出力はビットクロックＢＣＫとして出力されてい
る。また、ＶＣＯ１１６の出力は分周器１１７によって
１／Ｎに分周されて再生クロックＣＫR とされ、ゲート
回路１１３に入力されると共に、Ｄ／Ａ変換器１１４に
供給されている。このように、Ｄ−ＦＦ１１１、Ｄ／Ａ
変換器１１４、ループフィルタ１１５、ＶＣＯ１１６、
分周器１１７及びゲート１１３によりＰＬＬが構成され
ている。なお、ビットクロックＢＣＫは例えば2.048MHz
×Ｎとされている。
【０００８】ここで、位相比較回路手段としてのＤ−Ｆ
Ｆ回路１１１の動作を図５を参照しながら説明する。図
５（ａ）は入力されるＱ信号をアイパターン形状で示し
たものである。今、データ変化検出部１１２は、図５
（ａ）に示すアイパターンの立上りスロープ及び立ち下
がりスロープを検出して、図５（ｂ）のようにゲート回
路１１３を開くＧＡＴＥパルスを出力している。
Ｆ回路１１１の動作を図５を参照しながら説明する。図
５（ａ）は入力されるＱ信号をアイパターン形状で示し
たものである。今、データ変化検出部１１２は、図５
（ａ）に示すアイパターンの立上りスロープ及び立ち下
がりスロープを検出して、図５（ｂ）のようにゲート回
路１１３を開くＧＡＴＥパルスを出力している。
【０００９】そして、Ｄ−ＦＦ回路１１１にはゲート回
路１１３が開かれる期間において発生されている再生ク
ロックＣＫR がゲートされてラッチパルスとして供給さ
れる。この時、再生クロックＣＫR がアイパターンのゼ
ロクロス点で再生されているとすると、ゼロのデータが
取り込まれ位相同期がかかった状態とされているが、
（ｃ）に図示するように再生クロックＣＫR が遅れてい
ると、立ち上がりスロープから作成されたＧＡＴＥパル
スによりデータＡ１がＤ−ＦＦ回路１１１にラッチさ
れ、Ｄ−ＦＦ回路１１１からデータＡ１が位相差信号と
して出力されることになる。また、立ち下がりスロープ
から作成されたＧＡＴＥパルスによりデータＢ１がＤ−
ＦＦ回路１１１にラッチされ、Ｄ−ＦＦ回路１１１から
データＢ１が位相差信号として出力される。
路１１３が開かれる期間において発生されている再生ク
ロックＣＫR がゲートされてラッチパルスとして供給さ
れる。この時、再生クロックＣＫR がアイパターンのゼ
ロクロス点で再生されているとすると、ゼロのデータが
取り込まれ位相同期がかかった状態とされているが、
（ｃ）に図示するように再生クロックＣＫR が遅れてい
ると、立ち上がりスロープから作成されたＧＡＴＥパル
スによりデータＡ１がＤ−ＦＦ回路１１１にラッチさ
れ、Ｄ−ＦＦ回路１１１からデータＡ１が位相差信号と
して出力されることになる。また、立ち下がりスロープ
から作成されたＧＡＴＥパルスによりデータＢ１がＤ−
ＦＦ回路１１１にラッチされ、Ｄ−ＦＦ回路１１１から
データＢ１が位相差信号として出力される。
【００１０】この位相差信号はＤ／Ａ変換器１１４によ
りアナログ信号に変換され、さらにループフィルタ１１
５により位相誤差信号とされてＶＣＯ１１６に供給され
る。これにより、ＶＣＯ１１６は発振信号の位相が進む
ように制御される。この場合、データＡ１とデータＢ１
とはスロープに応じて符号が反転されるので、スロープ
を検出してデータＡ１，Ｂ１の符号を揃えることが必要
とされる。また、もしクロック位相が進み状態とされる
と、Ｄ−ＦＦ回路１１１への信号状態は図５（ｄ）のよ
うになり、位相差信号としてデータＡ２あるいはＢ２が
Ｄ−ＦＦ１１１に取り込まれる。この場合、ＶＣＯ１１
６に対する制御電圧が下がりクロックＣＫR の位相を遅
らせる方向に動作する。この場合も、データＡ２とデー
タＢ２とはスロープに応じて符号が反転されるので、ス
ロープを検出してデータＡ２，Ｂ２の符号を揃えるよう
にする。
りアナログ信号に変換され、さらにループフィルタ１１
５により位相誤差信号とされてＶＣＯ１１６に供給され
る。これにより、ＶＣＯ１１６は発振信号の位相が進む
ように制御される。この場合、データＡ１とデータＢ１
とはスロープに応じて符号が反転されるので、スロープ
を検出してデータＡ１，Ｂ１の符号を揃えることが必要
とされる。また、もしクロック位相が進み状態とされる
と、Ｄ−ＦＦ回路１１１への信号状態は図５（ｄ）のよ
うになり、位相差信号としてデータＡ２あるいはＢ２が
Ｄ−ＦＦ１１１に取り込まれる。この場合、ＶＣＯ１１
６に対する制御電圧が下がりクロックＣＫR の位相を遅
らせる方向に動作する。この場合も、データＡ２とデー
タＢ２とはスロープに応じて符号が反転されるので、ス
ロープを検出してデータＡ２，Ｂ２の符号を揃えるよう
にする。
【００１１】
【発明が解決しようとする課題】しかしながら、前記図
４に示す×Ｎクロック再生部によると、アイパターンの
データ変化を検出するデータ変化検出部としては遅延回
路が必要であるため、Ｉ信号とＱ信号の両方を利用しよ
うとすると、データ変化検出部の回路規模が大きく複雑
となるため、Ｉ信号及びＱ信号の両方を利用したＰＬＬ
回路を構成しにくいという問題点があった。また、立ち
上がりスロープと立ち下がりスロープに応じて位相差デ
ータの符号が反転してしまうため、スロープを検出する
必要があると共に、入力データそのもの（アイパター
ン）を位相データとしているため、Ｃ／Ｎが劣化すると
いう問題点もある。
４に示す×Ｎクロック再生部によると、アイパターンの
データ変化を検出するデータ変化検出部としては遅延回
路が必要であるため、Ｉ信号とＱ信号の両方を利用しよ
うとすると、データ変化検出部の回路規模が大きく複雑
となるため、Ｉ信号及びＱ信号の両方を利用したＰＬＬ
回路を構成しにくいという問題点があった。また、立ち
上がりスロープと立ち下がりスロープに応じて位相差デ
ータの符号が反転してしまうため、スロープを検出する
必要があると共に、入力データそのもの（アイパター
ン）を位相データとしているため、Ｃ／Ｎが劣化すると
いう問題点もある。
【００１２】さらに、電界が弱くなり入力信号のレベル
が下がると、図７に示すように電界が強い時はＬ１のレ
ベルであったものが、実線で示すレベルＬ２に減衰する
ようになる。このようになると、データ変化点の付近の
レベルも相対的に下がるため、ＰＬＬのループゲインが
下がり、キャプチャーレンジ及びロックレンジが変化し
てしまうという問題点がある。この場合、ジッタ量が極
端に増加すると共に、ループゲインを上げようとして
も、ＧＡＴＥパルスのパルス幅により取り込まれる位相
差データのレベルが決まってしまうので、ループゲイン
は稼ぎにくいものとされている。
が下がると、図７に示すように電界が強い時はＬ１のレ
ベルであったものが、実線で示すレベルＬ２に減衰する
ようになる。このようになると、データ変化点の付近の
レベルも相対的に下がるため、ＰＬＬのループゲインが
下がり、キャプチャーレンジ及びロックレンジが変化し
てしまうという問題点がある。この場合、ジッタ量が極
端に増加すると共に、ループゲインを上げようとして
も、ＧＡＴＥパルスのパルス幅により取り込まれる位相
差データのレベルが決まってしまうので、ループゲイン
は稼ぎにくいものとされている。
【００１３】そこで、本発明はＩ信号及びＱ信号のデー
タ変化点を検出するデータ変化検出部、及びスロープの
検出を必要としないと共に、Ｃ／Ｎが劣化せず弱電界に
おいてもループゲインの下がらないクロック再生回路を
提供することを目的としている。
タ変化点を検出するデータ変化検出部、及びスロープの
検出を必要としないと共に、Ｃ／Ｎが劣化せず弱電界に
おいてもループゲインの下がらないクロック再生回路を
提供することを目的としている。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に、本発明のクロック再生回路は、第１の周波数の入力
信号を、任意の第２の周波数のサンプリングクロックに
よりディジタル信号に変換して処理を行なう際に、前記
ディジタル信号から前記第１の周波数のＮ（Ｎは整数）
倍のクロックを再生する、電圧制御発振器を有するＰＬ
Ｌ回路を用いたクロック再生回路において、前記クロッ
ク再生回路により再生されたクロックに同期したノコギ
リ波を発生するノコギリ波発生装置と、前記ディジタル
信号の最上位ビットの変化点を検出する検出手段と、該
検出手段より出力される変化点検出タイミングにおける
前記ノコギリ波のデータを、位相誤差信号として算出す
る位相誤差算出手段とを備え、該位相誤差算出手段によ
り算出された位相誤差データを、前記電圧制御発振器に
位相誤差信号として印加するようにしたものである。
に、本発明のクロック再生回路は、第１の周波数の入力
信号を、任意の第２の周波数のサンプリングクロックに
よりディジタル信号に変換して処理を行なう際に、前記
ディジタル信号から前記第１の周波数のＮ（Ｎは整数）
倍のクロックを再生する、電圧制御発振器を有するＰＬ
Ｌ回路を用いたクロック再生回路において、前記クロッ
ク再生回路により再生されたクロックに同期したノコギ
リ波を発生するノコギリ波発生装置と、前記ディジタル
信号の最上位ビットの変化点を検出する検出手段と、該
検出手段より出力される変化点検出タイミングにおける
前記ノコギリ波のデータを、位相誤差信号として算出す
る位相誤差算出手段とを備え、該位相誤差算出手段によ
り算出された位相誤差データを、前記電圧制御発振器に
位相誤差信号として印加するようにしたものである。
【００１５】また、本発明のクロック再生回路において
は、前記ディジタル信号はＱＰＳＫ信号から復調された
同相軸信号又は直交軸信号であり、前記第１の周波数の
Ｎ倍のクロックは前記同相軸信号と前記直交軸信号と
を、ビットストリーム信号に符号復調する際のビットク
ロックとするようにしたものである。さらに、具体的に
は前記位相誤差算出手段は、前記ノコギリ波のデータ
を、前記最上位ビットの変化点検出タイミングでラッチ
を行なうフリップフロップ回路により、構成するように
したものである。
は、前記ディジタル信号はＱＰＳＫ信号から復調された
同相軸信号又は直交軸信号であり、前記第１の周波数の
Ｎ倍のクロックは前記同相軸信号と前記直交軸信号と
を、ビットストリーム信号に符号復調する際のビットク
ロックとするようにしたものである。さらに、具体的に
は前記位相誤差算出手段は、前記ノコギリ波のデータ
を、前記最上位ビットの変化点検出タイミングでラッチ
を行なうフリップフロップ回路により、構成するように
したものである。
【００１６】
【作用】本発明によると、Ｉ信号及びＱ信号のデータ変
化を検出する必要がなく、データ変化検出部を削除する
ことができ、全体の構成を簡素化することができる。ま
た、スロープが反転しても位相差データの符号は反転し
ないため、スロープの検出が必要とされないと共に、位
相比較の出力として内部で発生させたノコギリ波のレベ
ルを出力しているため、弱電界時においてもループゲイ
ンは変化せず、キャプチャーレンジ及びロックレンジの
変化を防止することができる。
化を検出する必要がなく、データ変化検出部を削除する
ことができ、全体の構成を簡素化することができる。ま
た、スロープが反転しても位相差データの符号は反転し
ないため、スロープの検出が必要とされないと共に、位
相比較の出力として内部で発生させたノコギリ波のレベ
ルを出力しているため、弱電界時においてもループゲイ
ンは変化せず、キャプチャーレンジ及びロックレンジの
変化を防止することができる。
【００１７】
【実施例】以下、図１、図２を参照しながら本発明の実
施例を説明する。なお、図１は前記図３において示した
ＱＰＳＫ復調部に含まれる×Ｎクロック再生部８の回路
ブロックを示すものである。１１は入力されたＱ信号に
ついてＭＳＢの変化点を検出するＭＳＢ変化検出部であ
り、ＭＳＢ変化点に同期して立上り又は立下りとなるラ
ッチクロックを出力する。１２は入力されたＩ信号につ
いてＭＳＢの変化点を検出するＭＳＢ変化検出部であ
り、ＭＳＢ変化点に同期して立上り又は立下りとなるラ
ッチクロックを出力する。１３はＭＳＢ変化検出部１
１，１２よりのラッチクロックをゲートしてデータフリ
ップフロップ（Ｄ−ＦＦ）回路１４に供給するゲート
（ＧＡＴＥ）回路である。
施例を説明する。なお、図１は前記図３において示した
ＱＰＳＫ復調部に含まれる×Ｎクロック再生部８の回路
ブロックを示すものである。１１は入力されたＱ信号に
ついてＭＳＢの変化点を検出するＭＳＢ変化検出部であ
り、ＭＳＢ変化点に同期して立上り又は立下りとなるラ
ッチクロックを出力する。１２は入力されたＩ信号につ
いてＭＳＢの変化点を検出するＭＳＢ変化検出部であ
り、ＭＳＢ変化点に同期して立上り又は立下りとなるラ
ッチクロックを出力する。１３はＭＳＢ変化検出部１
１，１２よりのラッチクロックをゲートしてデータフリ
ップフロップ（Ｄ−ＦＦ）回路１４に供給するゲート
（ＧＡＴＥ）回路である。
【００１８】１４はゲート回路１３から供給されるラッ
チクロックにより１／Ｎノコギリ波発生回路１８よりの
ノコギリ波をラッチするデータフリップフロップ（Ｄ−
ＦＦ）回路、１５はＤ−ＦＦ回路１４によりラッチされ
た位相差データをアナログ信号に変換してループフィル
タ１６に供給するディジタル／アナログ（Ｄ／Ａ）変換
器、１６は供給されたアナログ位相差データを位相誤差
信号として電圧制御水晶発振器（ＶＣＸＯ）１７に印加
するループフィルタである。さらに、１７はＮ倍の再生
クロックを発振してビットクロックＢＣＫとして出力す
る電圧制御水晶発振器（ＶＣＸＯ）であり、１８はＶＣ
ＸＯ１７より発振されるＮ倍の再生クロックに同期し
て、再生クロックの周期のノコギリ波を発生してＤ−Ｆ
Ｆ１４に印加する１／Ｎノコギリ波発生回路である。な
お、ノコギリ波発生回路１８より発生されるノコギリ波
はディジタル信号とされているため、実際には階段状に
変化しているノコギリ波とされている。
チクロックにより１／Ｎノコギリ波発生回路１８よりの
ノコギリ波をラッチするデータフリップフロップ（Ｄ−
ＦＦ）回路、１５はＤ−ＦＦ回路１４によりラッチされ
た位相差データをアナログ信号に変換してループフィル
タ１６に供給するディジタル／アナログ（Ｄ／Ａ）変換
器、１６は供給されたアナログ位相差データを位相誤差
信号として電圧制御水晶発振器（ＶＣＸＯ）１７に印加
するループフィルタである。さらに、１７はＮ倍の再生
クロックを発振してビットクロックＢＣＫとして出力す
る電圧制御水晶発振器（ＶＣＸＯ）であり、１８はＶＣ
ＸＯ１７より発振されるＮ倍の再生クロックに同期し
て、再生クロックの周期のノコギリ波を発生してＤ−Ｆ
Ｆ１４に印加する１／Ｎノコギリ波発生回路である。な
お、ノコギリ波発生回路１８より発生されるノコギリ波
はディジタル信号とされているため、実際には階段状に
変化しているノコギリ波とされている。
【００１９】このように構成された×Ｎクロック再生部
８における位相誤差検出動作を図２により説明する。図
２（ａ）は前記図５（ａ）と同様に、入力される例えば
Ｑ信号のアイパターンを示したものである。同図（ｂ）
は例えばＱ信号の最上位ビット（ＭＳＢ）信号の変化を
示しており、ＭＳＢ信号は（ａ）に示すアイパターンに
応じて変化している。図２（ｃ）はノコギリ波発生回路
１８より発生されるノコギリ波を示しており、この場合
は再生クロックが進み状態とされている状態を示してい
る。さらに、同図（ｄ）はＶＣＸＯ１７より発生されて
いる再生クロックを示しており、（ｃ）に示すノコギリ
波と同期しているため、その中心であるゼロクロス点で
重なるようにされている。
８における位相誤差検出動作を図２により説明する。図
２（ａ）は前記図５（ａ）と同様に、入力される例えば
Ｑ信号のアイパターンを示したものである。同図（ｂ）
は例えばＱ信号の最上位ビット（ＭＳＢ）信号の変化を
示しており、ＭＳＢ信号は（ａ）に示すアイパターンに
応じて変化している。図２（ｃ）はノコギリ波発生回路
１８より発生されるノコギリ波を示しており、この場合
は再生クロックが進み状態とされている状態を示してい
る。さらに、同図（ｄ）はＶＣＸＯ１７より発生されて
いる再生クロックを示しており、（ｃ）に示すノコギリ
波と同期しているため、その中心であるゼロクロス点で
重なるようにされている。
【００２０】ここで、（ｂ）に示すＭＳＢ信号の変化
点、すなわち立ち上がりエッジ及び立ち下がりエッジ
が、ＭＳＢ変化検出部１１により検出されてエッジ信号
が出力され、このエッジ信号がゲート回路１３を介して
Ｄ−ＦＦ１４にラッチパルスとして印加されるため、Ｄ
−ＦＦ１４はＭＳＢ信号の変化点におけるタイミングで
位相の進んでいるノコギリ波のデータをラッチするよう
になる。すなわち、ＭＳＢ信号の図示する最初の立ち上
がりエッジで、Ａ点のデータがラッチされ、次の立ち下
がりエッジでＢ点のデータがラッチされ、さらに次の立
ち上がりエッジでＣ点のデータがラッチされ、同図
（ｅ）に示すようなデータがＤ−ＦＦ１４から出力され
る。
点、すなわち立ち上がりエッジ及び立ち下がりエッジ
が、ＭＳＢ変化検出部１１により検出されてエッジ信号
が出力され、このエッジ信号がゲート回路１３を介して
Ｄ−ＦＦ１４にラッチパルスとして印加されるため、Ｄ
−ＦＦ１４はＭＳＢ信号の変化点におけるタイミングで
位相の進んでいるノコギリ波のデータをラッチするよう
になる。すなわち、ＭＳＢ信号の図示する最初の立ち上
がりエッジで、Ａ点のデータがラッチされ、次の立ち下
がりエッジでＢ点のデータがラッチされ、さらに次の立
ち上がりエッジでＣ点のデータがラッチされ、同図
（ｅ）に示すようなデータがＤ−ＦＦ１４から出力され
る。
【００２１】このようにＤ−ＦＦ１４は位相比較器とし
て動作しており、Ｄ−ＦＦ１４においてラッチされたＡ
点，Ｂ点，Ｃ点の進み位相のデータは、ＭＳＢ信号と再
生クロックとの位相差を表す誤差データとなるから、こ
の同図（ｅ）に示す誤差データを、Ｄ／Ａ変換器１５に
おいてアナログ信号に変換し、ループフィルタ１６を介
して誤差信号としてＶＣＸＯ１７に供給する。すると、
制御電圧である誤差信号が供給されるＶＣＸＯ１７は、
発生される再生クロックの位相がＭＳＢ信号の位相に同
期するよう制御されていき、再生クロックはアイパター
ンのゼロクロス点にロックされるようになる。
て動作しており、Ｄ−ＦＦ１４においてラッチされたＡ
点，Ｂ点，Ｃ点の進み位相のデータは、ＭＳＢ信号と再
生クロックとの位相差を表す誤差データとなるから、こ
の同図（ｅ）に示す誤差データを、Ｄ／Ａ変換器１５に
おいてアナログ信号に変換し、ループフィルタ１６を介
して誤差信号としてＶＣＸＯ１７に供給する。すると、
制御電圧である誤差信号が供給されるＶＣＸＯ１７は、
発生される再生クロックの位相がＭＳＢ信号の位相に同
期するよう制御されていき、再生クロックはアイパター
ンのゼロクロス点にロックされるようになる。
【００２２】一方、再生クロックの位相が（ｇ）のよう
に遅れ位相とされて、ノコギリ波の位相が遅れている時
は、前記ＭＳＢの最初の立ち上がりエッジで、Ｄ点のデ
ータがラッチされ、次の立ち下がりエッジでＥ点のデー
タがラッチされ、さらに次の立ち上がりエッジでＦ点の
データがラッチされ同図（ｈ）に示すようなデータがＤ
−ＦＦ１４から出力される。
に遅れ位相とされて、ノコギリ波の位相が遅れている時
は、前記ＭＳＢの最初の立ち上がりエッジで、Ｄ点のデ
ータがラッチされ、次の立ち下がりエッジでＥ点のデー
タがラッチされ、さらに次の立ち上がりエッジでＦ点の
データがラッチされ同図（ｈ）に示すようなデータがＤ
−ＦＦ１４から出力される。
【００２３】この位相比較器として動作するＤ−ＦＦ１
４においてラッチされたＤ点，Ｅ点，Ｆ点の遅れ位相の
データは、前記のようにＭＳＢ信号と再生クロックとの
位相差を表す誤差データとなるから、この同図（ｈ）に
示す誤差データを、Ｄ／Ａ変換器１５においてアナログ
信号に変換し、ループフィルタ１６を介して誤差信号と
してＶＣＸＯ１７に供給する。制御電圧である誤差信号
が供給されることにより、ＶＣＸＯ１７より発生される
再生クロックの位相が、ＭＳＢ信号の位相に同期するよ
う制御されていき、再生クロックはアイパターンのゼロ
クロス点にロックされるようになる。
４においてラッチされたＤ点，Ｅ点，Ｆ点の遅れ位相の
データは、前記のようにＭＳＢ信号と再生クロックとの
位相差を表す誤差データとなるから、この同図（ｈ）に
示す誤差データを、Ｄ／Ａ変換器１５においてアナログ
信号に変換し、ループフィルタ１６を介して誤差信号と
してＶＣＸＯ１７に供給する。制御電圧である誤差信号
が供給されることにより、ＶＣＸＯ１７より発生される
再生クロックの位相が、ＭＳＢ信号の位相に同期するよ
う制御されていき、再生クロックはアイパターンのゼロ
クロス点にロックされるようになる。
【００２４】なお、図２による説明においてはＩ信号の
ＭＳＢ変化検出部１２よりのエッジ検出信号は省略して
いるが、図１に示すようにＭＳＢ変化検出部１２よりの
エッジ信号を、ＧＡＴＥ回路１３を介してＤ−ＦＦ１４
にラッチパルスとして印加しても良い。このようなＰＬ
Ｌ回路によると、スロープが反転しても位相差データの
符号は反転しないから、アイパターンの立ち上がりスロ
ープと立ち下がりスロープとの検出を行うことなく、両
方のスロープを誤差信号を得る手段として利用すること
ができる。
ＭＳＢ変化検出部１２よりのエッジ検出信号は省略して
いるが、図１に示すようにＭＳＢ変化検出部１２よりの
エッジ信号を、ＧＡＴＥ回路１３を介してＤ−ＦＦ１４
にラッチパルスとして印加しても良い。このようなＰＬ
Ｌ回路によると、スロープが反転しても位相差データの
符号は反転しないから、アイパターンの立ち上がりスロ
ープと立ち下がりスロープとの検出を行うことなく、両
方のスロープを誤差信号を得る手段として利用すること
ができる。
【００２５】さらに、Ｉ信号あるいはＱ信号のデータ変
化検出を行う必要がないため、遅延素子は不要となり、
回路規模を大幅に削減することができる。そこで、Ｉ信
号及びＱ信号のそれぞれのＭＳＢ変化を検出するＭＳＢ
変化検出部を追加することができ、Ｉ信号及びＱ信号の
両方を利用してＰＬＬ回路を構成することもできるよう
になる。また、前記したＰＬＬ回路のループゲインはノ
コギリ波のレベルにより決定されるのであるが、このノ
コギリ波を装置内部で発生するようにしたため、電界強
度によりループゲインが左右されず一定とすることがで
きる。すなわち、弱電界時にもループゲインとして所定
の値が得られるので、ＰＬＬは安定に動作を続けるよう
になる。
化検出を行う必要がないため、遅延素子は不要となり、
回路規模を大幅に削減することができる。そこで、Ｉ信
号及びＱ信号のそれぞれのＭＳＢ変化を検出するＭＳＢ
変化検出部を追加することができ、Ｉ信号及びＱ信号の
両方を利用してＰＬＬ回路を構成することもできるよう
になる。また、前記したＰＬＬ回路のループゲインはノ
コギリ波のレベルにより決定されるのであるが、このノ
コギリ波を装置内部で発生するようにしたため、電界強
度によりループゲインが左右されず一定とすることがで
きる。すなわち、弱電界時にもループゲインとして所定
の値が得られるので、ＰＬＬは安定に動作を続けるよう
になる。
【００２６】
【発明の効果】以上説明したように本発明のクロック再
生回路は、Ｉ信号及びＱ信号のデータ変化を検出する必
要がないので、データ変化検出部を削除することがで
き、全体の構成を簡素化することができる。また、スロ
ープが反転しても位相差データの符号は反転せず、スロ
ープの検出が必要とされないと共に、位相比較の出力と
して内部で発生させたノコギリ波のレベルを位相誤差信
号として出力しているため、弱電界時においてもループ
ゲインは変化せず、キャプチャーレンジ及びロックレン
ジの変化を防止することができる。
生回路は、Ｉ信号及びＱ信号のデータ変化を検出する必
要がないので、データ変化検出部を削除することがで
き、全体の構成を簡素化することができる。また、スロ
ープが反転しても位相差データの符号は反転せず、スロ
ープの検出が必要とされないと共に、位相比較の出力と
して内部で発生させたノコギリ波のレベルを位相誤差信
号として出力しているため、弱電界時においてもループ
ゲインは変化せず、キャプチャーレンジ及びロックレン
ジの変化を防止することができる。
【図１】本発明のクロック再生回路の実施例のブロック
図である。
図である。
【図２】実施例のクロック再生回路の位相誤差信号検出
動作のタイミング図である。
動作のタイミング図である。
【図３】ＱＰＳＫ復調部のブロック図である。
【図４】従来のクロック再生回路のブロック図である。
【図５】従来のクロック再生回路の位相誤差信号検出動
作のタイミング図である。
作のタイミング図である。
【図６】Ｉ信号、Ｑ信号のアイパターンの説明図であ
る。
る。
【図７】弱電界時のアイパターンを示す図である。
８ ×Ｎクロック再生部
１１，１２ ＭＳＢ変化検出部
１４ Ｄフリップフロップ回路
１５ Ｄ／Ａ変換器
１６ ループフィルタ
１７ ×ＮＶＣＸＯ
１８ １／Ｎノコギリ波発生回路
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 27/22
H03L 7/00
Claims (3)
- 【請求項１】 第１の周波数の入力信号を、任意の第２
の周波数のサンプリングクロックによりディジタル信号
に変換して処理を行なう際に、前記ディジタル信号から
前記第１の周波数のＮ（Ｎは整数）倍のクロックを再生
する、電圧制御発振器を有するＰＬＬ回路を用いたクロ
ック再生回路において、 前記クロック再生回路により再生されたクロックに同期
したノコギリ波を発生するノコギリ波発生装置と、前記
ディジタル信号の最上位ビットの変化点を検出する検出
手段と、該検出手段より出力される変化点検出タイミン
グにおける前記ノコギリ波のデータを、位相誤差信号と
して算出する位相誤差算出手段とを備え、 該位相誤差算出手段により算出された位相誤差データ
を、前記電圧制御発振器に位相誤差信号として印加する
ことを特徴とするクロック再生回路。 - 【請求項２】 前記ディジタル信号はＱＰＳＫ信号から
復調された同相軸信号又は直交軸信号であり、前記第１
の周波数のＮ倍のクロックは前記同相軸信号と前記直交
軸信号とを、ビットストリーム信号に符号復調する際の
ビットクロックであることを特徴とする請求項１記載の
クロック再生回路。 - 【請求項３】 前記位相誤差算出手段は、前記ノコギリ
波のデータを、前記最上位ビットの変化点検出タイミン
グでラッチを行なうフリップフロップ回路により、構成
されていることを特徴とする請求項１あるいは２記載の
クロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07287494A JP3484750B2 (ja) | 1994-03-18 | 1994-03-18 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07287494A JP3484750B2 (ja) | 1994-03-18 | 1994-03-18 | クロック再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264256A JPH07264256A (ja) | 1995-10-13 |
| JP3484750B2 true JP3484750B2 (ja) | 2004-01-06 |
Family
ID=13501923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07287494A Expired - Fee Related JP3484750B2 (ja) | 1994-03-18 | 1994-03-18 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3484750B2 (ja) |
-
1994
- 1994-03-18 JP JP07287494A patent/JP3484750B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07264256A (ja) | 1995-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030924 |
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