JPS62291940A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS62291940A
JPS62291940A JP61136531A JP13653186A JPS62291940A JP S62291940 A JPS62291940 A JP S62291940A JP 61136531 A JP61136531 A JP 61136531A JP 13653186 A JP13653186 A JP 13653186A JP S62291940 A JPS62291940 A JP S62291940A
Authority
JP
Japan
Prior art keywords
film
etching
oxidation
resistant
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61136531A
Other languages
English (en)
Other versions
JPH0779133B2 (ja
Inventor
Norihiko Tamaoki
徳彦 玉置
Masabumi Kubota
正文 久保田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP61136531A priority Critical patent/JPH0779133B2/ja
Publication of JPS62291940A publication Critical patent/JPS62291940A/ja
Priority to US07/268,604 priority patent/US4845048A/en
Publication of JPH0779133B2 publication Critical patent/JPH0779133B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/043—Dual dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は高密度・高速・低消費電力性を備えた半導体装
置の製造方法に関するものである。
従来の技術 半導体集積回路においては高密度・高速化・低消費電力
化が追い求められており、素子間の分離領域の低減によ
る高密度化やＭＯ３素子におけるソース・ドレインと基
板間に発生する寄生容量などの低減による高速・低消費
電力化などを狙ってＳ　ＯＩ　（５ｉｌｉｃｏｎ　Ｏｎ
　Ｉｎ５ｕ１２Ｌｔｏｒ　）構造の素子の開発において
さまざまな試みが実施されている。
第２図は特開昭５４−８８８７１号公報に示されている
溝堀り分離発展型のＳＯＩ構造半導体装置の製造工程の
一例を示す断面図である。
まず第２図ａのように、シリコン基板１の上に選択的に
開口された５ｉ５Ｎ４膜２を形成する。次にｂに示すよ
うに、　Ｓｉ　５Ｎ　４膜２をマスクとして、異方性の
強いドライエッチ法、たとえば反応性イオンエッチ（Ｒ
，ＩＪ）でシリコン基板１に開口部３を形成する。この
急峻な開口面に対し第２図ｇのように、５ｉ５Ｎ４膜４
を減圧ＣＶＤ法によって付着させる。次にｄに示すよう
に、スパッタエツチング法によりＳｉ３Ｎ４　膜４を除
去する。スパッタエツチング法は、エツチングの直線性
が優れているため、側面の　Ｓｉ　５Ｎ　４膜４はエツ
チングされず、第２図ｄのように５ｉ５Ｎ４膜２の上面
部及びシリコン基板開口部３底面のみがエツチングされ
る。その後、第２図ｅのようにシリコン基板１のエツチ
ングを行ない、第２図ｆに示すように酸化を実施し、酸
化物領域６を形成すると単結晶シリコン島領域６の下面
全域が両側からの酸化によりつながる。その後、単結晶
シリコン島領域６表面のＳｉ３Ｎ４膜を除去すると、第
２図ｇに示すように単結晶シリコン島領域６の下面およ
び側面全てが酸化物領域６により囲まれた構造となる。
発明が解決しようとする問題点 ここで第２図ｅで示したシリコン基板のエツチングは、
次の（第２図ｆ）酸化工程によるシリコン島領域の形状
安定化や、酸化時間の短縮化によるシリコン島領域内の
欠陥の低減化という点から等方向なエツチングにする必
要がある。同様な溝堀り分離発展型のＳＯＩ構造半導体
装置の製造方法（特開昭６８−２５０４２９　）ではこ
の等方向なエツチングをたとえば湿式のエツチングで行
なうように記している。
しかしながら、湿式エツチングでは高密度化に伴ない、
隣合うシリコン高量の分離領域が狭まるにつれて、液が
入り込みにくくなり、エツチング形状にバラツキがおこ
りシリコン島底部が酸化されたりされなかったりという
問題点が起ってくる。
この現象はＳＦ６ガス等を用いた等方性の強いプラズマ
エツチングでも見られ、シリコン高量の分離領域の幅が
狭まるにつれ、エツチングが進みにくくなってしまう。
問題点を解決するだめの手段 上記問題点を解決するため、本発明ではＣＦ４゜０２等
のガスを用いたマイクロ波放電によるエツチングをこの
等方性工・ソチング工程に適用した。
反応性ラジカルのみがエツチングに関与するので０．２
μｍ以下のシリコン高量の分離領域においてもエツチン
グが等方向にかつ、深さ方向についても広い分離領域と
同等に進む。また、ＳＦ６　ガスを用いたプラズマエっ
チング等でも同様なことが言えるのであるが、このマイ
クロ波放電によるエツチングでは耐酸化性被膜としてシ
リコン窒化膜を使用したときシリコンとシリコン窒化膜
の選択比は十分ではないが、次の酸化工程での耐酸化性
被膜としてのシリコン窒化膜をシリコン島上面及び側面
とも例えばシリコン酸化膜等の耐エツチングマスクで被
層することによりこれを解決した。
作用 上記手段に示すように耐エツチング性被膜と耐酸化性被
膜とを分離することにより、ドライエツチングを用いて
等方向なエツチングを均一性よく行なうことが可能にな
った。
実施例 第１図は本発明の一実施例における半導体装置の製造工
程を示す断面図である。
第１図において、１はｎ型（１００）シリコン基板で比
抵抗は０．６〜１、ＯΩαである。２は膜厚１０００人
のシリコン熱酸化膜、３は耐酸化性被膜としての膜厚２
０００人のシリコン窒化膜、４は異方性及び等方性の２
度のドライエツチング工程における耐ドライエツチマス
クとしての膜厚３０００人のシリコン酸化膜である。６
は異方性工、７チングにより、シリコン基板に形成され
た開口部、６は膜厚５００人のシリコン熱酸化膜、７は
膜厚１０００人のシリコン窒化膜、８は膜厚１０００人
のシリコン酸化膜、９は等方性ドライエツチングにより
シリコン基板に形成された開口部、１ｏはシリコン基板
から絶縁分離された素子領域、１１は酸化膜領域である
。
まず、第１図ａのようにｎ型基板１上に熱酸化膜２・シ
リコン窒化膜３・シリコン酸化膜４を順に形成し、素子
領域となる部分以外（分離領域）を異方性の強い反応性
イオンエツチング（Ｒ，ＩＪ）等を用いて開口する。次
に第１図すに示すように分離領域となる部分をこれもＲ
，ＩＪ　　等を用いてシリコン酸化膜４をマスクとして
エツチングし、開口部６を形成する。このときシリコン
酸化膜４の膜厚は減少するが後の熱酸化膜、シリコン窒
化膜の異方性エツチングの下地及びシリコン基板の等方
性ドライエツチングのエツチングマスクとして使用でき
る膜厚（１６００Å以上）は残っている。次に第１図Ｃ
のように、シリコン窒化膜３をマスクとして熱酸化を行
ない、開口部の側面及び底面に熱酸化膜６を形成し、そ
の後全面にシリコン窒化膜７を減圧ｃｖｎ法等で形成す
る。なお、この減圧ＣＶＤ法は開口部６の側面へもシリ
コン窒化膜７を均質に付着されるために用いている。
この後、第１図ｄのように、反応性イオンエツチング法
で異方性の強いエツチングを行なうと、開口部らの側壁
部のシリコン熱酸化膜６．シリコン窒化膜７のみを残し
てその他のシリコン酸化膜・窒化膜が除去される。ここ
でもシリコン酸化膜４の膜厚は減少するが、後のシリコ
ン基板の等方性ドライエツチング工程でのエツチングマ
スクとして使用できる膜厚（６００Å以上）は残されて
いる。次に等方性ドライエツチング工程でのマスク材と
してのシリコン酸化膜を開口部側面のシリコン窒化膜７
上に被覆させた形で残すために、前のシリコン窒化膜７
で行なったのと同様に減圧ＣＶＤ法等で全面にシリコン
酸化膜８を形成しく第１図ｅ）、反応性イオンエツチン
グ法で側壁部のみを残し、その他のシリコン酸化膜８を
除去する（第１図ｆ）。次にシリコン酸化膜４及び８を
マスクトシて　ＣＦ４・　ｏ２ガスを用いたマイクロ波
放電等によるシリコン基板の等方性エツチングを行ない
開口部９を形成する（第１図ｇ）。マイクロ波放電を用
いたエツチングは他のドライエッチ法に比べてシリコン
基板とシリコン酸化膜との選択性が非常に良好（８１／
３１０２選択比２０以上）であるためエツチングマスク
としてのシリコン酸化膜８の膜厚が薄くてすみ、また隣
合った素子領域側面のシリコン酸化膜８間の距離が０．
２μｍ以下であっても、他の分離領域が広い部分と同様
に等方性エツチングが進むため、分離領域幅を１　μｍ
以下に狭めることができ、均一性の良い素子形状を保ち
ながら高密度に素子を形成することができる。
また　ＳＦ６ガスを用いたプラズマエツチング等を使用
する場合でも選択性を向上させるという点においてはあ
る程度の効果を得られる。この後第１図りに示すように
、高圧酸化法により約７気圧の圧力下で酸化を行なうと
、酸化される領域はシリコン窒化膜３．７に覆われてい
ない領域に限定されるため、開口部深さ・酸化時間・素
子領域幅を最適化するとシリコン基板１の一部からなる
素子領域１ｏが酸化膜領域１１によりシリコン基板と分
離・絶縁された構造を得ることができる。
以下、この後の工程については省略するが、既知の方法
により分離領域をシリコン酸化膜・ポリシリコン等で埋
め込み、ＭＯＳデバイスなどを形成する。
発明の詳細 な説明した発明によれば、溝堀り分離発展型ＳＯＩ構造
素子の製造技術において耐エツチング性マスク材と耐酸
化性被膜を分離することにより、工業性に優れ均一性が
良好なドライエツチング技術を用い、素子間の分離領域
を１　μｍ以下に抑えることが可能になった。パターン
寸法が１μｍをきる今後の半導体集積回路製造技術の中
で高速・低消費電力なＳＯＩ構造素子を高密度に形成す
るための極めて工業的価値の高いものである。
【図面の簡単な説明】
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図、第２図は従来の溝堀り分離発展型
ＳＯＩ構造素子の製造方法を示す工程断面図である。 ３．７・・・・・・シリコン窒化！、４．８・・・・・
・シリコン酸化膜、６・・・・・・開口部、１０・・・
・・・素子領域、１１・・・・・・シリコン熱酸化膜。 代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図 第１図

Claims (5)

    【特許請求の範囲】
  1. （１）半導体基板に形成された第１の耐エッチング性マ
    スク材と耐酸化性被膜をマスクとして前記半導体基板に
    開口部を形成する工程と、第２の耐エッチング性マスク
    材と耐酸化性被膜を減圧ＣＶＤ法と異方性エッチングに
    より前記開口部側面に形成させる工程と、前記第１およ
    び第２の耐エッチング性マスク材をマスクとして等方性
    ドライエッチングを行なう工程と、前記第１および第２
    の耐酸化被膜をマスクとして酸化性雰囲気中で熱処理を
    行なう工程とを含む半導体装置の製造方法。
  2. （２）等方性ドライエッチ工程においてＣＦ＿４、Ｏ＿
    ２ガスを用いたマイクロ波放電によるドライエッチング
    を行なう特許請求の範囲第１項記載の半導体装置の製造
    方法。
  3. （３）第１及び第２の耐エッチングマスク材にシリコン
    酸化膜を用いる特許請求の範囲第１項記載の半導体装置
    の製造方法。
  4. （４）酸化工程において１１００℃以上の高温における
    酸化を行ない酸化膜と半導体基板との応力を緩和し欠陥
    を低減する特許請求の範囲第１項記載の半導体装置の製
    造方法。
  5. （５）第１及び第２の耐酸化性被膜としてシリコン窒化
    膜を用いる特許請求の範囲第１項記載の半導体装置の製
    造方法。
JP61136531A 1986-06-12 1986-06-12 半導体装置の製造方法 Expired - Lifetime JPH0779133B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61136531A JPH0779133B2 (ja) 1986-06-12 1986-06-12 半導体装置の製造方法
US07/268,604 US4845048A (en) 1986-06-12 1988-11-07 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61136531A JPH0779133B2 (ja) 1986-06-12 1986-06-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS62291940A true JPS62291940A (ja) 1987-12-18
JPH0779133B2 JPH0779133B2 (ja) 1995-08-23

Family

ID=15177364

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61136531A Expired - Lifetime JPH0779133B2 (ja) 1986-06-12 1986-06-12 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4845048A (ja)
JP (1) JPH0779133B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990073644A (ko) * 1998-03-02 1999-10-05 김영환 반도체장치의 제조 방법
CN104319256A (zh) * 2014-09-24 2015-01-28 上海华虹宏力半导体制造有限公司 窄有源区的隔离结构及其制造方法
JP2018006706A (ja) * 2016-07-08 2018-01-11 東京エレクトロン株式会社 被処理体を処理する方法

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
US5176789A (en) * 1985-09-21 1993-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for depositing material on depressions
US5182227A (en) * 1986-04-25 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
DE3809218C2 (de) * 1987-03-20 1994-09-01 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung
JPH0620108B2 (ja) * 1987-03-23 1994-03-16 三菱電機株式会社 半導体装置の製造方法
JP2606857B2 (ja) * 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
US4965221A (en) * 1989-03-15 1990-10-23 Micron Technology, Inc. Spacer isolation method for minimizing parasitic sidewall capacitance and creating fully recessed field oxide regions
US4992390A (en) * 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
DE4000496A1 (de) * 1989-08-17 1991-02-21 Bosch Gmbh Robert Verfahren zur strukturierung eines halbleiterkoerpers
JPH03129854A (ja) * 1989-10-16 1991-06-03 Toshiba Corp 半導体装置の製造方法
JP3469251B2 (ja) * 1990-02-14 2003-11-25 株式会社東芝 半導体装置の製造方法
EP0535541B1 (de) * 1991-10-02 1996-03-13 Siemens Aktiengesellschaft Verfahren zur Herstellung einer Grabenstruktur in einem Substrat
US5635411A (en) * 1991-11-12 1997-06-03 Rohm Co., Ltd. Method of making semiconductor apparatus
US5627427A (en) * 1991-12-09 1997-05-06 Cornell Research Foundation, Inc. Silicon tip field emission cathodes
US5198390A (en) * 1992-01-16 1993-03-30 Cornell Research Foundation, Inc. RIE process for fabricating submicron, silicon electromechanical structures
US5393375A (en) * 1992-02-03 1995-02-28 Cornell Research Foundation, Inc. Process for fabricating submicron single crystal electromechanical structures
US5397904A (en) * 1992-07-02 1995-03-14 Cornell Research Foundation, Inc. Transistor microstructure
US5287082A (en) * 1992-07-02 1994-02-15 Cornell Research Foundation, Inc. Submicron isolated, released resistor structure
CA2154357C (en) * 1993-02-04 2004-03-02 Kevin A. Shaw Microstructures and single-mask, single-crystal process for fabrication thereof
US5399415A (en) * 1993-02-05 1995-03-21 Cornell Research Foundation, Inc. Isolated tungsten microelectromechanical structures
US5426070A (en) * 1993-05-26 1995-06-20 Cornell Research Foundation, Inc. Microstructures and high temperature isolation process for fabrication thereof
US5563343A (en) * 1993-05-26 1996-10-08 Cornell Research Foundation, Inc. Microelectromechanical lateral accelerometer
US5610335A (en) * 1993-05-26 1997-03-11 Cornell Research Foundation Microelectromechanical lateral accelerometer
US5536988A (en) * 1993-06-01 1996-07-16 Cornell Research Foundation, Inc. Compound stage MEM actuator suspended for multidimensional motion
US5363021A (en) * 1993-07-12 1994-11-08 Cornell Research Foundation, Inc. Massively parallel array cathode
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US5628917A (en) * 1995-02-03 1997-05-13 Cornell Research Foundation, Inc. Masking process for fabricating ultra-high aspect ratio, wafer-free micro-opto-electromechanical structures
US5640133A (en) * 1995-06-23 1997-06-17 Cornell Research Foundation, Inc. Capacitance based tunable micromechanical resonators
TW309647B (ja) * 1995-12-30 1997-07-01 Hyundai Electronics Ind
US6110798A (en) 1996-01-05 2000-08-29 Micron Technology, Inc. Method of fabricating an isolation structure on a semiconductor substrate
US6465865B1 (en) 1996-01-05 2002-10-15 Micron Technology, Inc. Isolated structure and method of fabricating such a structure on a substrate
US5963789A (en) * 1996-07-08 1999-10-05 Kabushiki Kaisha Toshiba Method for silicon island formation
US5691230A (en) 1996-09-04 1997-11-25 Micron Technology, Inc. Technique for producing small islands of silicon on insulator
US6211039B1 (en) 1996-11-12 2001-04-03 Micron Technology, Inc. Silicon-on-insulator islands and method for their formation
US5721174A (en) * 1997-02-03 1998-02-24 Chartered Semiconductor Manufacturing Pte Ltd Narrow deep trench isolation process with trench filling by oxidation
US5674775A (en) * 1997-02-20 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation trench with a rounded top edge using an etch buffer layer
US5914553A (en) * 1997-06-16 1999-06-22 Cornell Research Foundation, Inc. Multistable tunable micromechanical resonators
JP2000058802A (ja) 1998-01-13 2000-02-25 Stmicroelectronics Srl Ｓｏｉウェハの製造方法
US6350657B1 (en) * 1998-08-03 2002-02-26 Stmicroelectronics S.R.L. Inexpensive method of manufacturing an SOI wafer
US6093623A (en) 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
US6114251A (en) * 1999-01-06 2000-09-05 Advanced Micro Devices, Inc. Method of fabrication for ultra thin nitride liner in silicon trench isolation
US6515751B1 (en) 1999-03-11 2003-02-04 Cornell Research Foundation Inc. Mechanically resonant nanostructures
EP1049155A1 (en) * 1999-04-29 2000-11-02 STMicroelectronics S.r.l. Process for manufacturing a SOI wafer with buried oxide regions without cusps
EP1077475A3 (en) * 1999-08-11 2003-04-02 Applied Materials, Inc. Method of micromachining a multi-part cavity
US7294536B2 (en) * 2000-07-25 2007-11-13 Stmicroelectronics S.R.L. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels
US6573154B1 (en) * 2000-10-26 2003-06-03 Institute Of Microelectronics High aspect ratio trench isolation process for surface micromachined sensors and actuators
KR100385859B1 (ko) * 2000-12-27 2003-06-02 한국전자통신연구원 트렌치 게이트 mosfet 전력소자 제조방법
FR2826179A1 (fr) * 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
US6740592B1 (en) 2001-12-03 2004-05-25 Taiwan Semiconductor Manufacturing Company Shallow trench isolation scheme for border-less contact process
US6784076B2 (en) * 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
KR100487657B1 (ko) * 2003-08-13 2005-05-03 삼성전자주식회사 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법
GB0411971D0 (en) 2004-05-28 2004-06-30 Koninkl Philips Electronics Nv Semiconductor device and method for manufacture
US7906388B2 (en) * 2005-04-14 2011-03-15 Nxp B.V. Semiconductor device and method for manufacture
US7935602B2 (en) * 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7537994B2 (en) 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
US20080157162A1 (en) * 2006-12-27 2008-07-03 Doyle Brian S Method of combining floating body cell and logic transistors
US7981303B2 (en) * 2007-09-20 2011-07-19 Micronic Mydata AB Method of manufacturing monocrystalline silicon micromirrors
KR101003494B1 (ko) * 2008-04-10 2010-12-30 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법
EP2455967B1 (en) 2010-11-18 2018-05-23 IMEC vzw A method for forming a buried dielectric layer underneath a semiconductor fin
CN102810478B (zh) * 2011-05-31 2015-03-11 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US9209071B2 (en) * 2014-03-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with anti-etch structure in via and method for manufacturing the same
US9653507B2 (en) * 2014-06-25 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation shrinkage method for enhanced device performance
US9536999B2 (en) 2014-09-08 2017-01-03 Infineon Technologies Ag Semiconductor device with control structure including buried portions and method of manufacturing
US9935126B2 (en) 2014-09-08 2018-04-03 Infineon Technologies Ag Method of forming a semiconductor substrate with buried cavities and dielectric support structures
CN104658914B (zh) * 2015-02-15 2018-10-26 上海华虹宏力半导体制造有限公司 一种改善形貌的深沟槽制造方法及深沟槽
CN104779293B (zh) * 2015-04-17 2018-06-19 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074452A (ja) * 1983-09-29 1985-04-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS60150642A (ja) * 1984-01-18 1985-08-08 Toshiba Corp 相補型半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL166156C (nl) * 1971-05-22 1981-06-15 Philips Nv Halfgeleiderinrichting bevattende ten minste een op een halfgeleidersubstraatlichaam aangebrachte halfge- leiderlaag met ten minste een isolatiezone, welke een in de halfgeleiderlaag verzonken isolatielaag uit door plaatselijke thermische oxydatie van het half- geleidermateriaal van de halfgeleiderlaag gevormd isolerend materiaal bevat en een werkwijze voor het vervaardigen daarvan.
GB1457139A (en) * 1973-09-27 1976-12-01 Hitachi Ltd Method of manufacturing semiconductor device
US4278705A (en) * 1979-11-08 1981-07-14 Bell Telephone Laboratories, Incorporated Sequentially annealed oxidation of silicon to fill trenches with silicon dioxide
US4271583A (en) * 1980-03-10 1981-06-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices having planar recessed oxide isolation region
JPS5743438A (en) * 1980-08-29 1982-03-11 Toshiba Corp Semiconductor device and manufacture thereof
US4361600A (en) * 1981-11-12 1982-11-30 General Electric Company Method of making integrated circuits
US4502913A (en) * 1982-06-30 1985-03-05 International Business Machines Corporation Total dielectric isolation for integrated circuits
US4661832A (en) * 1982-06-30 1987-04-28 International Business Machines Corporation Total dielectric isolation for integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074452A (ja) * 1983-09-29 1985-04-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS60150642A (ja) * 1984-01-18 1985-08-08 Toshiba Corp 相補型半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990073644A (ko) * 1998-03-02 1999-10-05 김영환 반도체장치의 제조 방법
CN104319256A (zh) * 2014-09-24 2015-01-28 上海华虹宏力半导体制造有限公司 窄有源区的隔离结构及其制造方法
JP2018006706A (ja) * 2016-07-08 2018-01-11 東京エレクトロン株式会社 被処理体を処理する方法
WO2018008640A1 (ja) * 2016-07-08 2018-01-11 東京エレクトロン株式会社 被処理体を処理する方法
US10692726B2 (en) 2016-07-08 2020-06-23 Tokyo Electron Limited Method for processing workpiece

Also Published As

Publication number Publication date
JPH0779133B2 (ja) 1995-08-23
US4845048A (en) 1989-07-04

Similar Documents

Publication Publication Date Title
JPS62291940A (ja) 半導体装置の製造方法
US4857477A (en) Process for fabricating a semiconductor device
JPH03129854A (ja) 半導体装置の製造方法
US5369052A (en) Method of forming dual field oxide isolation
JPH07235590A (ja) 半導体装置の製造方法
JPH06216120A (ja) 集積回路の電気的分離構造の形成方法
JPS61222172A (ja) Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法
JP3097338B2 (ja) コンタクトホールの形成方法
JPH05102297A (ja) 半導体装置の製造方法
US6204547B1 (en) Modified poly-buffered isolation
JPS61289642A (ja) 半導体集積回路装置の製造方法
JP2975496B2 (ja) 素子分離構造の形成方法
JPS63287024A (ja) 半導体装置の製造方法
KR19980048091A (ko) 반도체소자의 소자격리구조 형성방법
JPS583244A (ja) 半導体装置の製造方法
JP2553539B2 (ja) 半導体装置の製造方法
JPS6297354A (ja) 半導体装置の製造方法
JPH05343347A (ja) 半導体装置の製造方法
JPS6184023A (ja) パタ−ン形成方法
JPS58147042A (ja) 半導体装置の製造方法
JPS60149136A (ja) 半導体装置の製造方法
JPH0348441A (ja) 半導体集積回路装置の製造方法
JPH05136163A (ja) 電界効果トランジスタの製法
JPH07307468A (ja) 半導体装置の製造方法
JPS61287233A (ja) 半導体装置の製造方法