JP2004171659A - 半導体メモリの救済解析装置 - Google Patents
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Abstract
【課題】全テスト項目のテスト完了後に救済解析を行なうようにした半導体メモリの救済解析装置を提供する。
【解決手段】所定の被測定半導体メモリ1に対して実施するテスト項目に対応した数のフェイルメモリ21〜24と、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順に実施するCPU13とを備えた構成とする。
【選択図】 図1
【解決手段】所定の被測定半導体メモリ1に対して実施するテスト項目に対応した数のフェイルメモリ21〜24と、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順に実施するCPU13とを備えた構成とする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体メモリの救済解析装置に関するものである。
【0002】
【従来の技術】
従来の半導体メモリの救済解析装置は、周知のように、テスタに接続して用いられ、テスタによる被測定半導体メモリの良、不良の判定結果を蓄えるフェイルメモリと、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部とを備え、テストの実行中に救済解析を行なうものであった。即ち、テスト項目が複数ある場合、1つのテスト項目が終了する毎に救済解析を行ない、被測定半導体メモリの全数が良品の場合は、全数について次のテスト項目を実施し、不良品が発生した場合は、不良品を除く残りの被測定半導体メモリについて次のテスト項目を実施するようにしていた(例えば、特許文献1参照。)。
【0003】
【特許文献1】
特開2002−42485号公報(段落0010)
【0004】
【発明が解決しようとする課題】
従来の半導体メモリの救済解析装置は以上のように、テスト中において、1つのテスト項目が終了する毎に救済解析を行なうものであったが、被測定半導体メモリの微細化と大容量化により不良ビットの増加に伴なって冗長回路も大型化し、救済解析時間も増大しているため、救済解析作業でテスタを一時停止すると、高価なテスタのスループットが低下するという問題点があった。
この発明は、上記のような問題点を解消するためになされたもので、全テスト項目のテスト完了後に救済解析を行なうようにした半導体メモリの救済解析装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するCPUとを備えたものである。
【0006】
【発明の実施の形態】
実施の形態1.
以下、この発明の実施の形態1を図にもとづいて説明する。図1は、テスタと実施の形態1の救済解析装置の構成を示すブロック図である。この実施の形態は、被測定半導体メモリが8個で、テスタのテスト項目が4項目の場合を例示している。図1において、テスタ10は被測定半導体メモリ1に試験信号を供給する信号発生回路11と、被測定半導体メモリ1の良、不良を判定する判定回路12と、信号発生回路11及び判定回路12を制御するCPU13とから構成されている。
【0007】
また、救済解析装置20は判定回路12による判定結果のうち、テスト項目1のテスト結果を蓄える第1のフェイルメモリ21と、テスト項目1と2のテスト結果を蓄える第2のフェイルメモリ22と、テスト項目1と2と3のテスト結果を蓄える第3のフェイルメモリ23と、テスト項目1と2と3と4のテスト結果を蓄える第4のフェイルメモリ24と、上記各フェイルメモリからテスト結果を読み出して救済解析を行なう救済解析部25と、救済解析部25を各テスト項目のテスト順に動作させるように制御する項目順制御CPU26とから構成されている。
【0008】
次に、図2に示すテストと救済解析のシーケンスにもとづいて実施の形態1の動作について説明する。
ステップS1でテスタ10によって被測定半導体メモリ(図ではDUTと表示、以下同じ)8個について同時にテスト項目1のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第1のフェイルメモリ21に記憶される。次に、ステップS2でDUT1〜8について同様にテスト項目2のテストを実施する。このテストでも全数が救済可能の判定を受けたと仮定する。その結果は第2のフェイルメモリ22に記憶される。続いてステップS3でDUT1〜8についてテスト項目3のテストを実施する。このテストでDUT8が救済不能で不良の判定を受けたと仮定する。その結果は第3のフェイルメモリ23に記憶される。次に、ステップS4でDUT1〜8についてテスト項目4のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第4のフェイルメモリ24に記憶される。
【0009】
4つのテスト項目のテストが完了した段階で救済解析を行なう。この場合、テスト項目の数に対応したフェイルメモリ21〜24が設けられているため、テスタを使用することなく救済解析を行なうことができる。
先ず、ステップS5で第1のフェイルメモリ21から判定結果を読み出してDUT1〜8についてテスト項目1の救済解析を行なう。テスト項目1では全数が救済可能と判定されているため救済処理が行なわれる。
次に、ステップS6で第2のフェイルメモリ22から判定結果を読み出してDUT1〜8についてテスト項目1と2の救済解析が行なわれる。テスト項目2についても全数が救済可能と判定されているため、テスト項目1と同様に救済処理が行なわれる。次いで、ステップS7で第3のフェイルメモリ23から判定結果を読み出してDUT1〜8についてテスト項目1〜3の救済解析が行なわれる。テスト項目3ではDUT8が不良品の判定を受けているため排除されるが、残りのDUT1〜7については救済処理が行なわれる。
【0010】
次に、ステップS8では、第4のフェイルメモリ24から判定結果を読み出して、排除されたDUT8以外のDUT1〜7についてテスト項目1〜4の救済解析が行なわれる。テスト項目4ではDUT1〜7は救済可能と判定されているため救済処理が行なわれる。
実施の形態1は以上のようになされており、テスト項目に対応した数のフェイルメモリを設けると共に、全テスト項目のテストを完了した後に救済解析を行なうようにしているため、テストの時間を短縮することができ、テスタのスループットを向上することができる。
【0011】
実施の形態2.
次に、この発明の実施の形態2を図にもとづいて説明する。図3は、テスタと実施の形態2の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態1と同様に、被測定半導体メモリが8個で、テスタのテスト項目が4項目の場合を例示している。また、図3において、図1と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図1と異なる点は、図1の項目順制御CPU26に代えて救済解析時に救済解析部25をテストとは逆の項目順に動作させるように制御する項目逆順制御CPU27を設けた点である。
【0012】
次に、図4に示すテストと救済解析のシーケンスにもとづいて実施の形態2の動作について説明する。ステップS11〜S14は、図2のステップS1〜S4と同内容であるため説明を省略する。4つのテスト項目のテストが完了した段階で救済解析が行なわれる。この場合、テスト項目の数に対応したフェイルメモリが設けられているため、テスタを使用することなく救済解析を行なうことができる。この実施の形態では、テストとは逆の項目順に救済解析を実施するため、ステップS15で第4のフェイルメモリ24から判定結果を読み出してDUT1〜8についてテスト項目1〜4の救済解析を行なう。ここではDUT8が不良品の判定を受けているため、DUT8を除いてDUT1〜7について救済処理が行なわれる。しかし、DUT8については、どのテスト項目で不良品と判定されたかがこの段階では確定できないため、これを明確にするために不良判定を受けたDUT8のみについてステップS16でテスト項目1〜3の救済解析を行なう。
【0013】
ここでもDUT8は不良品の判定を受けているが、テスト項目は確定できないため、更に、DUT8のみについてステップS17でテスト項目1〜2の救済解析を行なう。ここではDUT8がテスト項目2で救済可能の判定を受けていることが確認されるため、DUT8はテスト項目3で不良品と判定されたものであることが明確になる。従って、この段階で救済解析は終了となる。
この実施の形態では、上述のように、テストとは逆の項目順に救済解析を行なったことにより、解析回数が実施の形態1より1回少なくなり、また、解析するDUTの数も最初のステップであるS15では全数(8個)であるが、2回目のステップS16からは不良品の数である1個のみとなるため、救済解析装置のスループットも向上する。
【0014】
実施の形態3.
次に、この発明の実施の形態3を図にもとづいて説明する。図5は、テスタと実施の形態3の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態1と同様に、被測定半導体メモリが8個でテスタのテスト項目が4項目の場合を例示している。図5において、図1と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図1と異なる点は、救済解析装置20を、判定回路12の判定結果としてテスト項目1〜4のテスト結果を蓄えるフェイルメモリ24と、それぞれのフェイルビットが最初に発生したテスト項目を記憶するテスト項目メモリ28と、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部25と、救済解析部25を各テスト項目のテスト順に動作させるように制御する項目順制御CPU26とから構成した点である。テストと救済解析は実施の形態1とほぼ同様であるが、この実施の形態ではテスト項目メモリ28が設けられているため、フェイルメモリをテスト項目数に応じて持たなくても、項目ごとのフェイルビットの状況がわかる。
【0015】
実施の形態4.
次に、この発明の実施の形態4を図にもとづいて説明する。図6は、テスタと実施の形態4の救済解析装置の構成を示すブロック図である。この図において、図5と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図5と異なる点は、図5の項目順制御CPU26に代えて救済解析部25をテストとは逆の項目順に動作させるように制御する項目逆順制御CPU29を設けた点である。この実施の形態においても実施の形態3と同様な効果を期待することができる。
【0016】
【発明の効果】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するCPUとを備えたものであるため、テスト時間を短縮することができ、テスタのスループットを向上することができる。
【図面の簡単な説明】
【図1】テスタとこの発明の実施の形態1の救済解析装置の構成を示すブロック図である。
【図2】実施の形態1におけるテストと救済解析のシーケンスを示す図である。
【図3】テスタとこの発明の実施の形態2の救済解析装置の構成を示すブロック図である。
【図4】実施の形態2におけるテストと救済解析のシーケンスを示す図である。
【図5】テスタとこの発明の実施の形態3の救済解析装置の構成を示すブロック図である。
【図6】テスタとこの発明の実施の形態4の救済解析装置の構成を示すブロック図である。
【符号の説明】
1 被測定半導体メモリ、 10 テスタ、 11 信号発生回路、 12 判定回路、 13 CPU、 20 救済解析装置、 21 第1のフェイルメモリ、 22 第2のフェイルメモリ、 23 第3のフェイルメモリ、 24 第4のフェイルメモリ、 25 救済解析部、 26 項目順制御CPU。
【発明の属する技術分野】
この発明は、半導体メモリの救済解析装置に関するものである。
【0002】
【従来の技術】
従来の半導体メモリの救済解析装置は、周知のように、テスタに接続して用いられ、テスタによる被測定半導体メモリの良、不良の判定結果を蓄えるフェイルメモリと、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部とを備え、テストの実行中に救済解析を行なうものであった。即ち、テスト項目が複数ある場合、1つのテスト項目が終了する毎に救済解析を行ない、被測定半導体メモリの全数が良品の場合は、全数について次のテスト項目を実施し、不良品が発生した場合は、不良品を除く残りの被測定半導体メモリについて次のテスト項目を実施するようにしていた(例えば、特許文献1参照。)。
【0003】
【特許文献1】
特開2002−42485号公報(段落0010)
【0004】
【発明が解決しようとする課題】
従来の半導体メモリの救済解析装置は以上のように、テスト中において、1つのテスト項目が終了する毎に救済解析を行なうものであったが、被測定半導体メモリの微細化と大容量化により不良ビットの増加に伴なって冗長回路も大型化し、救済解析時間も増大しているため、救済解析作業でテスタを一時停止すると、高価なテスタのスループットが低下するという問題点があった。
この発明は、上記のような問題点を解消するためになされたもので、全テスト項目のテスト完了後に救済解析を行なうようにした半導体メモリの救済解析装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するCPUとを備えたものである。
【0006】
【発明の実施の形態】
実施の形態1.
以下、この発明の実施の形態1を図にもとづいて説明する。図1は、テスタと実施の形態1の救済解析装置の構成を示すブロック図である。この実施の形態は、被測定半導体メモリが8個で、テスタのテスト項目が4項目の場合を例示している。図1において、テスタ10は被測定半導体メモリ1に試験信号を供給する信号発生回路11と、被測定半導体メモリ1の良、不良を判定する判定回路12と、信号発生回路11及び判定回路12を制御するCPU13とから構成されている。
【0007】
また、救済解析装置20は判定回路12による判定結果のうち、テスト項目1のテスト結果を蓄える第1のフェイルメモリ21と、テスト項目1と2のテスト結果を蓄える第2のフェイルメモリ22と、テスト項目1と2と3のテスト結果を蓄える第3のフェイルメモリ23と、テスト項目1と2と3と4のテスト結果を蓄える第4のフェイルメモリ24と、上記各フェイルメモリからテスト結果を読み出して救済解析を行なう救済解析部25と、救済解析部25を各テスト項目のテスト順に動作させるように制御する項目順制御CPU26とから構成されている。
【0008】
次に、図2に示すテストと救済解析のシーケンスにもとづいて実施の形態1の動作について説明する。
ステップS1でテスタ10によって被測定半導体メモリ(図ではDUTと表示、以下同じ)8個について同時にテスト項目1のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第1のフェイルメモリ21に記憶される。次に、ステップS2でDUT1〜8について同様にテスト項目2のテストを実施する。このテストでも全数が救済可能の判定を受けたと仮定する。その結果は第2のフェイルメモリ22に記憶される。続いてステップS3でDUT1〜8についてテスト項目3のテストを実施する。このテストでDUT8が救済不能で不良の判定を受けたと仮定する。その結果は第3のフェイルメモリ23に記憶される。次に、ステップS4でDUT1〜8についてテスト項目4のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第4のフェイルメモリ24に記憶される。
【0009】
4つのテスト項目のテストが完了した段階で救済解析を行なう。この場合、テスト項目の数に対応したフェイルメモリ21〜24が設けられているため、テスタを使用することなく救済解析を行なうことができる。
先ず、ステップS5で第1のフェイルメモリ21から判定結果を読み出してDUT1〜8についてテスト項目1の救済解析を行なう。テスト項目1では全数が救済可能と判定されているため救済処理が行なわれる。
次に、ステップS6で第2のフェイルメモリ22から判定結果を読み出してDUT1〜8についてテスト項目1と2の救済解析が行なわれる。テスト項目2についても全数が救済可能と判定されているため、テスト項目1と同様に救済処理が行なわれる。次いで、ステップS7で第3のフェイルメモリ23から判定結果を読み出してDUT1〜8についてテスト項目1〜3の救済解析が行なわれる。テスト項目3ではDUT8が不良品の判定を受けているため排除されるが、残りのDUT1〜7については救済処理が行なわれる。
【0010】
次に、ステップS8では、第4のフェイルメモリ24から判定結果を読み出して、排除されたDUT8以外のDUT1〜7についてテスト項目1〜4の救済解析が行なわれる。テスト項目4ではDUT1〜7は救済可能と判定されているため救済処理が行なわれる。
実施の形態1は以上のようになされており、テスト項目に対応した数のフェイルメモリを設けると共に、全テスト項目のテストを完了した後に救済解析を行なうようにしているため、テストの時間を短縮することができ、テスタのスループットを向上することができる。
【0011】
実施の形態2.
次に、この発明の実施の形態2を図にもとづいて説明する。図3は、テスタと実施の形態2の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態1と同様に、被測定半導体メモリが8個で、テスタのテスト項目が4項目の場合を例示している。また、図3において、図1と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図1と異なる点は、図1の項目順制御CPU26に代えて救済解析時に救済解析部25をテストとは逆の項目順に動作させるように制御する項目逆順制御CPU27を設けた点である。
【0012】
次に、図4に示すテストと救済解析のシーケンスにもとづいて実施の形態2の動作について説明する。ステップS11〜S14は、図2のステップS1〜S4と同内容であるため説明を省略する。4つのテスト項目のテストが完了した段階で救済解析が行なわれる。この場合、テスト項目の数に対応したフェイルメモリが設けられているため、テスタを使用することなく救済解析を行なうことができる。この実施の形態では、テストとは逆の項目順に救済解析を実施するため、ステップS15で第4のフェイルメモリ24から判定結果を読み出してDUT1〜8についてテスト項目1〜4の救済解析を行なう。ここではDUT8が不良品の判定を受けているため、DUT8を除いてDUT1〜7について救済処理が行なわれる。しかし、DUT8については、どのテスト項目で不良品と判定されたかがこの段階では確定できないため、これを明確にするために不良判定を受けたDUT8のみについてステップS16でテスト項目1〜3の救済解析を行なう。
【0013】
ここでもDUT8は不良品の判定を受けているが、テスト項目は確定できないため、更に、DUT8のみについてステップS17でテスト項目1〜2の救済解析を行なう。ここではDUT8がテスト項目2で救済可能の判定を受けていることが確認されるため、DUT8はテスト項目3で不良品と判定されたものであることが明確になる。従って、この段階で救済解析は終了となる。
この実施の形態では、上述のように、テストとは逆の項目順に救済解析を行なったことにより、解析回数が実施の形態1より1回少なくなり、また、解析するDUTの数も最初のステップであるS15では全数(8個)であるが、2回目のステップS16からは不良品の数である1個のみとなるため、救済解析装置のスループットも向上する。
【0014】
実施の形態3.
次に、この発明の実施の形態3を図にもとづいて説明する。図5は、テスタと実施の形態3の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態1と同様に、被測定半導体メモリが8個でテスタのテスト項目が4項目の場合を例示している。図5において、図1と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図1と異なる点は、救済解析装置20を、判定回路12の判定結果としてテスト項目1〜4のテスト結果を蓄えるフェイルメモリ24と、それぞれのフェイルビットが最初に発生したテスト項目を記憶するテスト項目メモリ28と、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部25と、救済解析部25を各テスト項目のテスト順に動作させるように制御する項目順制御CPU26とから構成した点である。テストと救済解析は実施の形態1とほぼ同様であるが、この実施の形態ではテスト項目メモリ28が設けられているため、フェイルメモリをテスト項目数に応じて持たなくても、項目ごとのフェイルビットの状況がわかる。
【0015】
実施の形態4.
次に、この発明の実施の形態4を図にもとづいて説明する。図6は、テスタと実施の形態4の救済解析装置の構成を示すブロック図である。この図において、図5と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図5と異なる点は、図5の項目順制御CPU26に代えて救済解析部25をテストとは逆の項目順に動作させるように制御する項目逆順制御CPU29を設けた点である。この実施の形態においても実施の形態3と同様な効果を期待することができる。
【0016】
【発明の効果】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するCPUとを備えたものであるため、テスト時間を短縮することができ、テスタのスループットを向上することができる。
【図面の簡単な説明】
【図1】テスタとこの発明の実施の形態1の救済解析装置の構成を示すブロック図である。
【図2】実施の形態1におけるテストと救済解析のシーケンスを示す図である。
【図3】テスタとこの発明の実施の形態2の救済解析装置の構成を示すブロック図である。
【図4】実施の形態2におけるテストと救済解析のシーケンスを示す図である。
【図5】テスタとこの発明の実施の形態3の救済解析装置の構成を示すブロック図である。
【図6】テスタとこの発明の実施の形態4の救済解析装置の構成を示すブロック図である。
【符号の説明】
1 被測定半導体メモリ、 10 テスタ、 11 信号発生回路、 12 判定回路、 13 CPU、 20 救済解析装置、 21 第1のフェイルメモリ、 22 第2のフェイルメモリ、 23 第3のフェイルメモリ、 24 第4のフェイルメモリ、 25 救済解析部、 26 項目順制御CPU。
Claims (4)
- 所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順に実施するCPUとを備えたことを特徴とする半導体メモリの救済解析装置。
- 所定の被測定半導体メモリに対して実施する1テスト項目に対応したフェイルメモリと、フェイルビットが最初に発生したテスト項目を記憶するテスト項目メモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順に実施するCPUとを備えたことを特徴とする半導体メモリの救済解析装置。
- 所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストとは逆の項目順に実施するCPUとを備えたことを特徴とする半導体メモリの救済解析装置。
- 所定の被測定半導体メモリに対して実施する1テスト項目に対応したフェイルメモリと、フェイルビットが最初に発生したテスト項目を記憶するテスト項目メモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストとは逆の項目順に実施するCPUとを備えたことを特徴とする半導体メモリの救済解析装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014215273A (ja) * | 2013-04-30 | 2014-11-17 | ルネサスエレクトロニクス株式会社 | 半導体試験装置 |
JP2017198704A (ja) * | 2017-07-06 | 2017-11-02 | ルネサスエレクトロニクス株式会社 | 半導体試験装置および半導体試験方法 |
-
2002
- 2002-11-19 JP JP2002335762A patent/JP2004171659A/ja not_active Withdrawn
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JP2014215273A (ja) * | 2013-04-30 | 2014-11-17 | ルネサスエレクトロニクス株式会社 | 半導体試験装置 |
US9811450B2 (en) | 2013-04-30 | 2017-11-07 | Renesas Electronics Corporation | Semiconductor test apparatus for controlling tester |
JP2017198704A (ja) * | 2017-07-06 | 2017-11-02 | ルネサスエレクトロニクス株式会社 | 半導体試験装置および半導体試験方法 |
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Date | Code | Title | Description |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |