JP2004171659A - 半導体メモリの救済解析装置 - Google Patents
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Abstract
【課題】全テスト項目のテスト完了後に救済解析を行なうようにした半導体メモリの救済解析装置を提供する。
【解決手段】所定の被測定半導体メモリ１に対して実施するテスト項目に対応した数のフェイルメモリ２１〜２４と、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順に実施するＣＰＵ１３とを備えた構成とする。
【選択図】 図１
【解決手段】所定の被測定半導体メモリ１に対して実施するテスト項目に対応した数のフェイルメモリ２１〜２４と、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順に実施するＣＰＵ１３とを備えた構成とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリの救済解析装置に関するものである。
【０００２】
【従来の技術】
従来の半導体メモリの救済解析装置は、周知のように、テスタに接続して用いられ、テスタによる被測定半導体メモリの良、不良の判定結果を蓄えるフェイルメモリと、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部とを備え、テストの実行中に救済解析を行なうものであった。即ち、テスト項目が複数ある場合、１つのテスト項目が終了する毎に救済解析を行ない、被測定半導体メモリの全数が良品の場合は、全数について次のテスト項目を実施し、不良品が発生した場合は、不良品を除く残りの被測定半導体メモリについて次のテスト項目を実施するようにしていた（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００２−４２４８５号公報（段落００１０）
【０００４】
【発明が解決しようとする課題】
従来の半導体メモリの救済解析装置は以上のように、テスト中において、１つのテスト項目が終了する毎に救済解析を行なうものであったが、被測定半導体メモリの微細化と大容量化により不良ビットの増加に伴なって冗長回路も大型化し、救済解析時間も増大しているため、救済解析作業でテスタを一時停止すると、高価なテスタのスループットが低下するという問題点があった。
この発明は、上記のような問題点を解消するためになされたもので、全テスト項目のテスト完了後に救済解析を行なうようにした半導体メモリの救済解析装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するＣＰＵとを備えたものである。
【０００６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、テスタと実施の形態１の救済解析装置の構成を示すブロック図である。この実施の形態は、被測定半導体メモリが８個で、テスタのテスト項目が４項目の場合を例示している。図１において、テスタ１０は被測定半導体メモリ１に試験信号を供給する信号発生回路１１と、被測定半導体メモリ１の良、不良を判定する判定回路１２と、信号発生回路１１及び判定回路１２を制御するＣＰＵ１３とから構成されている。
【０００７】
また、救済解析装置２０は判定回路１２による判定結果のうち、テスト項目１のテスト結果を蓄える第１のフェイルメモリ２１と、テスト項目１と２のテスト結果を蓄える第２のフェイルメモリ２２と、テスト項目１と２と３のテスト結果を蓄える第３のフェイルメモリ２３と、テスト項目１と２と３と４のテスト結果を蓄える第４のフェイルメモリ２４と、上記各フェイルメモリからテスト結果を読み出して救済解析を行なう救済解析部２５と、救済解析部２５を各テスト項目のテスト順に動作させるように制御する項目順制御ＣＰＵ２６とから構成されている。
【０００８】
次に、図２に示すテストと救済解析のシーケンスにもとづいて実施の形態１の動作について説明する。
ステップＳ１でテスタ１０によって被測定半導体メモリ（図ではＤＵＴと表示、以下同じ）８個について同時にテスト項目１のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第１のフェイルメモリ２１に記憶される。次に、ステップＳ２でＤＵＴ１〜８について同様にテスト項目２のテストを実施する。このテストでも全数が救済可能の判定を受けたと仮定する。その結果は第２のフェイルメモリ２２に記憶される。続いてステップＳ３でＤＵＴ１〜８についてテスト項目３のテストを実施する。このテストでＤＵＴ８が救済不能で不良の判定を受けたと仮定する。その結果は第３のフェイルメモリ２３に記憶される。次に、ステップＳ４でＤＵＴ１〜８についてテスト項目４のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第４のフェイルメモリ２４に記憶される。
【０００９】
４つのテスト項目のテストが完了した段階で救済解析を行なう。この場合、テスト項目の数に対応したフェイルメモリ２１〜２４が設けられているため、テスタを使用することなく救済解析を行なうことができる。
先ず、ステップＳ５で第１のフェイルメモリ２１から判定結果を読み出してＤＵＴ１〜８についてテスト項目１の救済解析を行なう。テスト項目１では全数が救済可能と判定されているため救済処理が行なわれる。
次に、ステップＳ６で第２のフェイルメモリ２２から判定結果を読み出してＤＵＴ１〜８についてテスト項目１と２の救済解析が行なわれる。テスト項目２についても全数が救済可能と判定されているため、テスト項目１と同様に救済処理が行なわれる。次いで、ステップＳ７で第３のフェイルメモリ２３から判定結果を読み出してＤＵＴ１〜８についてテスト項目１〜３の救済解析が行なわれる。テスト項目３ではＤＵＴ８が不良品の判定を受けているため排除されるが、残りのＤＵＴ１〜７については救済処理が行なわれる。
【００１０】
次に、ステップＳ８では、第４のフェイルメモリ２４から判定結果を読み出して、排除されたＤＵＴ８以外のＤＵＴ１〜７についてテスト項目１〜４の救済解析が行なわれる。テスト項目４ではＤＵＴ１〜７は救済可能と判定されているため救済処理が行なわれる。
実施の形態１は以上のようになされており、テスト項目に対応した数のフェイルメモリを設けると共に、全テスト項目のテストを完了した後に救済解析を行なうようにしているため、テストの時間を短縮することができ、テスタのスループットを向上することができる。
【００１１】
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図３は、テスタと実施の形態２の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態１と同様に、被測定半導体メモリが８個で、テスタのテスト項目が４項目の場合を例示している。また、図３において、図１と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図１と異なる点は、図１の項目順制御ＣＰＵ２６に代えて救済解析時に救済解析部２５をテストとは逆の項目順に動作させるように制御する項目逆順制御ＣＰＵ２７を設けた点である。
【００１２】
次に、図４に示すテストと救済解析のシーケンスにもとづいて実施の形態２の動作について説明する。ステップＳ１１〜Ｓ１４は、図２のステップＳ１〜Ｓ４と同内容であるため説明を省略する。４つのテスト項目のテストが完了した段階で救済解析が行なわれる。この場合、テスト項目の数に対応したフェイルメモリが設けられているため、テスタを使用することなく救済解析を行なうことができる。この実施の形態では、テストとは逆の項目順に救済解析を実施するため、ステップＳ１５で第４のフェイルメモリ２４から判定結果を読み出してＤＵＴ１〜８についてテスト項目１〜４の救済解析を行なう。ここではＤＵＴ８が不良品の判定を受けているため、ＤＵＴ８を除いてＤＵＴ１〜７について救済処理が行なわれる。しかし、ＤＵＴ８については、どのテスト項目で不良品と判定されたかがこの段階では確定できないため、これを明確にするために不良判定を受けたＤＵＴ８のみについてステップＳ１６でテスト項目１〜３の救済解析を行なう。
【００１３】
ここでもＤＵＴ８は不良品の判定を受けているが、テスト項目は確定できないため、更に、ＤＵＴ８のみについてステップＳ１７でテスト項目１〜２の救済解析を行なう。ここではＤＵＴ８がテスト項目２で救済可能の判定を受けていることが確認されるため、ＤＵＴ８はテスト項目３で不良品と判定されたものであることが明確になる。従って、この段階で救済解析は終了となる。
この実施の形態では、上述のように、テストとは逆の項目順に救済解析を行なったことにより、解析回数が実施の形態１より１回少なくなり、また、解析するＤＵＴの数も最初のステップであるＳ１５では全数（８個）であるが、２回目のステップＳ１６からは不良品の数である１個のみとなるため、救済解析装置のスループットも向上する。
【００１４】
実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図５は、テスタと実施の形態３の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態１と同様に、被測定半導体メモリが８個でテスタのテスト項目が４項目の場合を例示している。図５において、図１と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図１と異なる点は、救済解析装置２０を、判定回路１２の判定結果としてテスト項目１〜４のテスト結果を蓄えるフェイルメモリ２４と、それぞれのフェイルビットが最初に発生したテスト項目を記憶するテスト項目メモリ２８と、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部２５と、救済解析部２５を各テスト項目のテスト順に動作させるように制御する項目順制御ＣＰＵ２６とから構成した点である。テストと救済解析は実施の形態１とほぼ同様であるが、この実施の形態ではテスト項目メモリ２８が設けられているため、フェイルメモリをテスト項目数に応じて持たなくても、項目ごとのフェイルビットの状況がわかる。
【００１５】
実施の形態４．
次に、この発明の実施の形態４を図にもとづいて説明する。図６は、テスタと実施の形態４の救済解析装置の構成を示すブロック図である。この図において、図５と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図５と異なる点は、図５の項目順制御ＣＰＵ２６に代えて救済解析部２５をテストとは逆の項目順に動作させるように制御する項目逆順制御ＣＰＵ２９を設けた点である。この実施の形態においても実施の形態３と同様な効果を期待することができる。
【００１６】
【発明の効果】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するＣＰＵとを備えたものであるため、テスト時間を短縮することができ、テスタのスループットを向上することができる。
【図面の簡単な説明】
【図１】テスタとこの発明の実施の形態１の救済解析装置の構成を示すブロック図である。
【図２】実施の形態１におけるテストと救済解析のシーケンスを示す図である。
【図３】テスタとこの発明の実施の形態２の救済解析装置の構成を示すブロック図である。
【図４】実施の形態２におけるテストと救済解析のシーケンスを示す図である。
【図５】テスタとこの発明の実施の形態３の救済解析装置の構成を示すブロック図である。
【図６】テスタとこの発明の実施の形態４の救済解析装置の構成を示すブロック図である。
【符号の説明】
１ 被測定半導体メモリ、 １０ テスタ、 １１ 信号発生回路、 １２ 判定回路、 １３ ＣＰＵ、 ２０ 救済解析装置、 ２１ 第１のフェイルメモリ、 ２２ 第２のフェイルメモリ、 ２３ 第３のフェイルメモリ、 ２４ 第４のフェイルメモリ、 ２５ 救済解析部、 ２６ 項目順制御ＣＰＵ。
【発明の属する技術分野】
この発明は、半導体メモリの救済解析装置に関するものである。
【０００２】
【従来の技術】
従来の半導体メモリの救済解析装置は、周知のように、テスタに接続して用いられ、テスタによる被測定半導体メモリの良、不良の判定結果を蓄えるフェイルメモリと、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部とを備え、テストの実行中に救済解析を行なうものであった。即ち、テスト項目が複数ある場合、１つのテスト項目が終了する毎に救済解析を行ない、被測定半導体メモリの全数が良品の場合は、全数について次のテスト項目を実施し、不良品が発生した場合は、不良品を除く残りの被測定半導体メモリについて次のテスト項目を実施するようにしていた（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００２−４２４８５号公報（段落００１０）
【０００４】
【発明が解決しようとする課題】
従来の半導体メモリの救済解析装置は以上のように、テスト中において、１つのテスト項目が終了する毎に救済解析を行なうものであったが、被測定半導体メモリの微細化と大容量化により不良ビットの増加に伴なって冗長回路も大型化し、救済解析時間も増大しているため、救済解析作業でテスタを一時停止すると、高価なテスタのスループットが低下するという問題点があった。
この発明は、上記のような問題点を解消するためになされたもので、全テスト項目のテスト完了後に救済解析を行なうようにした半導体メモリの救済解析装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するＣＰＵとを備えたものである。
【０００６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、テスタと実施の形態１の救済解析装置の構成を示すブロック図である。この実施の形態は、被測定半導体メモリが８個で、テスタのテスト項目が４項目の場合を例示している。図１において、テスタ１０は被測定半導体メモリ１に試験信号を供給する信号発生回路１１と、被測定半導体メモリ１の良、不良を判定する判定回路１２と、信号発生回路１１及び判定回路１２を制御するＣＰＵ１３とから構成されている。
【０００７】
また、救済解析装置２０は判定回路１２による判定結果のうち、テスト項目１のテスト結果を蓄える第１のフェイルメモリ２１と、テスト項目１と２のテスト結果を蓄える第２のフェイルメモリ２２と、テスト項目１と２と３のテスト結果を蓄える第３のフェイルメモリ２３と、テスト項目１と２と３と４のテスト結果を蓄える第４のフェイルメモリ２４と、上記各フェイルメモリからテスト結果を読み出して救済解析を行なう救済解析部２５と、救済解析部２５を各テスト項目のテスト順に動作させるように制御する項目順制御ＣＰＵ２６とから構成されている。
【０００８】
次に、図２に示すテストと救済解析のシーケンスにもとづいて実施の形態１の動作について説明する。
ステップＳ１でテスタ１０によって被測定半導体メモリ（図ではＤＵＴと表示、以下同じ）８個について同時にテスト項目１のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第１のフェイルメモリ２１に記憶される。次に、ステップＳ２でＤＵＴ１〜８について同様にテスト項目２のテストを実施する。このテストでも全数が救済可能の判定を受けたと仮定する。その結果は第２のフェイルメモリ２２に記憶される。続いてステップＳ３でＤＵＴ１〜８についてテスト項目３のテストを実施する。このテストでＤＵＴ８が救済不能で不良の判定を受けたと仮定する。その結果は第３のフェイルメモリ２３に記憶される。次に、ステップＳ４でＤＵＴ１〜８についてテスト項目４のテストを実施する。このテストでは全数が救済可能の判定を受けたと仮定する。その結果は第４のフェイルメモリ２４に記憶される。
【０００９】
４つのテスト項目のテストが完了した段階で救済解析を行なう。この場合、テスト項目の数に対応したフェイルメモリ２１〜２４が設けられているため、テスタを使用することなく救済解析を行なうことができる。
先ず、ステップＳ５で第１のフェイルメモリ２１から判定結果を読み出してＤＵＴ１〜８についてテスト項目１の救済解析を行なう。テスト項目１では全数が救済可能と判定されているため救済処理が行なわれる。
次に、ステップＳ６で第２のフェイルメモリ２２から判定結果を読み出してＤＵＴ１〜８についてテスト項目１と２の救済解析が行なわれる。テスト項目２についても全数が救済可能と判定されているため、テスト項目１と同様に救済処理が行なわれる。次いで、ステップＳ７で第３のフェイルメモリ２３から判定結果を読み出してＤＵＴ１〜８についてテスト項目１〜３の救済解析が行なわれる。テスト項目３ではＤＵＴ８が不良品の判定を受けているため排除されるが、残りのＤＵＴ１〜７については救済処理が行なわれる。
【００１０】
次に、ステップＳ８では、第４のフェイルメモリ２４から判定結果を読み出して、排除されたＤＵＴ８以外のＤＵＴ１〜７についてテスト項目１〜４の救済解析が行なわれる。テスト項目４ではＤＵＴ１〜７は救済可能と判定されているため救済処理が行なわれる。
実施の形態１は以上のようになされており、テスト項目に対応した数のフェイルメモリを設けると共に、全テスト項目のテストを完了した後に救済解析を行なうようにしているため、テストの時間を短縮することができ、テスタのスループットを向上することができる。
【００１１】
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図３は、テスタと実施の形態２の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態１と同様に、被測定半導体メモリが８個で、テスタのテスト項目が４項目の場合を例示している。また、図３において、図１と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図１と異なる点は、図１の項目順制御ＣＰＵ２６に代えて救済解析時に救済解析部２５をテストとは逆の項目順に動作させるように制御する項目逆順制御ＣＰＵ２７を設けた点である。
【００１２】
次に、図４に示すテストと救済解析のシーケンスにもとづいて実施の形態２の動作について説明する。ステップＳ１１〜Ｓ１４は、図２のステップＳ１〜Ｓ４と同内容であるため説明を省略する。４つのテスト項目のテストが完了した段階で救済解析が行なわれる。この場合、テスト項目の数に対応したフェイルメモリが設けられているため、テスタを使用することなく救済解析を行なうことができる。この実施の形態では、テストとは逆の項目順に救済解析を実施するため、ステップＳ１５で第４のフェイルメモリ２４から判定結果を読み出してＤＵＴ１〜８についてテスト項目１〜４の救済解析を行なう。ここではＤＵＴ８が不良品の判定を受けているため、ＤＵＴ８を除いてＤＵＴ１〜７について救済処理が行なわれる。しかし、ＤＵＴ８については、どのテスト項目で不良品と判定されたかがこの段階では確定できないため、これを明確にするために不良判定を受けたＤＵＴ８のみについてステップＳ１６でテスト項目１〜３の救済解析を行なう。
【００１３】
ここでもＤＵＴ８は不良品の判定を受けているが、テスト項目は確定できないため、更に、ＤＵＴ８のみについてステップＳ１７でテスト項目１〜２の救済解析を行なう。ここではＤＵＴ８がテスト項目２で救済可能の判定を受けていることが確認されるため、ＤＵＴ８はテスト項目３で不良品と判定されたものであることが明確になる。従って、この段階で救済解析は終了となる。
この実施の形態では、上述のように、テストとは逆の項目順に救済解析を行なったことにより、解析回数が実施の形態１より１回少なくなり、また、解析するＤＵＴの数も最初のステップであるＳ１５では全数（８個）であるが、２回目のステップＳ１６からは不良品の数である１個のみとなるため、救済解析装置のスループットも向上する。
【００１４】
実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図５は、テスタと実施の形態３の救済解析装置の構成を示すブロック図である。この実施の形態は、実施の形態１と同様に、被測定半導体メモリが８個でテスタのテスト項目が４項目の場合を例示している。図５において、図１と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図１と異なる点は、救済解析装置２０を、判定回路１２の判定結果としてテスト項目１〜４のテスト結果を蓄えるフェイルメモリ２４と、それぞれのフェイルビットが最初に発生したテスト項目を記憶するテスト項目メモリ２８と、フェイルメモリから判定結果を読み出して救済解析を行なう救済解析部２５と、救済解析部２５を各テスト項目のテスト順に動作させるように制御する項目順制御ＣＰＵ２６とから構成した点である。テストと救済解析は実施の形態１とほぼ同様であるが、この実施の形態ではテスト項目メモリ２８が設けられているため、フェイルメモリをテスト項目数に応じて持たなくても、項目ごとのフェイルビットの状況がわかる。
【００１５】
実施の形態４．
次に、この発明の実施の形態４を図にもとづいて説明する。図６は、テスタと実施の形態４の救済解析装置の構成を示すブロック図である。この図において、図５と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。
図５と異なる点は、図５の項目順制御ＣＰＵ２６に代えて救済解析部２５をテストとは逆の項目順に動作させるように制御する項目逆順制御ＣＰＵ２９を設けた点である。この実施の形態においても実施の形態３と同様な効果を期待することができる。
【００１６】
【発明の効果】
この発明に係る半導体メモリの救済解析装置は、所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順あるいは上記テストとは逆の項目順に実施するＣＰＵとを備えたものであるため、テスト時間を短縮することができ、テスタのスループットを向上することができる。
【図面の簡単な説明】
【図１】テスタとこの発明の実施の形態１の救済解析装置の構成を示すブロック図である。
【図２】実施の形態１におけるテストと救済解析のシーケンスを示す図である。
【図３】テスタとこの発明の実施の形態２の救済解析装置の構成を示すブロック図である。
【図４】実施の形態２におけるテストと救済解析のシーケンスを示す図である。
【図５】テスタとこの発明の実施の形態３の救済解析装置の構成を示すブロック図である。
【図６】テスタとこの発明の実施の形態４の救済解析装置の構成を示すブロック図である。
【符号の説明】
１ 被測定半導体メモリ、 １０ テスタ、 １１ 信号発生回路、 １２ 判定回路、 １３ ＣＰＵ、 ２０ 救済解析装置、 ２１ 第１のフェイルメモリ、 ２２ 第２のフェイルメモリ、 ２３ 第３のフェイルメモリ、 ２４ 第４のフェイルメモリ、 ２５ 救済解析部、 ２６ 項目順制御ＣＰＵ。
Claims (4)
- 所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順に実施するＣＰＵとを備えたことを特徴とする半導体メモリの救済解析装置。
- 所定の被測定半導体メモリに対して実施する１テスト項目に対応したフェイルメモリと、フェイルビットが最初に発生したテスト項目を記憶するテスト項目メモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストの項目順に実施するＣＰＵとを備えたことを特徴とする半導体メモリの救済解析装置。
- 所定の被測定半導体メモリに対して実施するテスト項目数に対応した数のフェイルメモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストとは逆の項目順に実施するＣＰＵとを備えたことを特徴とする半導体メモリの救済解析装置。
- 所定の被測定半導体メモリに対して実施する１テスト項目に対応したフェイルメモリと、フェイルビットが最初に発生したテスト項目を記憶するテスト項目メモリと、上記各テスト項目のテストを所定の順序で実施し、その結果を各テスト項目に対応したフェイルメモリにそれぞれ蓄積すると共に、全テスト項目のテスト完了後に上記フェイルメモリからテスト結果を読み出して上記各テスト項目の救済解析を上記テストとは逆の項目順に実施するＣＰＵとを備えたことを特徴とする半導体メモリの救済解析装置。
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2002335762A Withdrawn JP2004171659A (ja) | 2002-11-19 | 2002-11-19 | 半導体メモリの救済解析装置 |
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|---|---|
| JP (1) | JP2004171659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014215273A (ja) * | 2013-04-30 | 2014-11-17 | ルネサスエレクトロニクス株式会社 | 半導体試験装置 |
| JP2017198704A (ja) * | 2017-07-06 | 2017-11-02 | ルネサスエレクトロニクス株式会社 | 半導体試験装置および半導体試験方法 |
-
2002
- 2002-11-19 JP JP2002335762A patent/JP2004171659A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2014215273A (ja) * | 2013-04-30 | 2014-11-17 | ルネサスエレクトロニクス株式会社 | 半導体試験装置 |
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