JPH10319091A - フェイル解析メモリおよびこれを用いた半導体テストシステム並びにこれらを用いた半導体試験方法 - Google Patents
フェイル解析メモリおよびこれを用いた半導体テストシステム並びにこれらを用いた半導体試験方法Info
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- JPH10319091A JPH10319091A JP9124016A JP12401697A JPH10319091A JP H10319091 A JPH10319091 A JP H10319091A JP 9124016 A JP9124016 A JP 9124016A JP 12401697 A JP12401697 A JP 12401697A JP H10319091 A JPH10319091 A JP H10319091A
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Abstract
(57)【要約】 (修正有)
【課題】 テスト時間が短くスループットの高いフェイ
ル解析メモリおよびこれを用いた半導体テストシステム
並びに半導体試験方法を提供する。 【解決手段】 テスト用のロジックパターン信号のパタ
ーン番号のアドレスを格納する第1の記憶領域33と論
理比較回路6から供給されるフェイル情報を格納する第
2の記憶領域20とロジックパターン生成器2から供給
されるフェイル情報のアドレスを格納する第3の記憶領
域19とを有する記憶手段と、上記パターン番号と上記
フェイル情報のアドレスを設定するアドレスカウンタ2
1と、被試験半導体ウェーハから検出されるテスト終了
信号を遅延させる遅延回路26と、遅延されたテスト終
了信号と次にテストされるテストスタート信号との論理
積を出力するアンド回路27から供給される信号に基づ
いてアドレスを設定する信号をアドレスカウンタ21に
供給するマルチプレクス回路28とを備えた。
ル解析メモリおよびこれを用いた半導体テストシステム
並びに半導体試験方法を提供する。 【解決手段】 テスト用のロジックパターン信号のパタ
ーン番号のアドレスを格納する第1の記憶領域33と論
理比較回路6から供給されるフェイル情報を格納する第
2の記憶領域20とロジックパターン生成器2から供給
されるフェイル情報のアドレスを格納する第3の記憶領
域19とを有する記憶手段と、上記パターン番号と上記
フェイル情報のアドレスを設定するアドレスカウンタ2
1と、被試験半導体ウェーハから検出されるテスト終了
信号を遅延させる遅延回路26と、遅延されたテスト終
了信号と次にテストされるテストスタート信号との論理
積を出力するアンド回路27から供給される信号に基づ
いてアドレスを設定する信号をアドレスカウンタ21に
供給するマルチプレクス回路28とを備えた。
Description
【0001】
【発明の属する技術分野】本発明は、測定装置及びこれ
を用いた測定システム並びにこれらを用いた測定方法、
特にフェイル解析メモリおよびこれを用いた半導体テス
トシステム並びにこれらを用いた半導体試験方法に関す
る。
を用いた測定システム並びにこれらを用いた測定方法、
特にフェイル解析メモリおよびこれを用いた半導体テス
トシステム並びにこれらを用いた半導体試験方法に関す
る。
【0002】
【従来の技術】近年、半導体装置の集積度は加速度的に
向上し、LSI、VLSIからULSIとなるに従い、
集積回路の機能はますます複雑になり、廉価で信頼性の
高い半導体装置を提供するために高速かつ高精度の試験
方法の検討が重要視されている。特に、大量に生産され
るロジック製品については、試験結果の不良情報に基づ
いて故障解析を行い、回路上の欠陥を早期に発見して、
設計変更を実施することが、製品の信頼性を高め、製造
の歩留まりを改善して製造原価を低減させる上で極めて
重要であり、試験を高い効率で行うための方法および試
験装置の開発が強く望まれている。
向上し、LSI、VLSIからULSIとなるに従い、
集積回路の機能はますます複雑になり、廉価で信頼性の
高い半導体装置を提供するために高速かつ高精度の試験
方法の検討が重要視されている。特に、大量に生産され
るロジック製品については、試験結果の不良情報に基づ
いて故障解析を行い、回路上の欠陥を早期に発見して、
設計変更を実施することが、製品の信頼性を高め、製造
の歩留まりを改善して製造原価を低減させる上で極めて
重要であり、試験を高い効率で行うための方法および試
験装置の開発が強く望まれている。
【0003】ここで論理LSIの量産時での試験方法に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【0004】なお、以下の各図において同一部分には同
一の参照番号を付してその説明は省略する。
一の参照番号を付してその説明は省略する。
【0005】図10は、汎用的なLSI機能試験におけ
るロジックテストの方法の概略を示すブロック図であ
る。
るロジックテストの方法の概略を示すブロック図であ
る。
【0006】先ず、ロジックパターン発生手段124に
より試験用のロジックパターンと合否判定の基準となる
期待値パターンを発生させる。次に、ロジックパターン
供給手段125により被試験LSI300(以下、DU
T:Device Under Test という。)の入力端子290に
該ロジックパターンを入力する。
より試験用のロジックパターンと合否判定の基準となる
期待値パターンを発生させる。次に、ロジックパターン
供給手段125により被試験LSI300(以下、DU
T:Device Under Test という。)の入力端子290に
該ロジックパターンを入力する。
【0007】さらに、電源190により駆動されるDU
T300の論理回路がこのロジックパターンに応じて出
力端子310に出力するパターンをパターン比較手段1
45が期待値パターン供給手段126から供給される期
待値パターンと比較し、合否判定手段400により合否
の判定を行う。
T300の論理回路がこのロジックパターンに応じて出
力端子310に出力するパターンをパターン比較手段1
45が期待値パターン供給手段126から供給される期
待値パターンと比較し、合否判定手段400により合否
の判定を行う。
【0008】このような方法を用いて試験を行う半導体
テストシステムにおいて、試験中に不良が発生した場合
に、ロジックパターン毎に不良箇所・不良の内容を記憶
する記憶手段がフェイル解析メモリである。
テストシステムにおいて、試験中に不良が発生した場合
に、ロジックパターン毎に不良箇所・不良の内容を記憶
する記憶手段がフェイル解析メモリである。
【0009】従来の技術によるフェイル解析メモリの1
具体例の構成について図11のブロック図を参照しなが
ら説明する。
具体例の構成について図11のブロック図を参照しなが
ら説明する。
【0010】ロジックパターン発生器2は、試験の周期
に同期してロジックパターンと期待値パターンとを発生
するロジックパターン発生手段である。論理比較回路6
は、パターン比較手段145での比較結果とパターン発
生器2から供給される期待値パターンとを比較し、良否
を判定する合否判定手段である。論理比較回路6からの
フェイルピンデータやパターン発生器2のカウンタ値を
格納する記憶手段がフェイル解析メモリ7である。CP
U(Central Processing Unit)8は、システム全体を
制御するとともに、フェイル解析メモリ7に格納されて
いるフェイル情報の抽出を行う制御手段である。
に同期してロジックパターンと期待値パターンとを発生
するロジックパターン発生手段である。論理比較回路6
は、パターン比較手段145での比較結果とパターン発
生器2から供給される期待値パターンとを比較し、良否
を判定する合否判定手段である。論理比較回路6からの
フェイルピンデータやパターン発生器2のカウンタ値を
格納する記憶手段がフェイル解析メモリ7である。CP
U(Central Processing Unit)8は、システム全体を
制御するとともに、フェイル解析メモリ7に格納されて
いるフェイル情報の抽出を行う制御手段である。
【0011】フェイル解析メモリ7は、不良箇所のアド
レスを設定するアドレスカウンタ21と、該アドレスカ
ウンタ21から供給されるアドレス信号に従ってパター
ン発生器2から供給されるカウンタ値を格納するアドレ
スメモリ19と、同様にアドレスカウンタ21から供給
されるアドレス信号に従って論理比較回路6から供給さ
れるDUTの不良内容であるフェイルピンデータを格納
するフェイルピンデータメモリ20とを備えている。
レスを設定するアドレスカウンタ21と、該アドレスカ
ウンタ21から供給されるアドレス信号に従ってパター
ン発生器2から供給されるカウンタ値を格納するアドレ
スメモリ19と、同様にアドレスカウンタ21から供給
されるアドレス信号に従って論理比較回路6から供給さ
れるDUTの不良内容であるフェイルピンデータを格納
するフェイルピンデータメモリ20とを備えている。
【0012】このフェイル解析メモリ7の動作は、以下
の通りである。
の通りである。
【0013】DUTのサンプルのテスト中にロジックテ
スト不良を示すファンクションファイルが発生すると、
先ず、テストを終了させる。次に、論理比較回路6は、
アドレスカウンタ21のクロック入力にフェイル信号を
送り、アドレスカウンタ21は、アドレスメモリ19と
フェイルピンデータメモリ20のアドレスをカウントア
ップする。ロジックパターン発生器2は、このアドレス
カウンタ21の動作と同時にパターンアドレスカウンタ
やインデックスカウンタ等のカウンタ値25をアドレス
メモリ19に格納する。同様にして論理比較回路6は、
不良が発生したテスタピンの番号やDUTの出力結果等
のフェイルピンデータ24をフェイルピンデータメモリ
20の指定されたアドレスへ格納する。次に、CPU8
がアドレスを指定してアドレスメモリ19およびフェイ
ルピンデータメモリ20に格納された上記フェイル情報
を引き出してハードディスク等の補助記憶装置に格納す
る。その後、CPU8がテスタピンを次のサンプルへ移
動させ、次のサンプルのテストが開始すると、テストス
タート信号がアドレスカウンタ21のクロック入力に入
力され、これを受けてアドレスカウンタ21は、アドレ
スメモリ19およびフェイルピンデータメモリ20に記
憶された内容を消去する。
スト不良を示すファンクションファイルが発生すると、
先ず、テストを終了させる。次に、論理比較回路6は、
アドレスカウンタ21のクロック入力にフェイル信号を
送り、アドレスカウンタ21は、アドレスメモリ19と
フェイルピンデータメモリ20のアドレスをカウントア
ップする。ロジックパターン発生器2は、このアドレス
カウンタ21の動作と同時にパターンアドレスカウンタ
やインデックスカウンタ等のカウンタ値25をアドレス
メモリ19に格納する。同様にして論理比較回路6は、
不良が発生したテスタピンの番号やDUTの出力結果等
のフェイルピンデータ24をフェイルピンデータメモリ
20の指定されたアドレスへ格納する。次に、CPU8
がアドレスを指定してアドレスメモリ19およびフェイ
ルピンデータメモリ20に格納された上記フェイル情報
を引き出してハードディスク等の補助記憶装置に格納す
る。その後、CPU8がテスタピンを次のサンプルへ移
動させ、次のサンプルのテストが開始すると、テストス
タート信号がアドレスカウンタ21のクロック入力に入
力され、これを受けてアドレスカウンタ21は、アドレ
スメモリ19およびフェイルピンデータメモリ20に記
憶された内容を消去する。
【0014】このように、従来のフェイル解析メモリを
用いた半導体テストシステムでは、フェイル情報の引き
出しを1サンプル毎に、しかもチップインデックス処理
の前に行っていた。
用いた半導体テストシステムでは、フェイル情報の引き
出しを1サンプル毎に、しかもチップインデックス処理
の前に行っていた。
【0015】
【発明が解決しようとする課題】しかしながら、近年の
半導体装置の集積度のますますの向上とピン数の増加に
より、1サンプルあたりの試験に長時間を要するように
なってきている。この一方、高速で故障解析を行うため
には、解析可能な数量のフェイル情報が必要であり、そ
のためには量産時のフェイル情報を蓄積する必要があ
る。
半導体装置の集積度のますますの向上とピン数の増加に
より、1サンプルあたりの試験に長時間を要するように
なってきている。この一方、高速で故障解析を行うため
には、解析可能な数量のフェイル情報が必要であり、そ
のためには量産時のフェイル情報を蓄積する必要があ
る。
【0016】これに対して、従来の技術に基づく上記の
半導体テストシステムを用いた半導体試験方法では、こ
れらのフェイル情報を得るに当たり、前述した通り、1
サンプルの試験を開始する度にフェイルメモリのアドレ
スカウンタをクリアするため、1サンプルの試験が終了
する度にフェイル情報をチップインデックス処理前に抽
出しなければならず、全体の試験時間がますます長時間
となり、半導体試験のスループットが低下するという問
題があった。
半導体テストシステムを用いた半導体試験方法では、こ
れらのフェイル情報を得るに当たり、前述した通り、1
サンプルの試験を開始する度にフェイルメモリのアドレ
スカウンタをクリアするため、1サンプルの試験が終了
する度にフェイル情報をチップインデックス処理前に抽
出しなければならず、全体の試験時間がますます長時間
となり、半導体試験のスループットが低下するという問
題があった。
【0017】本発明は上記事情に鑑みてなされたもので
あり、その目的は半導体装置の試験評価において、試験
に要する時間を短縮することができるフェイル解析メモ
リおよびこれを用いた半導体テストシステム並びにこれ
らを用いた半導体試験方法を提供することにある。
あり、その目的は半導体装置の試験評価において、試験
に要する時間を短縮することができるフェイル解析メモ
リおよびこれを用いた半導体テストシステム並びにこれ
らを用いた半導体試験方法を提供することにある。
【0018】
【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図るものである。
より上記課題の解決を図るものである。
【0019】即ち、本発明(請求項1)によれば、テス
ト用のロジックパターン信号を第1の被試験体に入力す
るロジックパターン入力過程と、前記第1の被試験体か
ら出力された信号を良否の判定基準となるパターン信号
と比較する信号比較過程と、前記信号比較過程により得
られた試験合否の結果を第1の記憶手段に格納する第1
の記憶過程と、前記信号比較過程により得られた不良結
果の内容であるフェイル情報を前記第1の被試験体を複
数有する第2の被試験体毎に第2の記憶手段に格納する
第2の記憶過程と、試験が終了した前記第2の被試験体
を次の第2の被試験体に取り替えるインデックス過程
と、前記第2の記憶手段に格納された前記フェイル情報
を前記インデックス過程に並行して引き出して前記第1
の記憶手段に格納するフェイル情報抽出過程と、前記フ
ェイル情報抽出過程により引き出されたフェイル情報と
前記試験合否の結果に基づいて前記フェイル情報と不良
が発生した箇所とを対応させて前記第1の記憶手段に格
納するフェイル発生箇所特定過程とを含む半導体試験方
法が提供される。
ト用のロジックパターン信号を第1の被試験体に入力す
るロジックパターン入力過程と、前記第1の被試験体か
ら出力された信号を良否の判定基準となるパターン信号
と比較する信号比較過程と、前記信号比較過程により得
られた試験合否の結果を第1の記憶手段に格納する第1
の記憶過程と、前記信号比較過程により得られた不良結
果の内容であるフェイル情報を前記第1の被試験体を複
数有する第2の被試験体毎に第2の記憶手段に格納する
第2の記憶過程と、試験が終了した前記第2の被試験体
を次の第2の被試験体に取り替えるインデックス過程
と、前記第2の記憶手段に格納された前記フェイル情報
を前記インデックス過程に並行して引き出して前記第1
の記憶手段に格納するフェイル情報抽出過程と、前記フ
ェイル情報抽出過程により引き出されたフェイル情報と
前記試験合否の結果に基づいて前記フェイル情報と不良
が発生した箇所とを対応させて前記第1の記憶手段に格
納するフェイル発生箇所特定過程とを含む半導体試験方
法が提供される。
【0020】また、本発明(請求項2)によれば、半導
体試験における不良結果の内容であるフェイル情報を第
1の被試験体毎に第1の記憶手段に格納する設定から前
記第1の被試験体を複数有する第2の被試験体毎に前記
第1の記憶手段に格納する設定に選択的に切り替える準
備過程と、テスト用のロジックパターン信号を前記第1
の被試験体に入力するロジックパターン入力過程と、前
記第1の被試験体から出力された信号を良否の判定基準
となるパターン信号と比較する信号比較過程と、前記信
号比較過程により得られた試験合否の結果を第2の記憶
手段に格納する第1の記憶過程と、前記信号比較過程に
より得られたフェイル情報を前記第2の被試験体毎に第
1の記憶手段に格納する過程と、試験が終了した前記第
2の被試験体を次の第2の被試験体に取り替えるインデ
ックス過程と、前記第1の記憶手段に格納された前記フ
ェイル情報を前記インデックス過程に並行して引き出し
て前記第2の記憶手段に格納するフェイル情報抽出過程
と、前記フェイル情報抽出過程により引き出されたフェ
イル情報と前記試験合否の結果に基づいて前記フェイル
情報と不良が発生した箇所とを対応させて前記第2の記
憶手段に格納するフェイル発生箇所特定過程とを含む半
導体試験方法が提供される。
体試験における不良結果の内容であるフェイル情報を第
1の被試験体毎に第1の記憶手段に格納する設定から前
記第1の被試験体を複数有する第2の被試験体毎に前記
第1の記憶手段に格納する設定に選択的に切り替える準
備過程と、テスト用のロジックパターン信号を前記第1
の被試験体に入力するロジックパターン入力過程と、前
記第1の被試験体から出力された信号を良否の判定基準
となるパターン信号と比較する信号比較過程と、前記信
号比較過程により得られた試験合否の結果を第2の記憶
手段に格納する第1の記憶過程と、前記信号比較過程に
より得られたフェイル情報を前記第2の被試験体毎に第
1の記憶手段に格納する過程と、試験が終了した前記第
2の被試験体を次の第2の被試験体に取り替えるインデ
ックス過程と、前記第1の記憶手段に格納された前記フ
ェイル情報を前記インデックス過程に並行して引き出し
て前記第2の記憶手段に格納するフェイル情報抽出過程
と、前記フェイル情報抽出過程により引き出されたフェ
イル情報と前記試験合否の結果に基づいて前記フェイル
情報と不良が発生した箇所とを対応させて前記第2の記
憶手段に格納するフェイル発生箇所特定過程とを含む半
導体試験方法が提供される。
【0021】本発明の実施の一態様によれば、前記第2
の被試験体は、半導体ウェーハであり、前記第1の被試
験体は、前記半導体ウェーハ上に配列して形成された半
導体チップである。
の被試験体は、半導体ウェーハであり、前記第1の被試
験体は、前記半導体ウェーハ上に配列して形成された半
導体チップである。
【0022】また、本発明の他の実施の態様によれば、
前記第1の被試験体は、半導体ウェーハであり、前記第
2の被試験体は、所定数の前記半導体ウェーハでなるロ
ットである。
前記第1の被試験体は、半導体ウェーハであり、前記第
2の被試験体は、所定数の前記半導体ウェーハでなるロ
ットである。
【0023】また、本発明(請求項5)によれば、テス
ト用のロジックパターン信号を被試験半導体装置に入力
し、前記被試験半導体装置から出力された信号を判定基
準パターンと比較することにより前記被試験半導体装置
の良否を判定し、不良結果の内容であるフェイル情報を
抽出する半導体テストシステムに用いられ、前記フェイ
ル情報を格納する記憶手段と、前記記憶手段が格納する
フェイル情報を前記第1の被試験体を複数有する第2の
被試験体毎に格納させるフェイル情報格納量制御手段と
を備えたフェイル解析メモリ装置が提供される。
ト用のロジックパターン信号を被試験半導体装置に入力
し、前記被試験半導体装置から出力された信号を判定基
準パターンと比較することにより前記被試験半導体装置
の良否を判定し、不良結果の内容であるフェイル情報を
抽出する半導体テストシステムに用いられ、前記フェイ
ル情報を格納する記憶手段と、前記記憶手段が格納する
フェイル情報を前記第1の被試験体を複数有する第2の
被試験体毎に格納させるフェイル情報格納量制御手段と
を備えたフェイル解析メモリ装置が提供される。
【0024】また、本発明(請求項6)によれば、テス
ト用のロジックパターン信号を被試験半導体装置に入力
し、前記被試験半導体装置から出力された信号を判定基
準パターンと比較することにより前記被試験半導体装置
の良否を判定し、不良結果の内容であるフェイル情報を
抽出する半導体テストシステムに用いられ、前記フェイ
ル情報を格納する第1の記憶領域と、前記フェイル情報
のアドレスを格納する第2の記憶領域とを有する記憶手
段と、前記アドレスを設定するアドレス設定手段と、前
記アドレス設定手段が設定するアドレスを第1の被試験
体を複数有する第2の被試験体毎に設定するアドレス制
御手段とを備えたフェイル解析メモリ装置が提供され
る。
ト用のロジックパターン信号を被試験半導体装置に入力
し、前記被試験半導体装置から出力された信号を判定基
準パターンと比較することにより前記被試験半導体装置
の良否を判定し、不良結果の内容であるフェイル情報を
抽出する半導体テストシステムに用いられ、前記フェイ
ル情報を格納する第1の記憶領域と、前記フェイル情報
のアドレスを格納する第2の記憶領域とを有する記憶手
段と、前記アドレスを設定するアドレス設定手段と、前
記アドレス設定手段が設定するアドレスを第1の被試験
体を複数有する第2の被試験体毎に設定するアドレス制
御手段とを備えたフェイル解析メモリ装置が提供され
る。
【0025】本発明の好ましい実施の態様としては、前
記記憶手段は、テスト用のロジックパターン信号のパタ
ーン番号を格納する第3の記憶領域をさらに有し、前記
アドレス設定手段は、前記パターン番号毎に前記アドレ
スを設定することことが望ましい。
記記憶手段は、テスト用のロジックパターン信号のパタ
ーン番号を格納する第3の記憶領域をさらに有し、前記
アドレス設定手段は、前記パターン番号毎に前記アドレ
スを設定することことが望ましい。
【0026】また、本発明のより好ましい実施の態様と
して、前記アドレス制御手段は、前記第2の被試験体か
ら検出されるテスト終了信号を遅延させる遅延回路と、
前記遅延回路から供給される遅延されたテスト終了信号
と前記第2の被試験体の次にテストされる第2の新たな
被試験体のなかで最初にテストされる第1の被試験体か
ら検出されるテストスタート信号との論理積を出力する
論理積回路とを備えることが望ましい。
して、前記アドレス制御手段は、前記第2の被試験体か
ら検出されるテスト終了信号を遅延させる遅延回路と、
前記遅延回路から供給される遅延されたテスト終了信号
と前記第2の被試験体の次にテストされる第2の新たな
被試験体のなかで最初にテストされる第1の被試験体か
ら検出されるテストスタート信号との論理積を出力する
論理積回路とを備えることが望ましい。
【0027】また、本発明のさらに好ましい実施の態様
として、前記アドレス制御手段は、前記第1の被試験体
から検出されるテストスタート信号に基づいて第1のア
ドレスを設定させる手段と、前記論理積回路から供給さ
れる信号に基づいて第2のアドレスを設定させる信号を
前記アドレス設定手段に選択的に供給する切換手段をさ
らに備えることが望ましい。
として、前記アドレス制御手段は、前記第1の被試験体
から検出されるテストスタート信号に基づいて第1のア
ドレスを設定させる手段と、前記論理積回路から供給さ
れる信号に基づいて第2のアドレスを設定させる信号を
前記アドレス設定手段に選択的に供給する切換手段をさ
らに備えることが望ましい。
【0028】前記切換手段は、マルチプレクサであると
よい。
よい。
【0029】本発明の実施の一態様によれば、前記第2
の被試験体は、半導体ウェーハであり、前記第1の被試
験体は、前記半導体ウェーハ上に配列して形成された半
導体チップである。
の被試験体は、半導体ウェーハであり、前記第1の被試
験体は、前記半導体ウェーハ上に配列して形成された半
導体チップである。
【0030】また、本発明の他の実施の態様によれば、
前記第1の被試験体は、半導体ウェーハであり、前記第
2の被試験体は、所定数の前記半導体ウェーハでなるロ
ットである。
前記第1の被試験体は、半導体ウェーハであり、前記第
2の被試験体は、所定数の前記半導体ウェーハでなるロ
ットである。
【0031】また、本発明(請求項13)によれば、各
種の指令信号を発してシステム全体の制御を行うCPU
と、試験の合否の結果情報その他の各種の情報を格納す
る記憶手段と、前記CPUの操作及び情報の表示を行う
入出力手段とを有する制御部と、内部電源供給手段と、
前記CPUの指令によりテストパターン信号と期待値パ
ターン信号を発生させるロジックパターン発生手段と、
前記CPUの指令により試験のタイミングを決定するク
ロックパルスを発生するタイミング信号発生手段と、前
記タイミング信号発生手段から供給されるタイミング信
号により前記パターン発生手段から供給されるテストパ
ターン信号の波形を整形して出力するフォーマット制御
手段と、前記第1の被試験体を複数有する第2の被試験
体を搭載するプローバを備え、前記フォーマット制御手
段から供給された前記テストパターン信号を入力ドライ
バにより第1の被試験体に出力し、前記第1の被試験体
から入力された信号を前記信号比較器により基準電圧と
比較してその結果を出力する半導体試験用ヘッドと、前
記CPUから供給されるディジタル信号をアナログ信号
に変換して出力信号及び入力信号の基準電圧を設定して
前記半導体試験用ヘッドの入力ドライバ及び信号比較器
を制御するD−A変換手段と、前記半導体試験用ヘッド
から供給される比較結果信号と前記ロジックパターン発
生手段から供給される期待値パターン信号との比較を行
い、合否の結果の情報と不良が発生した場合の不良内容
であるフェイル情報とを出力するパターン値比較手段
と、請求項5に記載のフェイル解析メモリ装置とを有す
る計測部とを備え、前記CPUは、前記プローバに搭載
する前記第2の被試験体の交換を行うインデックス処理
と並行して前記フェイル解析メモリ装置に格納されたフ
ェイル情報を抽出して前記記憶装置に格納する半導体テ
ストシステムが提供される。
種の指令信号を発してシステム全体の制御を行うCPU
と、試験の合否の結果情報その他の各種の情報を格納す
る記憶手段と、前記CPUの操作及び情報の表示を行う
入出力手段とを有する制御部と、内部電源供給手段と、
前記CPUの指令によりテストパターン信号と期待値パ
ターン信号を発生させるロジックパターン発生手段と、
前記CPUの指令により試験のタイミングを決定するク
ロックパルスを発生するタイミング信号発生手段と、前
記タイミング信号発生手段から供給されるタイミング信
号により前記パターン発生手段から供給されるテストパ
ターン信号の波形を整形して出力するフォーマット制御
手段と、前記第1の被試験体を複数有する第2の被試験
体を搭載するプローバを備え、前記フォーマット制御手
段から供給された前記テストパターン信号を入力ドライ
バにより第1の被試験体に出力し、前記第1の被試験体
から入力された信号を前記信号比較器により基準電圧と
比較してその結果を出力する半導体試験用ヘッドと、前
記CPUから供給されるディジタル信号をアナログ信号
に変換して出力信号及び入力信号の基準電圧を設定して
前記半導体試験用ヘッドの入力ドライバ及び信号比較器
を制御するD−A変換手段と、前記半導体試験用ヘッド
から供給される比較結果信号と前記ロジックパターン発
生手段から供給される期待値パターン信号との比較を行
い、合否の結果の情報と不良が発生した場合の不良内容
であるフェイル情報とを出力するパターン値比較手段
と、請求項5に記載のフェイル解析メモリ装置とを有す
る計測部とを備え、前記CPUは、前記プローバに搭載
する前記第2の被試験体の交換を行うインデックス処理
と並行して前記フェイル解析メモリ装置に格納されたフ
ェイル情報を抽出して前記記憶装置に格納する半導体テ
ストシステムが提供される。
【0032】さらに、本発明(請求項14)によれば、
各種の指令信号を発してシステム全体の制御を行うCP
Uと、試験の合否の結果情報その他の各種の情報を格納
する記憶手段と、前記CPUの操作及び情報の表示を行
う入出力手段とを有する制御部と、内部電源供給手段
と、前記CPUの指令によりテストパターン信号と期待
値パターン信号を発生させるロジックパターン発生手段
と、前記CPUの指令により試験のタイミングを決定す
るクロックパルスを発生するタイミング信号発生手段
と、前記タイミング信号発生手段から供給されるタイミ
ング信号により前記パターン発生手段から供給されるテ
ストパターン信号の波形を整形して出力するフォーマッ
ト制御手段と、前記第1の被試験体を複数有する第2の
被試験体を搭載するプローバを備え、前記フォーマット
制御手段から供給された前記テストパターン信号を入力
ドライバにより第1の被試験体に出力し、前記第1の被
試験体から入力された信号を前記信号比較器により基準
電圧と比較してその結果を出力する半導体試験用ヘッド
と、前記CPUから供給されるディジタル信号をアナロ
グ信号に変換して出力信号及び入力信号の基準電圧を設
定して前記半導体試験用ヘッドの入力ドライバ及び信号
比較器を制御するD−A変換手段と、前記半導体試験用
ヘッドから供給される比較結果信号と前記ロジックパタ
ーン発生手段から供給される期待値パターン信号との比
較を行い、合否の結果の情報と不良が発生した場合の不
良内容であるフェイル情報とを出力するパターン値比較
手段と、請求項6ないし12のいずれかに記載のフェイ
ル解析メモリ装置とを有する計測部とを備え、前記CP
Uは、前記プローバに搭載する前記第2の被試験体の交
換を行うインデックス処理と並行して前記フェイル解析
メモリ装置に格納されたフェイル情報を抽出して前記記
憶装置に格納する半導体テストシステムが提供される。
各種の指令信号を発してシステム全体の制御を行うCP
Uと、試験の合否の結果情報その他の各種の情報を格納
する記憶手段と、前記CPUの操作及び情報の表示を行
う入出力手段とを有する制御部と、内部電源供給手段
と、前記CPUの指令によりテストパターン信号と期待
値パターン信号を発生させるロジックパターン発生手段
と、前記CPUの指令により試験のタイミングを決定す
るクロックパルスを発生するタイミング信号発生手段
と、前記タイミング信号発生手段から供給されるタイミ
ング信号により前記パターン発生手段から供給されるテ
ストパターン信号の波形を整形して出力するフォーマッ
ト制御手段と、前記第1の被試験体を複数有する第2の
被試験体を搭載するプローバを備え、前記フォーマット
制御手段から供給された前記テストパターン信号を入力
ドライバにより第1の被試験体に出力し、前記第1の被
試験体から入力された信号を前記信号比較器により基準
電圧と比較してその結果を出力する半導体試験用ヘッド
と、前記CPUから供給されるディジタル信号をアナロ
グ信号に変換して出力信号及び入力信号の基準電圧を設
定して前記半導体試験用ヘッドの入力ドライバ及び信号
比較器を制御するD−A変換手段と、前記半導体試験用
ヘッドから供給される比較結果信号と前記ロジックパタ
ーン発生手段から供給される期待値パターン信号との比
較を行い、合否の結果の情報と不良が発生した場合の不
良内容であるフェイル情報とを出力するパターン値比較
手段と、請求項6ないし12のいずれかに記載のフェイ
ル解析メモリ装置とを有する計測部とを備え、前記CP
Uは、前記プローバに搭載する前記第2の被試験体の交
換を行うインデックス処理と並行して前記フェイル解析
メモリ装置に格納されたフェイル情報を抽出して前記記
憶装置に格納する半導体テストシステムが提供される。
【0033】本発明によれば、従来のフェイル解析メモ
リに簡単な回路を追加するだけでフェイル情報の引き出
しを第2の被試験体のインデックス処理と並行して行う
ことができるので、第1の被試験体のテスト時間の長短
に依存することなくフェイル情報の抽出を行うことがで
きる。
リに簡単な回路を追加するだけでフェイル情報の引き出
しを第2の被試験体のインデックス処理と並行して行う
ことができるので、第1の被試験体のテスト時間の長短
に依存することなくフェイル情報の抽出を行うことがで
きる。
【0034】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態のいくつかについて説明する。
明の実施の形態のいくつかについて説明する。
【0035】先ず、本発明に係るフェイル解析メモリの
第1の実施の形態について図4を参照しながら説明す
る。
第1の実施の形態について図4を参照しながら説明す
る。
【0036】図4は、本発明に係るフェイル解析メモリ
の第1の実施の形態であるフェイル解析メモリ37を含
む回路図である。
の第1の実施の形態であるフェイル解析メモリ37を含
む回路図である。
【0037】図4に示すように、フェイル解析メモリ3
7は、図11に示す従来技術によるフェイル解析メモリ
が備えたアドレスメモリ19、フェイルピンデータメモ
リ20、アドレスカウンタ21の他、本発明において特
徴的な3つの回路であるディレイ回路26とAND回路
27とマルチプレクサ28とを備えている。
7は、図11に示す従来技術によるフェイル解析メモリ
が備えたアドレスメモリ19、フェイルピンデータメモ
リ20、アドレスカウンタ21の他、本発明において特
徴的な3つの回路であるディレイ回路26とAND回路
27とマルチプレクサ28とを備えている。
【0038】ディレイ回路26は、1ウェーハ内の全て
のサンプルのテストが終了した場合にテスタピンにより
検出され供給されるウェーハエンド信号を受け、該ウェ
ーハエンド信号を所定時間遅延させてAND回路27へ
供給する。
のサンプルのテストが終了した場合にテスタピンにより
検出され供給されるウェーハエンド信号を受け、該ウェ
ーハエンド信号を所定時間遅延させてAND回路27へ
供給する。
【0039】AND回路27は、サンプルのテストスタ
ート信号とディレイ回路26から供給されるウェーハエ
ンド信号の遅延信号とを受けて、これらの論理積の信
号、即ちウェーハ切換後の最初のサンプルのテストスタ
ート信号のみをマルチプレクサ28に供給する。
ート信号とディレイ回路26から供給されるウェーハエ
ンド信号の遅延信号とを受けて、これらの論理積の信
号、即ちウェーハ切換後の最初のサンプルのテストスタ
ート信号のみをマルチプレクサ28に供給する。
【0040】マルチプレクサ28は、AND回路27か
らの入力端子とサンプルからのテストスタート信号の直
接の入力端子とを備え、CPU8から供給される選択信
号29により2つの入力端子のうちいずれかの入力端子
からの信号を選択的に受け取り、該信号に基づいてアド
レスカウンタ21をクリアするクリア信号をアドレスカ
ウンタ21に供給する。即ち、マルチプレクサ28は、
フェイル情報のクリアをサンプルのテストスタート毎に
行うか、ウェーハのテストスタート毎に行うかの切換を
行う。
らの入力端子とサンプルからのテストスタート信号の直
接の入力端子とを備え、CPU8から供給される選択信
号29により2つの入力端子のうちいずれかの入力端子
からの信号を選択的に受け取り、該信号に基づいてアド
レスカウンタ21をクリアするクリア信号をアドレスカ
ウンタ21に供給する。即ち、マルチプレクサ28は、
フェイル情報のクリアをサンプルのテストスタート毎に
行うか、ウェーハのテストスタート毎に行うかの切換を
行う。
【0041】図4に示すフェイル解析メモリ37の動作
は以下の通りである。
は以下の通りである。
【0042】即ち、先ず、テストを開始する前の準備と
して、CPUによりマルチプレクサ28の入力の切換を
行う。後述する本発明に係る試験方法に基づいてテスト
を行う場合には、マルチプレクサ28の入力をa側に切
り替える。マルチプレクサ28の入力をa側にセットす
ることによりフェイル解析メモリ37は、ウェーハ毎の
ファンクションフェイルを記憶することができる。
して、CPUによりマルチプレクサ28の入力の切換を
行う。後述する本発明に係る試験方法に基づいてテスト
を行う場合には、マルチプレクサ28の入力をa側に切
り替える。マルチプレクサ28の入力をa側にセットす
ることによりフェイル解析メモリ37は、ウェーハ毎の
ファンクションフェイルを記憶することができる。
【0043】テストを開始した後、ファンクションフェ
イルが発生すると、そのフェイル情報は、アドレスメモ
リ19およびフェイルピンデータメモリ20に順次格納
されていく。
イルが発生すると、そのフェイル情報は、アドレスメモ
リ19およびフェイルピンデータメモリ20に順次格納
されていく。
【0044】1ウェーハ分のテストが終了すると、試験
工程はウェーハインデックス処理に移行するので、この
インデックス処理に並行してCPU8がアドレスメモリ
19およびフェイルピンデータメモリ20に格納された
1ウェーハ分のフェイル情報を引き出す。テスタピンの
プローバの性能にも依存するが、一般にウェーハインデ
ックス処理には、1分ないし2分の時間が必要なので、
この時間内でフェイル情報の抽出は十分に可能である。
工程はウェーハインデックス処理に移行するので、この
インデックス処理に並行してCPU8がアドレスメモリ
19およびフェイルピンデータメモリ20に格納された
1ウェーハ分のフェイル情報を引き出す。テスタピンの
プローバの性能にも依存するが、一般にウェーハインデ
ックス処理には、1分ないし2分の時間が必要なので、
この時間内でフェイル情報の抽出は十分に可能である。
【0045】このように、ウェーハインデックス処理中
にフェイル情報の抽出処理を並行して行うことにより、
テスト時間が従来技術と比較して大幅に短縮される。そ
の効果を図6を参照しながら具体的に説明する。
にフェイル情報の抽出処理を並行して行うことにより、
テスト時間が従来技術と比較して大幅に短縮される。そ
の効果を図6を参照しながら具体的に説明する。
【0046】図6は、n個のサンプルでなるウェーハを
従来の技術でテストした場合の全ウェーハ処理時間を上
段に、同一のウェーハを本発明に係る方法でテストした
場合のウェーハ処理時間を下段に記載した概念図であ
る。従来の技術では、チップインデックス処理後にフェ
イル情報を取り出すので、全処理時間TPは、 TP=(T1+T2+T3)×n+T5 である。
従来の技術でテストした場合の全ウェーハ処理時間を上
段に、同一のウェーハを本発明に係る方法でテストした
場合のウェーハ処理時間を下段に記載した概念図であ
る。従来の技術では、チップインデックス処理後にフェ
イル情報を取り出すので、全処理時間TPは、 TP=(T1+T2+T3)×n+T5 である。
【0047】一方、本発明においては、ウェーハインデ
ックス処理と並行してフェイル情報の抽出処理を行うの
で、全処理時間TIは、 TI=(T1+T3)×n+T5 となり、TPーTI=T2×n[s]だけ処理時間を短縮
することができる。
ックス処理と並行してフェイル情報の抽出処理を行うの
で、全処理時間TIは、 TI=(T1+T3)×n+T5 となり、TPーTI=T2×n[s]だけ処理時間を短縮
することができる。
【0048】図4に戻り、フェイル情報が引き出され、
ウェーハインデックス処理が完了すると、新たなウェー
ハの最初のサンプルに対するテストスタート信号がマル
チプレクサ28に入力され、これによりマルチプレクサ
28がクリア信号を出力し、このクリア信号を受けたア
ドレスカウンタ21がアドレスメモリ19およびフェイ
ルピンデータメモリ20に格納されたデータを消去す
る。
ウェーハインデックス処理が完了すると、新たなウェー
ハの最初のサンプルに対するテストスタート信号がマル
チプレクサ28に入力され、これによりマルチプレクサ
28がクリア信号を出力し、このクリア信号を受けたア
ドレスカウンタ21がアドレスメモリ19およびフェイ
ルピンデータメモリ20に格納されたデータを消去す
る。
【0049】このデータクリア信号を出力する動作を図
5のタイムチャートを参照して説明する。
5のタイムチャートを参照して説明する。
【0050】CPU8によりマルチプレクサ28の入力
がa側にセットされると、サンプル毎のテストスタート
信号は、マルチプレクサ28でなく、AND回路27に
入力されるので、ウェーハエンド信号がディレイ回路2
6に入力されない間は、AND回路27の出力は「0」
であり、マルチプレクサ28は、アドレスカウンタ21
に対するクリア信号を出力しない。
がa側にセットされると、サンプル毎のテストスタート
信号は、マルチプレクサ28でなく、AND回路27に
入力されるので、ウェーハエンド信号がディレイ回路2
6に入力されない間は、AND回路27の出力は「0」
であり、マルチプレクサ28は、アドレスカウンタ21
に対するクリア信号を出力しない。
【0051】ウェーハ内の全サンプルのテストが終了す
ると、ウェーハインデックスの間「1」を出力するウェ
ーハエンド信号がディレイ回路26に入力される。
ると、ウェーハインデックスの間「1」を出力するウェ
ーハエンド信号がディレイ回路26に入力される。
【0052】ウェーハインデックスが完了し、ウェーハ
エンド信号が「0」になった直後に最初のサンプルに対
するテストスタート信号がAND回路27に入力される
が、ウェーハエンド信号は、ディレイ回路26により、
T秒間遅れてAND回路27に入力されるので、AND
回路27は、論理積「1」をマルチプレックス回路28
に出力し、これにより、マルチプレクサ28がアドレス
カウンタ21に対するクリア信号を出力する。
エンド信号が「0」になった直後に最初のサンプルに対
するテストスタート信号がAND回路27に入力される
が、ウェーハエンド信号は、ディレイ回路26により、
T秒間遅れてAND回路27に入力されるので、AND
回路27は、論理積「1」をマルチプレックス回路28
に出力し、これにより、マルチプレクサ28がアドレス
カウンタ21に対するクリア信号を出力する。
【0053】このように、本発明に係るフェイル解析メ
モリは、サンプル毎のフェイル情報の格納とウェーハ毎
のフェイル情報の格納とを選択する切換手段を備えてい
るので、ウェーハ単位でフェイル情報を記憶させること
ができる。また、格納されたフェイル情報の抽出は、ウ
ェーハインデックスの処理と並行して行われるので、サ
ンプルのテスト時間の影響を受けることなく効率の高い
半導体試験を実施することができる。
モリは、サンプル毎のフェイル情報の格納とウェーハ毎
のフェイル情報の格納とを選択する切換手段を備えてい
るので、ウェーハ単位でフェイル情報を記憶させること
ができる。また、格納されたフェイル情報の抽出は、ウ
ェーハインデックスの処理と並行して行われるので、サ
ンプルのテスト時間の影響を受けることなく効率の高い
半導体試験を実施することができる。
【0054】次に、本発明にかかる半導体テストシステ
ムの実施の形態について図面を参照しながら説明する。
ムの実施の形態について図面を参照しながら説明する。
【0055】図7は、本発明にかかる半導体テストシス
テムの第1の実施の形態の構成を示したブロック図であ
る。
テムの第1の実施の形態の構成を示したブロック図であ
る。
【0056】図7に示す半導体テストシステム80は、
DUTの様々な特性を測定する計測部100とこれを制
御する制御部200とで構成される。
DUTの様々な特性を測定する計測部100とこれを制
御する制御部200とで構成される。
【0057】制御部200は、マイクロプロセッサなど
のCPU8、磁気ディスク装置、ハードディスク装置な
どの記憶装置220、キーボード、ラインプリンタなど
の入出力装置230などで構成される。
のCPU8、磁気ディスク装置、ハードディスク装置な
どの記憶装置220、キーボード、ラインプリンタなど
の入出力装置230などで構成される。
【0058】計測部100は、CPU8の指令によりテ
ストパターン信号を発生するロジックパターン生成器1
20、試験のタイミングを決定するクロックパルスを発
生するタイミング発生器110、タイミング発生器11
0のパルス信号に基づいてテストパターン信号の波形整
形を行うフォーマットコントローラ130、CPU8か
ら供給されるディジタル信号をアナログ信号に変換する
D−A変換器170、テストパターン信号をDUTに出
力し、内蔵する信号比較器155、156によりDUT
から入力された信号を基準電圧と比較する半導体試験用
ヘッド150、該比較結果の信号と期待値パターン信号
との比較解析を行うパターン値比較器140、該解析結
果の情報を格納するフェイル解析メモリ37及びプログ
ラマブル電源190などで構成される。
ストパターン信号を発生するロジックパターン生成器1
20、試験のタイミングを決定するクロックパルスを発
生するタイミング発生器110、タイミング発生器11
0のパルス信号に基づいてテストパターン信号の波形整
形を行うフォーマットコントローラ130、CPU8か
ら供給されるディジタル信号をアナログ信号に変換する
D−A変換器170、テストパターン信号をDUTに出
力し、内蔵する信号比較器155、156によりDUT
から入力された信号を基準電圧と比較する半導体試験用
ヘッド150、該比較結果の信号と期待値パターン信号
との比較解析を行うパターン値比較器140、該解析結
果の情報を格納するフェイル解析メモリ37及びプログ
ラマブル電源190などで構成される。
【0059】ロジックパターン生成器は、図4に示すロ
ジックパターン発生器2を含み、また、パターン値比較
器140は、図4に示す論理比較回路6を備えている。
ジックパターン発生器2を含み、また、パターン値比較
器140は、図4に示す論理比較回路6を備えている。
【0060】各構成部分間の動作関係は次の通りであ
る。
る。
【0061】先ず、CPU8の指令により、ロジックパ
ターン生成器120が機能試験用のパターン信号を発生
し、フォーマットコントローラ130に送る。なお、該
ロジックパターン生成器120は、DUTへの信号を駆
動し、パターン毎にDUTからの信号と期待値との比較
を実施するか否かの信号も出力する。
ターン生成器120が機能試験用のパターン信号を発生
し、フォーマットコントローラ130に送る。なお、該
ロジックパターン生成器120は、DUTへの信号を駆
動し、パターン毎にDUTからの信号と期待値との比較
を実施するか否かの信号も出力する。
【0062】また、タイミング発生器110は、CPU
8の指令により、機能試験の周期やクロックパルスの立
ち上がり、立ち下がりのタイミングパルスを発生し、フ
ォーマットコントローラ130に送る。
8の指令により、機能試験の周期やクロックパルスの立
ち上がり、立ち下がりのタイミングパルスを発生し、フ
ォーマットコントローラ130に送る。
【0063】次に、フォーマットコントローラ130
は、ロジックパターン生成器120から発生される論理
「1」、論理「0」の試験パターン信号をタイミング発
生器110から供給されるタイミングパルスにより所定
の波形モードに整形し、半導体試験用ヘッド150へ送
る。
は、ロジックパターン生成器120から発生される論理
「1」、論理「0」の試験パターン信号をタイミング発
生器110から供給されるタイミングパルスにより所定
の波形モードに整形し、半導体試験用ヘッド150へ送
る。
【0064】一方、D−A変換器170は、CPU8か
ら供給されるディジタル信号をアナログ信号に変換し、
半導体試験用ヘッド150のDUT300への入力パタ
ーンのレベル設定やDUT300からの出力パターンの
判定レベルの設定を行う。次に、半導体試験用ヘッド1
50は、D−A変換器170によりレベル設定されたテ
ストパターン入力ドライバ151によりフォーマットコ
ントローラ130から供給されたテストパターン信号の
電圧レベルを定め、図示しないテスタピンを介してDU
T300の入力ピンに印加する。
ら供給されるディジタル信号をアナログ信号に変換し、
半導体試験用ヘッド150のDUT300への入力パタ
ーンのレベル設定やDUT300からの出力パターンの
判定レベルの設定を行う。次に、半導体試験用ヘッド1
50は、D−A変換器170によりレベル設定されたテ
ストパターン入力ドライバ151によりフォーマットコ
ントローラ130から供給されたテストパターン信号の
電圧レベルを定め、図示しないテスタピンを介してDU
T300の入力ピンに印加する。
【0065】さらに、半導体試験用ヘッド150は、D
UT300が入力されたテストパターン信号に応じて出
力した信号を図示しないテスタピンを介して受け、信号
比較器155、156により、D−A変換器170で設
定された基準電圧との比較を行い、該比較結果をパター
ン値比較器140へ送る。このときDUTからの入力信
号のうち、高レベルのものは高レベル信号比較器155
により、また、低レベルの入力信号は、低レベル信号比
較器156により比較判断される。
UT300が入力されたテストパターン信号に応じて出
力した信号を図示しないテスタピンを介して受け、信号
比較器155、156により、D−A変換器170で設
定された基準電圧との比較を行い、該比較結果をパター
ン値比較器140へ送る。このときDUTからの入力信
号のうち、高レベルのものは高レベル信号比較器155
により、また、低レベルの入力信号は、低レベル信号比
較器156により比較判断される。
【0066】次に、パターン値比較器140は、半導体
試験用ヘッド150の信号比較器155、156から供
給された比較結果信号を期待値と比較し、該比較結果を
フェイル解析メモリ37に送る。期待値としては、論理
「1」、論理「0」の他、高インピーダンス状態などが
ある。また、比較結果の情報としては、ピン毎の良否の
試験結果の情報や不良が発生した試験パターンのアドレ
ス位置などがある。
試験用ヘッド150の信号比較器155、156から供
給された比較結果信号を期待値と比較し、該比較結果を
フェイル解析メモリ37に送る。期待値としては、論理
「1」、論理「0」の他、高インピーダンス状態などが
ある。また、比較結果の情報としては、ピン毎の良否の
試験結果の情報や不良が発生した試験パターンのアドレ
ス位置などがある。
【0067】フェイル解析メモリ37は、パターン値比
較器140から供給された上述の比較結果の情報を格納
する。
較器140から供給された上述の比較結果の情報を格納
する。
【0068】CPU8は、フェイル解析メモリ37に格
納されたフェイル情報をDUTのサンプル毎またはウェ
ーハ毎に取り出して記憶装置220に格納する。
納されたフェイル情報をDUTのサンプル毎またはウェ
ーハ毎に取り出して記憶装置220に格納する。
【0069】その後、これらの情報は、DUT300の
不良解析、機能試験パターンのデバッグなどに使用され
る他、研究開発に活用される。
不良解析、機能試験パターンのデバッグなどに使用され
る他、研究開発に活用される。
【0070】以上の操作を様々なロジックパターンにつ
いて繰り返すことによりDUTの良否が判定される。
いて繰り返すことによりDUTの良否が判定される。
【0071】図7に示す半導体テストシステム80はフ
ェイル解析メモリとして、図4に示した本発明にかかる
フェイル解析メモリ37を採用しているため、ウェーハ
単位でフェイル情報を記憶させることができ、また、ウ
ェーハインデックスの処理と並行してフェイル情報の抽
出を行うことができるので、DUTあたりのテスト時間
の長短に関わらず、効率の高い半導体試験を実施するこ
とができる。
ェイル解析メモリとして、図4に示した本発明にかかる
フェイル解析メモリ37を採用しているため、ウェーハ
単位でフェイル情報を記憶させることができ、また、ウ
ェーハインデックスの処理と並行してフェイル情報の抽
出を行うことができるので、DUTあたりのテスト時間
の長短に関わらず、効率の高い半導体試験を実施するこ
とができる。
【0072】次に、本発明に係る半導体テストシステム
を用いた半導体試験方法の第1の実施の形態について図
8のフローチャートを参照しながら説明する。
を用いた半導体試験方法の第1の実施の形態について図
8のフローチャートを参照しながら説明する。
【0073】先ず、テストの準備として図7に示す半導
体テストシステム80についてCPU8によりフェイル
解析メモリ37に備えられたマルチプレクサ28の入力
をウェーハ毎のフェイル情報格納にセットし(ステップ
S100)、その後、プローブバにDUTをセットして
テストを開始する(ステップS105,110)。
体テストシステム80についてCPU8によりフェイル
解析メモリ37に備えられたマルチプレクサ28の入力
をウェーハ毎のフェイル情報格納にセットし(ステップ
S100)、その後、プローブバにDUTをセットして
テストを開始する(ステップS105,110)。
【0074】テストにおける合否の記録は、図9(a)
に示すウェーハマトリックス30を用いて行う。
に示すウェーハマトリックス30を用いて行う。
【0075】即ち、テストを行う順序毎にサンプルのア
ドレスと合否の結果をカテゴリで分類した数字等のデー
タ配列を予め設定しておき、これらを試験の結果に対応
させて図7に示す制御部200の記憶装置220に格納
していく(ステップS210)。本実施形態において
は、図9(a)において矢印31で示すように、ウェー
ハの左上のサンプル(1,1)からサンプル(1,3)
へと右方向へテストが行われ、次は、最も近接した最上
段から2段目右端のサンプル(2,5)へ続き、さらに
その後は同段の左方向へとテストが続いていく。また、
テスト結果は、合格をパス:「00」、DCフェイル、
即ち、DUTに電流を流して電圧を測定し、または電圧
を印加して電流を測定するDCテストについての不良
を:「01」、さらにロジックテストの不良をFCフェ
イル:「10」とカテゴリ分類している。
ドレスと合否の結果をカテゴリで分類した数字等のデー
タ配列を予め設定しておき、これらを試験の結果に対応
させて図7に示す制御部200の記憶装置220に格納
していく(ステップS210)。本実施形態において
は、図9(a)において矢印31で示すように、ウェー
ハの左上のサンプル(1,1)からサンプル(1,3)
へと右方向へテストが行われ、次は、最も近接した最上
段から2段目右端のサンプル(2,5)へ続き、さらに
その後は同段の左方向へとテストが続いていく。また、
テスト結果は、合格をパス:「00」、DCフェイル、
即ち、DUTに電流を流して電圧を測定し、または電圧
を印加して電流を測定するDCテストについての不良
を:「01」、さらにロジックテストの不良をFCフェ
イル:「10」とカテゴリ分類している。
【0076】このようにして、各サンプル毎にテスト結
果を記録しながら、不良が発生したときは(ステップS
120)、ロジックテストを中止し(ステップS13
0)、フェイル解析メモリ37のアドレスメモリ19お
よびフェイルピンデータメモリ20でフェイルの内容を
記録していく(ステップS140)。図9(a)には、
サンプル(1,2)でDCフェイルが、また、サンプル
(1,3)および(2,5)でFCフェイルが発生した
ことが示され、一方、同図(b)には、アドレス1にフ
ェイル情報1、アドレス2にフェイル情報2が格納され
ていることが分かる。
果を記録しながら、不良が発生したときは(ステップS
120)、ロジックテストを中止し(ステップS13
0)、フェイル解析メモリ37のアドレスメモリ19お
よびフェイルピンデータメモリ20でフェイルの内容を
記録していく(ステップS140)。図9(a)には、
サンプル(1,2)でDCフェイルが、また、サンプル
(1,3)および(2,5)でFCフェイルが発生した
ことが示され、一方、同図(b)には、アドレス1にフ
ェイル情報1、アドレス2にフェイル情報2が格納され
ていることが分かる。
【0077】このウェーハ内の全サンプルのテストが終
了すると(ステップS150、160)、ウェーハイン
デックス処理(ステップS300)と並行して、フェイ
ル解析メモリ37に格納されたフェイル情報を取り出し
た後(ステップS400)、記憶装置220に格納され
た全テスト結果であるウェーハマップの内容と上記フェ
イル情報とを対応させて(ステップS410)、ウェー
ハマップの記憶領域とは別の他の記憶領域に格納する
(ステップS420)。
了すると(ステップS150、160)、ウェーハイン
デックス処理(ステップS300)と並行して、フェイ
ル解析メモリ37に格納されたフェイル情報を取り出し
た後(ステップS400)、記憶装置220に格納され
た全テスト結果であるウェーハマップの内容と上記フェ
イル情報とを対応させて(ステップS410)、ウェー
ハマップの記憶領域とは別の他の記憶領域に格納する
(ステップS420)。
【0078】図9の例では、サンプル(1,3)がフェ
イル情報1に、また、サンプル(2,5)がフェイル情
報2にそれぞれ対応して他の記憶領域に格納されること
になる。
イル情報1に、また、サンプル(2,5)がフェイル情
報2にそれぞれ対応して他の記憶領域に格納されること
になる。
【0079】このように、フェイル解析メモリで、不良
の内容であるフェイル情報のみが格納されても、ウェー
ハマップに記録された合否結果に対応させることによ
り、どのサンプルでどのような内容のフェイルが発生し
たかを記録することができる。ウェーハインデックス処
理が終了して次のウェーハの最初のサンプルのテストス
タート信号を検出すると(ステップS310)、アドレ
スカウンタ21は、フェイル解析メモリ37のアドレス
メモリ19およびフェイルピンデータメモリ20に格納
された情報をクリアする(ステップS320)。
の内容であるフェイル情報のみが格納されても、ウェー
ハマップに記録された合否結果に対応させることによ
り、どのサンプルでどのような内容のフェイルが発生し
たかを記録することができる。ウェーハインデックス処
理が終了して次のウェーハの最初のサンプルのテストス
タート信号を検出すると(ステップS310)、アドレ
スカウンタ21は、フェイル解析メモリ37のアドレス
メモリ19およびフェイルピンデータメモリ20に格納
された情報をクリアする(ステップS320)。
【0080】その後、サンプルアドレスに対応したフェ
イル情報を全テスト終了後に取り出して、不良解析・デ
バッグ等の重要資料として活用する。
イル情報を全テスト終了後に取り出して、不良解析・デ
バッグ等の重要資料として活用する。
【0081】このように、本発明に係る半導体試験方法
では、ウェーハインデックスの処理と並行してフェイル
情報を取り出すので、サンプルあたりのテスト時間の多
少に関わらず、高速のウェーハテストが可能となり、全
体のテスト時間を大幅に短縮させることができる。ま
た、抽出したフェイル情報の発生箇所は、ウェーハマッ
プにより容易に特定できるので、フェイル解析を高速で
行うことができる。
では、ウェーハインデックスの処理と並行してフェイル
情報を取り出すので、サンプルあたりのテスト時間の多
少に関わらず、高速のウェーハテストが可能となり、全
体のテスト時間を大幅に短縮させることができる。ま
た、抽出したフェイル情報の発生箇所は、ウェーハマッ
プにより容易に特定できるので、フェイル解析を高速で
行うことができる。
【0082】次に、本発明に係るフェイル解析メモリの
第2の実施の形態について図1を参照しながら説明す
る。
第2の実施の形態について図1を参照しながら説明す
る。
【0083】第1の実施の形態では、1つのテスト番号
で1つのテストパターンをテストすることを前提として
いる。しかし、DUTである半導体装置の集積度が極め
て高くなった今日では、1つのテスト番号で複数のテス
トパターンのテストを行う場合も多い。第1の実施の形
態に係るフェイル解析メモリ37では、抽出したフェイ
ルメモリがどのパターンに対応するものかを判断するこ
とができない。
で1つのテストパターンをテストすることを前提として
いる。しかし、DUTである半導体装置の集積度が極め
て高くなった今日では、1つのテスト番号で複数のテス
トパターンのテストを行う場合も多い。第1の実施の形
態に係るフェイル解析メモリ37では、抽出したフェイ
ルメモリがどのパターンに対応するものかを判断するこ
とができない。
【0084】そこで、複数のテストパターンのテストを
行う場合に抽出したフェイル情報とテストパターンとの
対応を容易にしたものがこの第2の実施形態に係るフェ
イル解析メモリ47である。
行う場合に抽出したフェイル情報とテストパターンとの
対応を容易にしたものがこの第2の実施形態に係るフェ
イル解析メモリ47である。
【0085】図1にフェイル解析メモリ47を含む回路
図を示す。
図を示す。
【0086】図1において、レジスタ32は、テスト対
象のパターン名を格納するレジスタであり、フェイル解
析メモリ47に備えられたレジスタメモリ33は、上記
レジスタ32の内容を格納するメモリである。即ち、フ
ェイル解析メモリ47は、前述した第1の実施の形態で
あるフェイル解析メモリ37にレジスタメモリ33をさ
らに備えた構成となっている。
象のパターン名を格納するレジスタであり、フェイル解
析メモリ47に備えられたレジスタメモリ33は、上記
レジスタ32の内容を格納するメモリである。即ち、フ
ェイル解析メモリ47は、前述した第1の実施の形態で
あるフェイル解析メモリ37にレジスタメモリ33をさ
らに備えた構成となっている。
【0087】本実施形態におけるフェイル解析メモリ4
7の動作は、前述の第1の実施の形態であるフェイル解
析メモリ37と基本的に同一であり、異なる点は、テス
ト対象となるパターン名が常にレジスタメモリ33のメ
モリに格納される点である。即ち、フェイルしたテスト
パターン名がレジスタメモリ33に格納され、ウェーハ
インデックス処理に並行して行われるフェイル情報の抽
出処理についても、アドレスメモリ19およびフェイル
ピンデータメモリ20に格納されたフェイル情報ととも
にレジスタメモリ33に格納されたテストパターン名が
同時に引き出される。
7の動作は、前述の第1の実施の形態であるフェイル解
析メモリ37と基本的に同一であり、異なる点は、テス
ト対象となるパターン名が常にレジスタメモリ33のメ
モリに格納される点である。即ち、フェイルしたテスト
パターン名がレジスタメモリ33に格納され、ウェーハ
インデックス処理に並行して行われるフェイル情報の抽
出処理についても、アドレスメモリ19およびフェイル
ピンデータメモリ20に格納されたフェイル情報ととも
にレジスタメモリ33に格納されたテストパターン名が
同時に引き出される。
【0088】以上のように、本発明に係る第2の実施の
形態であるフェイル解析メモリ47によれば、1つのテ
スト番号で複数のテストパターンのテストを行う半導体
試験においても、ウェーハ単位でフェイル情報を記憶さ
せることができる上、ウェーハインデックスの処理と並
行してテストパターン名を含むフェイル情報を抽出する
ことができるので、複雑な半導体試験においてもテスト
時間の影響を受けることなく効率の高い試験を実施する
ことができる。
形態であるフェイル解析メモリ47によれば、1つのテ
スト番号で複数のテストパターンのテストを行う半導体
試験においても、ウェーハ単位でフェイル情報を記憶さ
せることができる上、ウェーハインデックスの処理と並
行してテストパターン名を含むフェイル情報を抽出する
ことができるので、複雑な半導体試験においてもテスト
時間の影響を受けることなく効率の高い試験を実施する
ことができる。
【0089】次に、本発明に係る半導体テストシステム
の第2の実施の形態について図2を参照しながら説明す
る。
の第2の実施の形態について図2を参照しながら説明す
る。
【0090】図2は、上述のフェイル解析メモリ47を
備えた半導体テストシステム90の構成を示すブロック
図である。
備えた半導体テストシステム90の構成を示すブロック
図である。
【0091】図2に示す半導体テストシステム90は、
前述の半導体テストシステム80と略同一の構成を有
し、その動作もほぼ同一であり、異なる点は、フェイル
解析メモリとして上述のフェイル解析メモリ47を備え
ている点にある。
前述の半導体テストシステム80と略同一の構成を有
し、その動作もほぼ同一であり、異なる点は、フェイル
解析メモリとして上述のフェイル解析メモリ47を備え
ている点にある。
【0092】従って、本実施形態の半導体テストシステ
ム90は、1つのテスト番号で複数のテストパターンの
テストを行う半導体試験においても、前述した半導体テ
ストシステム80と同様の効果を得ることができる。
ム90は、1つのテスト番号で複数のテストパターンの
テストを行う半導体試験においても、前述した半導体テ
ストシステム80と同様の効果を得ることができる。
【0093】次に、本発明に係る半導体試験方法の第2
の実施の形態について図面を参照しながら説明する。
の実施の形態について図面を参照しながら説明する。
【0094】本実施形態における半導体試験方法は、1
つのテスト番号で複数のテストパターンのテストを行う
場合の試験方法であり、本発明に係る半導体テストシス
テムの第2の実施の形態である上記半導体テストシステ
ム90を用いて行う。従って、その手順自体は、図9の
フローチャートに示す手順と略同一であるが、記憶した
フェイル情報には、テストパターンの名称を対応させる
必要があるため、各サンプルにおけるテストの合否を記
録するために用いるウェーハマトリックスが異なる。
つのテスト番号で複数のテストパターンのテストを行う
場合の試験方法であり、本発明に係る半導体テストシス
テムの第2の実施の形態である上記半導体テストシステ
ム90を用いて行う。従って、その手順自体は、図9の
フローチャートに示す手順と略同一であるが、記憶した
フェイル情報には、テストパターンの名称を対応させる
必要があるため、各サンプルにおけるテストの合否を記
録するために用いるウェーハマトリックスが異なる。
【0095】図3は、本実施形態に係る半導体試験方法
に用いるウェーハマトリックス40とこれに対応するフ
ェイル解析メモリ47内のレジスタメモリ33、アドレ
スメモリ19およびフェイルピンデータメモリ20に格
納されたフェイル情報を示す概念図である。
に用いるウェーハマトリックス40とこれに対応するフ
ェイル解析メモリ47内のレジスタメモリ33、アドレ
スメモリ19およびフェイルピンデータメモリ20に格
納されたフェイル情報を示す概念図である。
【0096】本実施形態においては、試験の合否の結果
をテストパターン名を含むように分類したデータ配列と
して、「10」ないし「19」をDCフェイル、「2
0」ないし「29」をFCフェイルと設定している。図
3(a)には、サンプル(1,2)でDCフェイル「1
0」が発生し、また、サンプル(1,3)でFCフェイ
ル「20」、サンプル(2,5)でFCフェイル「2
1」が発生したことが示され、一方、同図(b)には、
アドレス1にフェイル情報1、アドレス2にフェイル情
報2が格納されていることが分かる。
をテストパターン名を含むように分類したデータ配列と
して、「10」ないし「19」をDCフェイル、「2
0」ないし「29」をFCフェイルと設定している。図
3(a)には、サンプル(1,2)でDCフェイル「1
0」が発生し、また、サンプル(1,3)でFCフェイ
ル「20」、サンプル(2,5)でFCフェイル「2
1」が発生したことが示され、一方、同図(b)には、
アドレス1にフェイル情報1、アドレス2にフェイル情
報2が格納されていることが分かる。
【0097】従って、ウェーハインデックス処理と並行
してフェイル情報を取り出した後は、図3(b)に示す
フェイル情報が図(a)に示すウェーハマップ40の内
容と対応されて、別の記憶領域に格納される。
してフェイル情報を取り出した後は、図3(b)に示す
フェイル情報が図(a)に示すウェーハマップ40の内
容と対応されて、別の記憶領域に格納される。
【0098】図3の例においても、図9の例と同様に、
サンプル(1,3)がフェイル情報1に、また、サンプ
ル(2,5)がフェイル情報2にそれぞれ対応して他の
記憶領域に格納されることになる。
サンプル(1,3)がフェイル情報1に、また、サンプ
ル(2,5)がフェイル情報2にそれぞれ対応して他の
記憶領域に格納されることになる。
【0099】このように、本発明に係る半導体試験方法
の第2の実施の形態においては、複数のテストパターン
を有する半導体試験においても、ウェーハインデックス
の処理と並行してフェイル情報を取り出すので、サンプ
ルあたりのテスト時間の多少に関わらず、高速のウェー
ハテストを行うことができる。これにより、全体のテス
ト時間を大幅に短縮させることができる。さらに、抽出
したフェイル情報の発生箇所とテストパターンとをウェ
ーハマップにより容易に特定できるので、フェイル解析
を高速で行うことができる。
の第2の実施の形態においては、複数のテストパターン
を有する半導体試験においても、ウェーハインデックス
の処理と並行してフェイル情報を取り出すので、サンプ
ルあたりのテスト時間の多少に関わらず、高速のウェー
ハテストを行うことができる。これにより、全体のテス
ト時間を大幅に短縮させることができる。さらに、抽出
したフェイル情報の発生箇所とテストパターンとをウェ
ーハマップにより容易に特定できるので、フェイル解析
を高速で行うことができる。
【0100】以上の実施の形態においては、ウェーハ単
位でフェイル情報を記憶させ、ウェーハインデックスの
処理と並行してフェイル情報を抽出する場合について説
明したが、例えば、大量生産の場合における試験工程で
は、ロット単位でフェイル情報を記憶させ、次のロット
のインデックス処理と並行して既にテストが終了したロ
ットのフェイル情報を抽出することとしてもよい。
位でフェイル情報を記憶させ、ウェーハインデックスの
処理と並行してフェイル情報を抽出する場合について説
明したが、例えば、大量生産の場合における試験工程で
は、ロット単位でフェイル情報を記憶させ、次のロット
のインデックス処理と並行して既にテストが終了したロ
ットのフェイル情報を抽出することとしてもよい。
【0101】
【発明の効果】以上詳述したとおり、本発明にかかるフ
ェイル解析メモリおよびこれを用いた半導体テストシス
テム並びにこれらを用いた半導体試験方法は、以下の効
果を奏する。
ェイル解析メモリおよびこれを用いた半導体テストシス
テム並びにこれらを用いた半導体試験方法は、以下の効
果を奏する。
【0102】即ち、本発明(請求項1)にかかる半導体
試験方法では、第2の被試験体毎にフェイル情報を第2
の記憶手段に格納し、このように格納したフェイル情報
をインデックス過程と並行して取り出すので、第1の被
試験体のテスト時間の多少に関わらず、第2の被試験体
について高速のテストが可能となり、全体のテスト時間
を大幅に短縮させることができる。また、抽出したフェ
イル情報の発生箇所は、第1の記憶手段に格納した試験
結果と対応させることにより容易に特定できるので、フ
ェイル解析を高速で行うことができるという効果があ
る。
試験方法では、第2の被試験体毎にフェイル情報を第2
の記憶手段に格納し、このように格納したフェイル情報
をインデックス過程と並行して取り出すので、第1の被
試験体のテスト時間の多少に関わらず、第2の被試験体
について高速のテストが可能となり、全体のテスト時間
を大幅に短縮させることができる。また、抽出したフェ
イル情報の発生箇所は、第1の記憶手段に格納した試験
結果と対応させることにより容易に特定できるので、フ
ェイル解析を高速で行うことができるという効果があ
る。
【0103】また、本発明(請求項2ないし4)にかか
る半導体試験方法では、フェイル情報を第1の被試験体
毎に格納する設定から第2の被試験体毎に格納する設定
に選択的に切り替える準備過程をさらに含むので、上記
効果を有する半導体試験方法を従来技術の試験方法と選
択的に使用することができるという効果がある。
る半導体試験方法では、フェイル情報を第1の被試験体
毎に格納する設定から第2の被試験体毎に格納する設定
に選択的に切り替える準備過程をさらに含むので、上記
効果を有する半導体試験方法を従来技術の試験方法と選
択的に使用することができるという効果がある。
【0104】また、本発明(請求項5、6、8ないし1
2)によれば、記憶手段が格納するフェイル情報を第1
の被試験体を複数有する第2の被試験体毎に格納させる
フェイル情報格納量制御手段を備えているので、第1の
被試験体のテスト時間の多少に関わらず、第2の被試験
体について高速のテストが可能となり、全体のテスト時
間を大幅に短縮させることができ、スループットの高い
フェイル解析メモリ装置が提供されるという効果があ
る。
2)によれば、記憶手段が格納するフェイル情報を第1
の被試験体を複数有する第2の被試験体毎に格納させる
フェイル情報格納量制御手段を備えているので、第1の
被試験体のテスト時間の多少に関わらず、第2の被試験
体について高速のテストが可能となり、全体のテスト時
間を大幅に短縮させることができ、スループットの高い
フェイル解析メモリ装置が提供されるという効果があ
る。
【0105】また、本発明(請求項7、8ないし12)
によれば、上記効果に加え、ロジックパターンのパター
ン名毎にフェイル情報を格納するので、1つのテスト番
号で複数のテストパターンのテストを行う半導体試験に
おいても、第2の被試験体毎にフェイル情報を記憶させ
ることができるので、複雑な半導体試験においてもテス
ト時間の影響を受けることなく高速の試験を行うことが
できるフェイル解析メモリ装置が提供されるという効果
がある。
によれば、上記効果に加え、ロジックパターンのパター
ン名毎にフェイル情報を格納するので、1つのテスト番
号で複数のテストパターンのテストを行う半導体試験に
おいても、第2の被試験体毎にフェイル情報を記憶させ
ることができるので、複雑な半導体試験においてもテス
ト時間の影響を受けることなく高速の試験を行うことが
できるフェイル解析メモリ装置が提供されるという効果
がある。
【0106】また、本発明(請求項9ないし12)にか
かるフェイル解析メモリ装置では、第1の被試験体毎の
フェイル情報の格納と第2の被試験体毎のフェイル情報
の格納との切換手段を備えているので、従来技術での半
導体試験方法と本発明に係る半導体試験方法のいずれに
も使用できるフェイル解析メモリ装置が提供されるとい
う効果がある。
かるフェイル解析メモリ装置では、第1の被試験体毎の
フェイル情報の格納と第2の被試験体毎のフェイル情報
の格納との切換手段を備えているので、従来技術での半
導体試験方法と本発明に係る半導体試験方法のいずれに
も使用できるフェイル解析メモリ装置が提供されるとい
う効果がある。
【0107】さらに、本発明(請求項13、14)によ
れば、上記効果を奏するフェイル解析メモリ装置を備
え、インデックス処理と並行してフェイル情報を取り出
すので、第1の被試験体のテスト時間の多少に関わら
ず、第2の被試験体について高速のテストが可能とな
り、全体のテスト時間を大幅に短縮させることができ、
スループットの高い半導体テストシステムが提供される
という効果がある。
れば、上記効果を奏するフェイル解析メモリ装置を備
え、インデックス処理と並行してフェイル情報を取り出
すので、第1の被試験体のテスト時間の多少に関わら
ず、第2の被試験体について高速のテストが可能とな
り、全体のテスト時間を大幅に短縮させることができ、
スループットの高い半導体テストシステムが提供される
という効果がある。
【図1】本発明に係るフェイル解析メモリの第2の実施
の形態を含む回路図である。
の形態を含む回路図である。
【図2】本発明に係る半導体テストシステムの第2の実
施の形態の構成を示すブロック図である。
施の形態の構成を示すブロック図である。
【図3】本発明に係る半導体試験方法の第2の実施の形
態を説明するための概念図である。即ち、図3(a)
は、本実施形態に係る半導体試験方法に用いるウェーハ
マトリックスを示す概念図であり、また図3(b)は、
フェイル解析メモリ内に格納されたフェイル情報を示す
概念図である。
態を説明するための概念図である。即ち、図3(a)
は、本実施形態に係る半導体試験方法に用いるウェーハ
マトリックスを示す概念図であり、また図3(b)は、
フェイル解析メモリ内に格納されたフェイル情報を示す
概念図である。
【図4】本発明に係るフェイル解析メモリの第1の実施
の形態を含む回路図である。
の形態を含む回路図である。
【図5】ディレイ回路とAND回路とマルチプレクサの
間の動作関係を示すタイムチャートである。
間の動作関係を示すタイムチャートである。
【図6】従来技術による試験方法でのテスト時間と本発
明に係る試験方法でのテスト時間との対比を示す説明図
である。
明に係る試験方法でのテスト時間との対比を示す説明図
である。
【図7】本発明にかかる半導体テストシステムの第1の
実施の形態の構成を示すブロック図である。
実施の形態の構成を示すブロック図である。
【図8】本発明に係る半導体テストシステムを用いた半
導体試験方法の実施の形態の手順を示すフローチャート
である。
導体試験方法の実施の形態の手順を示すフローチャート
である。
【図9】本発明に係る半導体試験方法の第1の実施の形
態を説明するための概念図である。即ち、図9(a)
は、本実施形態に係る半導体試験方法に用いるウェーハ
マトリックスを示す概念図であり、また図9(b)は、
フェイル解析メモリ内に格納されたフェイル情報を示す
概念図である。
態を説明するための概念図である。即ち、図9(a)
は、本実施形態に係る半導体試験方法に用いるウェーハ
マトリックスを示す概念図であり、また図9(b)は、
フェイル解析メモリ内に格納されたフェイル情報を示す
概念図である。
【図10】汎用的なLSI機能試験におけるロジックテ
ストの方法の概略を示すブロック図である。
ストの方法の概略を示すブロック図である。
【図11】従来の技術によるフェイル解析メモリの1具
体例の構成を示すブロック図である。
体例の構成を示すブロック図である。
2 ロジックパターン発生器 6 論理比較回路 7 従来の技術によるフェイル解析メモリ 8 CPU 19 アドレスメモリ 20 フェイルピンデータメモリ 21 アドレスカウンタ 26 ディレイ回路 27 AND回路 28 マルチプレクサ 32 レジスタ 33 レジスタメモリ 37 本発明に係るフェイル解析メモリの第1の実施の
形態 47 本発明に係るフェイル解析メモリの第2の実施の
形態 80 本発明に係る半導体テストシステムの第1の実施
の形態 90 本発明に係る半導体テストシステムの第2の実施
の形態 100、101 計測部 110 タイミング発生器 120 ロジックパターン生成器 130 フォーマトコントローラ 140 パターン値比較器 150 半導体試験用ヘッド 151 テストパターン入力ドライバ 155 高レベル比較器 156 低レベル比較器 170 D−A変換器 180 DC試験ユニット 190 プログラマブル電源 200 制御部 220 記憶装置 230 入出力装置 300 DUT
形態 47 本発明に係るフェイル解析メモリの第2の実施の
形態 80 本発明に係る半導体テストシステムの第1の実施
の形態 90 本発明に係る半導体テストシステムの第2の実施
の形態 100、101 計測部 110 タイミング発生器 120 ロジックパターン生成器 130 フォーマトコントローラ 140 パターン値比較器 150 半導体試験用ヘッド 151 テストパターン入力ドライバ 155 高レベル比較器 156 低レベル比較器 170 D−A変換器 180 DC試験ユニット 190 プログラマブル電源 200 制御部 220 記憶装置 230 入出力装置 300 DUT
Claims (14)
- 【請求項1】テスト用のロジックパターン信号を第1の
被試験体に入力するロジックパターン入力過程と、 前記第1の被試験体から出力された信号を良否の判定基
準となるパターン信号と比較する信号比較過程と、 前記信号比較過程により得られた試験合否の結果を第1
の記憶手段に格納する第1の記憶過程と、 前記信号比較過程により得られた不良結果の内容である
フェイル情報を前記第1の被試験体を複数有する第2の
被試験体毎に第2の記憶手段に格納する第2の記憶過程
と、 試験が終了した前記第2の被試験体を次の第2の被試験
体に取り替えるインデックス過程と、 前記第2の記憶手段に格納された前記フェイル情報を前
記インデックス過程に並行して引き出して前記第1の記
憶手段に格納するフェイル情報抽出過程と、 前記フェイル情報抽出過程により引き出されたフェイル
情報と前記試験合否の結果に基づいて前記フェイル情報
と不良が発生した箇所とを対応させて前記第1の記憶手
段に格納するフェイル発生箇所特定過程とを含む半導体
試験方法。 - 【請求項2】半導体試験における不良結果の内容である
フェイル情報を第1の被試験体毎に第1の記憶手段に格
納する設定から前記第1の被試験体を複数有する第2の
被試験体毎に前記第1の記憶手段に格納する設定に選択
的に切り替える準備過程と、 テスト用のロジックパターン信号を前記第1の被試験体
に入力するロジックパターン入力過程と、 前記第1の被試験体から出力された信号を良否の判定基
準となるパターン信号と比較する信号比較過程と、 前記信号比較過程により得られた試験合否の結果を第2
の記憶手段に格納する第1の記憶過程と、 前記信号比較過程により得られたフェイル情報を前記第
2の被試験体毎に第1の記憶手段に格納する過程と、 試験が終了した前記第2の被試験体を次の第2の被試験
体に取り替えるインデックス過程と、 前記第1の記憶手段に格納された前記フェイル情報を前
記インデックス過程に並行して引き出して前記第2の記
憶手段に格納するフェイル情報抽出過程と、 前記フェイル情報抽出過程により引き出されたフェイル
情報と前記試験合否の結果に基づいて前記フェイル情報
と不良が発生した箇所とを対応させて前記第2の記憶手
段に格納するフェイル発生箇所特定過程とを含む半導体
試験方法。 - 【請求項3】前記第2の被試験体は、半導体ウェーハで
あり、 前記第1の被試験体は、前記半導体ウェーハ上に配列し
て形成された半導体チップであることを特徴とする請求
項2に記載の半導体試験方法。 - 【請求項4】前記第1の被試験体は、半導体ウェーハで
あり、 前記第2の被試験体は、所定数の前記半導体ウェーハで
なるロットであることを特徴とする請求項2に記載の半
導体試験方法。 - 【請求項5】テスト用のロジックパターン信号を被試験
半導体装置に入力し、前記被試験半導体装置から出力さ
れた信号を判定基準パターンと比較することにより前記
被試験半導体装置の良否を判定し、不良結果の内容であ
るフェイル情報を抽出する半導体テストシステムに用い
られ、 前記フェイル情報を格納する記憶手段と、 前記記憶手段が格納するフェイル情報を前記第1の被試
験体を複数有する第2の被試験体毎に格納させるフェイ
ル情報格納量制御手段とを備えたフェイル解析メモリ装
置。 - 【請求項6】テスト用のロジックパターン信号を被試験
半導体装置に入力し、前記被試験半導体装置から出力さ
れた信号を判定基準パターンと比較することにより前記
被試験半導体装置の良否を判定し、不良結果の内容であ
るフェイル情報を抽出する半導体テストシステムに用い
られ、 前記フェイル情報を格納する第1の記憶領域と、前記フ
ェイル情報のアドレスを格納する第2の記憶領域とを有
する記憶手段と、 前記アドレスを設定するアドレス設定手段と、 前記アドレス設定手段が設定するアドレスを第1の被試
験体を複数有する第2の被試験体毎に設定するアドレス
制御手段とを備えたフェイル解析メモリ装置。 - 【請求項7】前記記憶手段は、テスト用のロジックパタ
ーン信号のパターン番号を格納する第3の記憶領域をさ
らに有し、 前記アドレス設定手段は、前記パターン番号毎に前記ア
ドレスを設定することを特徴とする請求項6に記載のフ
ェイル解析メモリ装置。 - 【請求項8】前記アドレス制御手段は、前記第2の被試
験体から検出されるテスト終了信号を遅延させる遅延回
路と、 前記遅延回路から供給される遅延されたテスト終了信号
と前記第2の被試験体の次にテストされる第2の新たな
被試験体のなかで最初にテストされる第1の被試験体か
ら検出されるテストスタート信号との論理積を出力する
論理積回路とを備えたことを特徴とする請求項6または
7に記載のフェイル解析メモリ装置。 - 【請求項9】前記アドレス制御手段は、前記第1の被試
験体から検出されるテストスタート信号に基づいて第1
のアドレスを設定させる手段と、前記論理積回路から供
給される信号に基づいて第2のアドレスを設定させる信
号を前記アドレス設定手段に選択的に供給する切換手段
をさらに備えたことを特徴とする請求項6ないし8のい
ずれかに記載のフェイル解析メモリ装置。 - 【請求項10】前記切換手段は、マルチプレクサである
ことを特徴とする請求項9に記載のフェイル解析メモリ
装置。 - 【請求項11】前記第2の被試験体は、半導体ウェーハ
であり、 前記第1の被試験体は、前記半導体ウェーハ上に配列し
て形成された半導体チップであることを特徴とする請求
項9または10に記載のフェイル解析メモリ装置。 - 【請求項12】前記第1の被試験体は、半導体ウェーハ
であり、 前記第2の被試験体は、所定数の前記半導体ウェーハで
なるロットであることを特徴とする請求項9または10
に記載のフェイル解析メモリ装置。 - 【請求項13】各種の指令信号を発してシステム全体の
制御を行うCPUと、試験の合否の結果情報その他の各
種の情報を格納する記憶手段と、前記CPUの操作及び
情報の表示を行う入出力手段とを有する制御部と、 内部電源供給手段と、 前記CPUの指令によりテストパターン信号と期待値パ
ターン信号を発生させるロジックパターン発生手段と、 前記CPUの指令により試験のタイミングを決定するク
ロックパルスを発生するタイミング信号発生手段と、 前記タイミング信号発生手段から供給されるタイミング
信号により前記パターン発生手段から供給されるテスト
パターン信号の波形を整形して出力するフォーマット制
御手段と、 前記第1の被試験体を複数有する第2の被試験体を搭載
するプローバを備え、前記フォーマット制御手段から供
給された前記テストパターン信号を入力ドライバにより
第1の被試験体に出力し、前記第1の被試験体から入力
された信号を前記信号比較器により基準電圧と比較して
その結果を出力する半導体試験用ヘッドと、 前記CPUから供給されるディジタル信号をアナログ信
号に変換して出力信号及び入力信号の基準電圧を設定し
て前記半導体試験用ヘッドの入力ドライバ及び信号比較
器を制御するD−A変換手段と、 前記半導体試験用ヘッドから供給される比較結果信号と
前記ロジックパターン発生手段から供給される期待値パ
ターン信号との比較を行い、合否の結果の情報と不良が
発生した場合の不良内容であるフェイル情報とを出力す
るパターン値比較手段と、 請求項5に記載のフェイル解析メモリ装置とを有する計
測部とを備え、 前記CPUは、前記プローバに搭載する前記第2の被試
験体の交換を行うインデックス処理と並行して前記フェ
イル解析メモリ装置に格納されたフェイル情報を抽出し
て前記記憶装置に格納する半導体テストシステム。 - 【請求項14】各種の指令信号を発してシステム全体の
制御を行うCPUと、試験の合否の結果情報その他の各
種の情報を格納する記憶手段と、前記CPUの操作及び
情報の表示を行う入出力手段とを有する制御部と、 内部電源供給手段と、 前記CPUの指令によりテストパターン信号と期待値パ
ターン信号を発生させるロジックパターン発生手段と、 前記CPUの指令により試験のタイミングを決定するク
ロックパルスを発生するタイミング信号発生手段と、 前記タイミング信号発生手段から供給されるタイミング
信号により前記パターン発生手段から供給されるテスト
パターン信号の波形を整形して出力するフォーマット制
御手段と、 前記第1の被試験体を複数有する第2の被試験体を搭載
するプローバを備え、前記フォーマット制御手段から供
給された前記テストパターン信号を入力ドライバにより
第1の被試験体に出力し、前記第1の被試験体から入力
された信号を前記信号比較器により基準電圧と比較して
その結果を出力する半導体試験用ヘッドと、 前記CPUから供給されるディジタル信号をアナログ信
号に変換して出力信号及び入力信号の基準電圧を設定し
て前記半導体試験用ヘッドの入力ドライバ及び信号比較
器を制御するD−A変換手段と、 前記半導体試験用ヘッドから供給される比較結果信号と
前記ロジックパターン発生手段から供給される期待値パ
ターン信号との比較を行い、合否の結果の情報と不良が
発生した場合の不良内容であるフェイル情報とを出力す
るパターン値比較手段と、 請求項6ないし12のいずれかに記載のフェイル解析メ
モリ装置とを有する計測部とを備え、 前記CPUは、前記プローバに搭載する前記第2の被試
験体の交換を行うインデックス処理と並行して前記フェ
イル解析メモリ装置に格納されたフェイル情報を抽出し
て前記記憶装置に格納する半導体テストシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9124016A JPH10319091A (ja) | 1997-05-14 | 1997-05-14 | フェイル解析メモリおよびこれを用いた半導体テストシステム並びにこれらを用いた半導体試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9124016A JPH10319091A (ja) | 1997-05-14 | 1997-05-14 | フェイル解析メモリおよびこれを用いた半導体テストシステム並びにこれらを用いた半導体試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10319091A true JPH10319091A (ja) | 1998-12-04 |
Family
ID=14874951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9124016A Pending JPH10319091A (ja) | 1997-05-14 | 1997-05-14 | フェイル解析メモリおよびこれを用いた半導体テストシステム並びにこれらを用いた半導体試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10319091A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11460502B2 (en) * | 2017-06-20 | 2022-10-04 | Phosphil Inc. | Processor-based measuring method for testing device under test, and measuring device using same |
-
1997
- 1997-05-14 JP JP9124016A patent/JPH10319091A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11460502B2 (en) * | 2017-06-20 | 2022-10-04 | Phosphil Inc. | Processor-based measuring method for testing device under test, and measuring device using same |
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