JPH10319091A

JPH10319091A - フェイル解析メモリおよびこれを用いた半導体テストシステム並びにこれらを用いた半導体試験方法

Info

Publication number: JPH10319091A
Application number: JP9124016A
Authority: JP
Inventors: Tamotsu Harada; 田保原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-05-14
Filing date: 1997-05-14
Publication date: 1998-12-04

Abstract

(57)【要約】（修正有）【課題】テスト時間が短くスループットの高いフェイ
ル解析メモリおよびこれを用いた半導体テストシステム
並びに半導体試験方法を提供する。【解決手段】テスト用のロジックパターン信号のパタ
ーン番号のアドレスを格納する第１の記憶領域３３と論
理比較回路６から供給されるフェイル情報を格納する第
２の記憶領域２０とロジックパターン生成器２から供給
されるフェイル情報のアドレスを格納する第３の記憶領
域１９とを有する記憶手段と、上記パターン番号と上記
フェイル情報のアドレスを設定するアドレスカウンタ２
１と、被試験半導体ウェーハから検出されるテスト終了
信号を遅延させる遅延回路２６と、遅延されたテスト終
了信号と次にテストされるテストスタート信号との論理
積を出力するアンド回路２７から供給される信号に基づ
いてアドレスを設定する信号をアドレスカウンタ２１に
供給するマルチプレクス回路２８とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、測定装置及びこれ
を用いた測定システム並びにこれらを用いた測定方法、
特にフェイル解析メモリおよびこれを用いた半導体テス
トシステム並びにこれらを用いた半導体試験方法に関す
る。

【０００２】

【従来の技術】近年、半導体装置の集積度は加速度的に
向上し、ＬＳＩ、ＶＬＳＩからＵＬＳＩとなるに従い、
集積回路の機能はますます複雑になり、廉価で信頼性の
高い半導体装置を提供するために高速かつ高精度の試験
方法の検討が重要視されている。特に、大量に生産され
るロジック製品については、試験結果の不良情報に基づ
いて故障解析を行い、回路上の欠陥を早期に発見して、
設計変更を実施することが、製品の信頼性を高め、製造
の歩留まりを改善して製造原価を低減させる上で極めて
重要であり、試験を高い効率で行うための方法および試
験装置の開発が強く望まれている。

【０００３】ここで論理ＬＳＩの量産時での試験方法に
ついて図面を参照しながら説明する。

【０００４】なお、以下の各図において同一部分には同
一の参照番号を付してその説明は省略する。

【０００５】図１０は、汎用的なＬＳＩ機能試験におけ
るロジックテストの方法の概略を示すブロック図であ
る。

【０００６】先ず、ロジックパターン発生手段１２４に
より試験用のロジックパターンと合否判定の基準となる
期待値パターンを発生させる。次に、ロジックパターン
供給手段１２５により被試験ＬＳＩ３００（以下、ＤＵ
Ｔ：Device Under Test という。）の入力端子２９０に
該ロジックパターンを入力する。

【０００７】さらに、電源１９０により駆動されるＤＵ
Ｔ３００の論理回路がこのロジックパターンに応じて出
力端子３１０に出力するパターンをパターン比較手段１
４５が期待値パターン供給手段１２６から供給される期
待値パターンと比較し、合否判定手段４００により合否
の判定を行う。

【０００８】このような方法を用いて試験を行う半導体
テストシステムにおいて、試験中に不良が発生した場合
に、ロジックパターン毎に不良箇所・不良の内容を記憶
する記憶手段がフェイル解析メモリである。

【０００９】従来の技術によるフェイル解析メモリの１
具体例の構成について図１１のブロック図を参照しなが
ら説明する。

【００１０】ロジックパターン発生器２は、試験の周期
に同期してロジックパターンと期待値パターンとを発生
するロジックパターン発生手段である。論理比較回路６
は、パターン比較手段１４５での比較結果とパターン発
生器２から供給される期待値パターンとを比較し、良否
を判定する合否判定手段である。論理比較回路６からの
フェイルピンデータやパターン発生器２のカウンタ値を
格納する記憶手段がフェイル解析メモリ７である。ＣＰ
Ｕ（Central Processing Unit）８は、システム全体を
制御するとともに、フェイル解析メモリ７に格納されて
いるフェイル情報の抽出を行う制御手段である。

【００１１】フェイル解析メモリ７は、不良箇所のアド
レスを設定するアドレスカウンタ２１と、該アドレスカ
ウンタ２１から供給されるアドレス信号に従ってパター
ン発生器２から供給されるカウンタ値を格納するアドレ
スメモリ１９と、同様にアドレスカウンタ２１から供給
されるアドレス信号に従って論理比較回路６から供給さ
れるＤＵＴの不良内容であるフェイルピンデータを格納
するフェイルピンデータメモリ２０とを備えている。

【００１２】このフェイル解析メモリ７の動作は、以下
の通りである。

【００１３】ＤＵＴのサンプルのテスト中にロジックテ
スト不良を示すファンクションファイルが発生すると、
先ず、テストを終了させる。次に、論理比較回路６は、
アドレスカウンタ２１のクロック入力にフェイル信号を
送り、アドレスカウンタ２１は、アドレスメモリ１９と
フェイルピンデータメモリ２０のアドレスをカウントア
ップする。ロジックパターン発生器２は、このアドレス
カウンタ２１の動作と同時にパターンアドレスカウンタ
やインデックスカウンタ等のカウンタ値２５をアドレス
メモリ１９に格納する。同様にして論理比較回路６は、
不良が発生したテスタピンの番号やＤＵＴの出力結果等
のフェイルピンデータ２４をフェイルピンデータメモリ
２０の指定されたアドレスへ格納する。次に、ＣＰＵ８
がアドレスを指定してアドレスメモリ１９およびフェイ
ルピンデータメモリ２０に格納された上記フェイル情報
を引き出してハードディスク等の補助記憶装置に格納す
る。その後、ＣＰＵ８がテスタピンを次のサンプルへ移
動させ、次のサンプルのテストが開始すると、テストス
タート信号がアドレスカウンタ２１のクロック入力に入
力され、これを受けてアドレスカウンタ２１は、アドレ
スメモリ１９およびフェイルピンデータメモリ２０に記
憶された内容を消去する。

【００１４】このように、従来のフェイル解析メモリを
用いた半導体テストシステムでは、フェイル情報の引き
出しを１サンプル毎に、しかもチップインデックス処理
の前に行っていた。

【００１５】

【発明が解決しようとする課題】しかしながら、近年の
半導体装置の集積度のますますの向上とピン数の増加に
より、１サンプルあたりの試験に長時間を要するように
なってきている。この一方、高速で故障解析を行うため
には、解析可能な数量のフェイル情報が必要であり、そ
のためには量産時のフェイル情報を蓄積する必要があ
る。

【００１６】これに対して、従来の技術に基づく上記の
半導体テストシステムを用いた半導体試験方法では、こ
れらのフェイル情報を得るに当たり、前述した通り、１
サンプルの試験を開始する度にフェイルメモリのアドレ
スカウンタをクリアするため、１サンプルの試験が終了
する度にフェイル情報をチップインデックス処理前に抽
出しなければならず、全体の試験時間がますます長時間
となり、半導体試験のスループットが低下するという問
題があった。

【００１７】本発明は上記事情に鑑みてなされたもので
あり、その目的は半導体装置の試験評価において、試験
に要する時間を短縮することができるフェイル解析メモ
リおよびこれを用いた半導体テストシステム並びにこれ
らを用いた半導体試験方法を提供することにある。

【００１８】

【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図るものである。

【００１９】即ち、本発明（請求項１）によれば、テス
ト用のロジックパターン信号を第１の被試験体に入力す
るロジックパターン入力過程と、前記第１の被試験体か
ら出力された信号を良否の判定基準となるパターン信号
と比較する信号比較過程と、前記信号比較過程により得
られた試験合否の結果を第１の記憶手段に格納する第１
の記憶過程と、前記信号比較過程により得られた不良結
果の内容であるフェイル情報を前記第１の被試験体を複
数有する第２の被試験体毎に第２の記憶手段に格納する
第２の記憶過程と、試験が終了した前記第２の被試験体
を次の第２の被試験体に取り替えるインデックス過程
と、前記第２の記憶手段に格納された前記フェイル情報
を前記インデックス過程に並行して引き出して前記第１
の記憶手段に格納するフェイル情報抽出過程と、前記フ
ェイル情報抽出過程により引き出されたフェイル情報と
前記試験合否の結果に基づいて前記フェイル情報と不良
が発生した箇所とを対応させて前記第１の記憶手段に格
納するフェイル発生箇所特定過程とを含む半導体試験方
法が提供される。

【００２０】また、本発明（請求項２）によれば、半導
体試験における不良結果の内容であるフェイル情報を第
１の被試験体毎に第１の記憶手段に格納する設定から前
記第１の被試験体を複数有する第２の被試験体毎に前記
第１の記憶手段に格納する設定に選択的に切り替える準
備過程と、テスト用のロジックパターン信号を前記第１
の被試験体に入力するロジックパターン入力過程と、前
記第１の被試験体から出力された信号を良否の判定基準
となるパターン信号と比較する信号比較過程と、前記信
号比較過程により得られた試験合否の結果を第２の記憶
手段に格納する第１の記憶過程と、前記信号比較過程に
より得られたフェイル情報を前記第２の被試験体毎に第
１の記憶手段に格納する過程と、試験が終了した前記第
２の被試験体を次の第２の被試験体に取り替えるインデ
ックス過程と、前記第１の記憶手段に格納された前記フ
ェイル情報を前記インデックス過程に並行して引き出し
て前記第２の記憶手段に格納するフェイル情報抽出過程
と、前記フェイル情報抽出過程により引き出されたフェ
イル情報と前記試験合否の結果に基づいて前記フェイル
情報と不良が発生した箇所とを対応させて前記第２の記
憶手段に格納するフェイル発生箇所特定過程とを含む半
導体試験方法が提供される。

【００２１】本発明の実施の一態様によれば、前記第２
の被試験体は、半導体ウェーハであり、前記第１の被試
験体は、前記半導体ウェーハ上に配列して形成された半
導体チップである。

【００２２】また、本発明の他の実施の態様によれば、
前記第１の被試験体は、半導体ウェーハであり、前記第
２の被試験体は、所定数の前記半導体ウェーハでなるロ
ットである。

【００２３】また、本発明（請求項５）によれば、テス
ト用のロジックパターン信号を被試験半導体装置に入力
し、前記被試験半導体装置から出力された信号を判定基
準パターンと比較することにより前記被試験半導体装置
の良否を判定し、不良結果の内容であるフェイル情報を
抽出する半導体テストシステムに用いられ、前記フェイ
ル情報を格納する記憶手段と、前記記憶手段が格納する
フェイル情報を前記第１の被試験体を複数有する第２の
被試験体毎に格納させるフェイル情報格納量制御手段と
を備えたフェイル解析メモリ装置が提供される。

【００２４】また、本発明（請求項６）によれば、テス
ト用のロジックパターン信号を被試験半導体装置に入力
し、前記被試験半導体装置から出力された信号を判定基
準パターンと比較することにより前記被試験半導体装置
の良否を判定し、不良結果の内容であるフェイル情報を
抽出する半導体テストシステムに用いられ、前記フェイ
ル情報を格納する第１の記憶領域と、前記フェイル情報
のアドレスを格納する第２の記憶領域とを有する記憶手
段と、前記アドレスを設定するアドレス設定手段と、前
記アドレス設定手段が設定するアドレスを第１の被試験
体を複数有する第２の被試験体毎に設定するアドレス制
御手段とを備えたフェイル解析メモリ装置が提供され
る。

【００２５】本発明の好ましい実施の態様としては、前
記記憶手段は、テスト用のロジックパターン信号のパタ
ーン番号を格納する第３の記憶領域をさらに有し、前記
アドレス設定手段は、前記パターン番号毎に前記アドレ
スを設定することことが望ましい。

【００２６】また、本発明のより好ましい実施の態様と
して、前記アドレス制御手段は、前記第２の被試験体か
ら検出されるテスト終了信号を遅延させる遅延回路と、
前記遅延回路から供給される遅延されたテスト終了信号
と前記第２の被試験体の次にテストされる第２の新たな
被試験体のなかで最初にテストされる第１の被試験体か
ら検出されるテストスタート信号との論理積を出力する
論理積回路とを備えることが望ましい。

【００２７】また、本発明のさらに好ましい実施の態様
として、前記アドレス制御手段は、前記第１の被試験体
から検出されるテストスタート信号に基づいて第１のア
ドレスを設定させる手段と、前記論理積回路から供給さ
れる信号に基づいて第２のアドレスを設定させる信号を
前記アドレス設定手段に選択的に供給する切換手段をさ
らに備えることが望ましい。

【００２８】前記切換手段は、マルチプレクサであると
よい。

【００２９】本発明の実施の一態様によれば、前記第２
の被試験体は、半導体ウェーハであり、前記第１の被試
験体は、前記半導体ウェーハ上に配列して形成された半
導体チップである。

【００３０】また、本発明の他の実施の態様によれば、
前記第１の被試験体は、半導体ウェーハであり、前記第
２の被試験体は、所定数の前記半導体ウェーハでなるロ
ットである。

【００３１】また、本発明（請求項１３）によれば、各
種の指令信号を発してシステム全体の制御を行うＣＰＵ
と、試験の合否の結果情報その他の各種の情報を格納す
る記憶手段と、前記ＣＰＵの操作及び情報の表示を行う
入出力手段とを有する制御部と、内部電源供給手段と、
前記ＣＰＵの指令によりテストパターン信号と期待値パ
ターン信号を発生させるロジックパターン発生手段と、
前記ＣＰＵの指令により試験のタイミングを決定するク
ロックパルスを発生するタイミング信号発生手段と、前
記タイミング信号発生手段から供給されるタイミング信
号により前記パターン発生手段から供給されるテストパ
ターン信号の波形を整形して出力するフォーマット制御
手段と、前記第１の被試験体を複数有する第２の被試験
体を搭載するプローバを備え、前記フォーマット制御手
段から供給された前記テストパターン信号を入力ドライ
バにより第１の被試験体に出力し、前記第１の被試験体
から入力された信号を前記信号比較器により基準電圧と
比較してその結果を出力する半導体試験用ヘッドと、前
記ＣＰＵから供給されるディジタル信号をアナログ信号
に変換して出力信号及び入力信号の基準電圧を設定して
前記半導体試験用ヘッドの入力ドライバ及び信号比較器
を制御するＤ−Ａ変換手段と、前記半導体試験用ヘッド
から供給される比較結果信号と前記ロジックパターン発
生手段から供給される期待値パターン信号との比較を行
い、合否の結果の情報と不良が発生した場合の不良内容
であるフェイル情報とを出力するパターン値比較手段
と、請求項５に記載のフェイル解析メモリ装置とを有す
る計測部とを備え、前記ＣＰＵは、前記プローバに搭載
する前記第２の被試験体の交換を行うインデックス処理
と並行して前記フェイル解析メモリ装置に格納されたフ
ェイル情報を抽出して前記記憶装置に格納する半導体テ
ストシステムが提供される。

【００３２】さらに、本発明（請求項１４）によれば、
各種の指令信号を発してシステム全体の制御を行うＣＰ
Ｕと、試験の合否の結果情報その他の各種の情報を格納
する記憶手段と、前記ＣＰＵの操作及び情報の表示を行
う入出力手段とを有する制御部と、内部電源供給手段
と、前記ＣＰＵの指令によりテストパターン信号と期待
値パターン信号を発生させるロジックパターン発生手段
と、前記ＣＰＵの指令により試験のタイミングを決定す
るクロックパルスを発生するタイミング信号発生手段
と、前記タイミング信号発生手段から供給されるタイミ
ング信号により前記パターン発生手段から供給されるテ
ストパターン信号の波形を整形して出力するフォーマッ
ト制御手段と、前記第１の被試験体を複数有する第２の
被試験体を搭載するプローバを備え、前記フォーマット
制御手段から供給された前記テストパターン信号を入力
ドライバにより第１の被試験体に出力し、前記第１の被
試験体から入力された信号を前記信号比較器により基準
電圧と比較してその結果を出力する半導体試験用ヘッド
と、前記ＣＰＵから供給されるディジタル信号をアナロ
グ信号に変換して出力信号及び入力信号の基準電圧を設
定して前記半導体試験用ヘッドの入力ドライバ及び信号
比較器を制御するＤ−Ａ変換手段と、前記半導体試験用
ヘッドから供給される比較結果信号と前記ロジックパタ
ーン発生手段から供給される期待値パターン信号との比
較を行い、合否の結果の情報と不良が発生した場合の不
良内容であるフェイル情報とを出力するパターン値比較
手段と、請求項６ないし１２のいずれかに記載のフェイ
ル解析メモリ装置とを有する計測部とを備え、前記ＣＰ
Ｕは、前記プローバに搭載する前記第２の被試験体の交
換を行うインデックス処理と並行して前記フェイル解析
メモリ装置に格納されたフェイル情報を抽出して前記記
憶装置に格納する半導体テストシステムが提供される。

【００３３】本発明によれば、従来のフェイル解析メモ
リに簡単な回路を追加するだけでフェイル情報の引き出
しを第２の被試験体のインデックス処理と並行して行う
ことができるので、第１の被試験体のテスト時間の長短
に依存することなくフェイル情報の抽出を行うことがで
きる。

【００３４】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態のいくつかについて説明する。

【００３５】先ず、本発明に係るフェイル解析メモリの
第１の実施の形態について図４を参照しながら説明す
る。

【００３６】図４は、本発明に係るフェイル解析メモリ
の第１の実施の形態であるフェイル解析メモリ３７を含
む回路図である。

【００３７】図４に示すように、フェイル解析メモリ３
７は、図１１に示す従来技術によるフェイル解析メモリ
が備えたアドレスメモリ１９、フェイルピンデータメモ
リ２０、アドレスカウンタ２１の他、本発明において特
徴的な３つの回路であるディレイ回路２６とＡＮＤ回路
２７とマルチプレクサ２８とを備えている。

【００３８】ディレイ回路２６は、１ウェーハ内の全て
のサンプルのテストが終了した場合にテスタピンにより
検出され供給されるウェーハエンド信号を受け、該ウェ
ーハエンド信号を所定時間遅延させてＡＮＤ回路２７へ
供給する。

【００３９】ＡＮＤ回路２７は、サンプルのテストスタ
ート信号とディレイ回路２６から供給されるウェーハエ
ンド信号の遅延信号とを受けて、これらの論理積の信
号、即ちウェーハ切換後の最初のサンプルのテストスタ
ート信号のみをマルチプレクサ２８に供給する。

【００４０】マルチプレクサ２８は、ＡＮＤ回路２７か
らの入力端子とサンプルからのテストスタート信号の直
接の入力端子とを備え、ＣＰＵ８から供給される選択信
号２９により２つの入力端子のうちいずれかの入力端子
からの信号を選択的に受け取り、該信号に基づいてアド
レスカウンタ２１をクリアするクリア信号をアドレスカ
ウンタ２１に供給する。即ち、マルチプレクサ２８は、
フェイル情報のクリアをサンプルのテストスタート毎に
行うか、ウェーハのテストスタート毎に行うかの切換を
行う。

【００４１】図４に示すフェイル解析メモリ３７の動作
は以下の通りである。

【００４２】即ち、先ず、テストを開始する前の準備と
して、ＣＰＵによりマルチプレクサ２８の入力の切換を
行う。後述する本発明に係る試験方法に基づいてテスト
を行う場合には、マルチプレクサ２８の入力をａ側に切
り替える。マルチプレクサ２８の入力をａ側にセットす
ることによりフェイル解析メモリ３７は、ウェーハ毎の
ファンクションフェイルを記憶することができる。

【００４３】テストを開始した後、ファンクションフェ
イルが発生すると、そのフェイル情報は、アドレスメモ
リ１９およびフェイルピンデータメモリ２０に順次格納
されていく。

【００４４】１ウェーハ分のテストが終了すると、試験
工程はウェーハインデックス処理に移行するので、この
インデックス処理に並行してＣＰＵ８がアドレスメモリ
１９およびフェイルピンデータメモリ２０に格納された
１ウェーハ分のフェイル情報を引き出す。テスタピンの
プローバの性能にも依存するが、一般にウェーハインデ
ックス処理には、１分ないし２分の時間が必要なので、
この時間内でフェイル情報の抽出は十分に可能である。

【００４５】このように、ウェーハインデックス処理中
にフェイル情報の抽出処理を並行して行うことにより、
テスト時間が従来技術と比較して大幅に短縮される。そ
の効果を図６を参照しながら具体的に説明する。

【００４６】図６は、ｎ個のサンプルでなるウェーハを
従来の技術でテストした場合の全ウェーハ処理時間を上
段に、同一のウェーハを本発明に係る方法でテストした
場合のウェーハ処理時間を下段に記載した概念図であ
る。従来の技術では、チップインデックス処理後にフェ
イル情報を取り出すので、全処理時間Ｔ_Pは、Ｔ_P＝（Ｔ₁＋Ｔ₂＋Ｔ₃）×ｎ＋Ｔ₅ である。

【００４７】一方、本発明においては、ウェーハインデ
ックス処理と並行してフェイル情報の抽出処理を行うの
で、全処理時間Ｔ_Iは、Ｔ_I＝（Ｔ₁＋Ｔ₃）×ｎ＋Ｔ₅ となり、Ｔ_PーＴ_I＝Ｔ₂×ｎ［ｓ］だけ処理時間を短縮
することができる。

【００４８】図４に戻り、フェイル情報が引き出され、
ウェーハインデックス処理が完了すると、新たなウェー
ハの最初のサンプルに対するテストスタート信号がマル
チプレクサ２８に入力され、これによりマルチプレクサ
２８がクリア信号を出力し、このクリア信号を受けたア
ドレスカウンタ２１がアドレスメモリ１９およびフェイ
ルピンデータメモリ２０に格納されたデータを消去す
る。

【００４９】このデータクリア信号を出力する動作を図
５のタイムチャートを参照して説明する。

【００５０】ＣＰＵ８によりマルチプレクサ２８の入力
がａ側にセットされると、サンプル毎のテストスタート
信号は、マルチプレクサ２８でなく、ＡＮＤ回路２７に
入力されるので、ウェーハエンド信号がディレイ回路２
６に入力されない間は、ＡＮＤ回路２７の出力は「０」
であり、マルチプレクサ２８は、アドレスカウンタ２１
に対するクリア信号を出力しない。

【００５１】ウェーハ内の全サンプルのテストが終了す
ると、ウェーハインデックスの間「１」を出力するウェ
ーハエンド信号がディレイ回路２６に入力される。

【００５２】ウェーハインデックスが完了し、ウェーハ
エンド信号が「０」になった直後に最初のサンプルに対
するテストスタート信号がＡＮＤ回路２７に入力される
が、ウェーハエンド信号は、ディレイ回路２６により、
Ｔ秒間遅れてＡＮＤ回路２７に入力されるので、ＡＮＤ
回路２７は、論理積「１」をマルチプレックス回路２８
に出力し、これにより、マルチプレクサ２８がアドレス
カウンタ２１に対するクリア信号を出力する。

【００５３】このように、本発明に係るフェイル解析メ
モリは、サンプル毎のフェイル情報の格納とウェーハ毎
のフェイル情報の格納とを選択する切換手段を備えてい
るので、ウェーハ単位でフェイル情報を記憶させること
ができる。また、格納されたフェイル情報の抽出は、ウ
ェーハインデックスの処理と並行して行われるので、サ
ンプルのテスト時間の影響を受けることなく効率の高い
半導体試験を実施することができる。

【００５４】次に、本発明にかかる半導体テストシステ
ムの実施の形態について図面を参照しながら説明する。

【００５５】図７は、本発明にかかる半導体テストシス
テムの第１の実施の形態の構成を示したブロック図であ
る。

【００５６】図７に示す半導体テストシステム８０は、
ＤＵＴの様々な特性を測定する計測部１００とこれを制
御する制御部２００とで構成される。

【００５７】制御部２００は、マイクロプロセッサなど
のＣＰＵ８、磁気ディスク装置、ハードディスク装置な
どの記憶装置２２０、キーボード、ラインプリンタなど
の入出力装置２３０などで構成される。

【００５８】計測部１００は、ＣＰＵ８の指令によりテ
ストパターン信号を発生するロジックパターン生成器１
２０、試験のタイミングを決定するクロックパルスを発
生するタイミング発生器１１０、タイミング発生器１１
０のパルス信号に基づいてテストパターン信号の波形整
形を行うフォーマットコントローラ１３０、ＣＰＵ８か
ら供給されるディジタル信号をアナログ信号に変換する
Ｄ−Ａ変換器１７０、テストパターン信号をＤＵＴに出
力し、内蔵する信号比較器１５５、１５６によりＤＵＴ
から入力された信号を基準電圧と比較する半導体試験用
ヘッド１５０、該比較結果の信号と期待値パターン信号
との比較解析を行うパターン値比較器１４０、該解析結
果の情報を格納するフェイル解析メモリ３７及びプログ
ラマブル電源１９０などで構成される。

【００５９】ロジックパターン生成器は、図４に示すロ
ジックパターン発生器２を含み、また、パターン値比較
器１４０は、図４に示す論理比較回路６を備えている。

【００６０】各構成部分間の動作関係は次の通りであ
る。

【００６１】先ず、ＣＰＵ８の指令により、ロジックパ
ターン生成器１２０が機能試験用のパターン信号を発生
し、フォーマットコントローラ１３０に送る。なお、該
ロジックパターン生成器１２０は、ＤＵＴへの信号を駆
動し、パターン毎にＤＵＴからの信号と期待値との比較
を実施するか否かの信号も出力する。

【００６２】また、タイミング発生器１１０は、ＣＰＵ
８の指令により、機能試験の周期やクロックパルスの立
ち上がり、立ち下がりのタイミングパルスを発生し、フ
ォーマットコントローラ１３０に送る。

【００６３】次に、フォーマットコントローラ１３０
は、ロジックパターン生成器１２０から発生される論理
「１」、論理「０」の試験パターン信号をタイミング発
生器１１０から供給されるタイミングパルスにより所定
の波形モードに整形し、半導体試験用ヘッド１５０へ送
る。

【００６４】一方、Ｄ−Ａ変換器１７０は、ＣＰＵ８か
ら供給されるディジタル信号をアナログ信号に変換し、
半導体試験用ヘッド１５０のＤＵＴ３００への入力パタ
ーンのレベル設定やＤＵＴ３００からの出力パターンの
判定レベルの設定を行う。次に、半導体試験用ヘッド１
５０は、Ｄ−Ａ変換器１７０によりレベル設定されたテ
ストパターン入力ドライバ１５１によりフォーマットコ
ントローラ１３０から供給されたテストパターン信号の
電圧レベルを定め、図示しないテスタピンを介してＤＵ
Ｔ３００の入力ピンに印加する。

【００６５】さらに、半導体試験用ヘッド１５０は、Ｄ
ＵＴ３００が入力されたテストパターン信号に応じて出
力した信号を図示しないテスタピンを介して受け、信号
比較器１５５、１５６により、Ｄ−Ａ変換器１７０で設
定された基準電圧との比較を行い、該比較結果をパター
ン値比較器１４０へ送る。このときＤＵＴからの入力信
号のうち、高レベルのものは高レベル信号比較器１５５
により、また、低レベルの入力信号は、低レベル信号比
較器１５６により比較判断される。

【００６６】次に、パターン値比較器１４０は、半導体
試験用ヘッド１５０の信号比較器１５５、１５６から供
給された比較結果信号を期待値と比較し、該比較結果を
フェイル解析メモリ３７に送る。期待値としては、論理
「１」、論理「０」の他、高インピーダンス状態などが
ある。また、比較結果の情報としては、ピン毎の良否の
試験結果の情報や不良が発生した試験パターンのアドレ
ス位置などがある。

【００６７】フェイル解析メモリ３７は、パターン値比
較器１４０から供給された上述の比較結果の情報を格納
する。

【００６８】ＣＰＵ８は、フェイル解析メモリ３７に格
納されたフェイル情報をＤＵＴのサンプル毎またはウェ
ーハ毎に取り出して記憶装置２２０に格納する。

【００６９】その後、これらの情報は、ＤＵＴ３００の
不良解析、機能試験パターンのデバッグなどに使用され
る他、研究開発に活用される。

【００７０】以上の操作を様々なロジックパターンにつ
いて繰り返すことによりＤＵＴの良否が判定される。

【００７１】図７に示す半導体テストシステム８０はフ
ェイル解析メモリとして、図４に示した本発明にかかる
フェイル解析メモリ３７を採用しているため、ウェーハ
単位でフェイル情報を記憶させることができ、また、ウ
ェーハインデックスの処理と並行してフェイル情報の抽
出を行うことができるので、ＤＵＴあたりのテスト時間
の長短に関わらず、効率の高い半導体試験を実施するこ
とができる。

【００７２】次に、本発明に係る半導体テストシステム
を用いた半導体試験方法の第１の実施の形態について図
８のフローチャートを参照しながら説明する。

【００７３】先ず、テストの準備として図７に示す半導
体テストシステム８０についてＣＰＵ８によりフェイル
解析メモリ３７に備えられたマルチプレクサ２８の入力
をウェーハ毎のフェイル情報格納にセットし（ステップ
Ｓ１００）、その後、プローブバにＤＵＴをセットして
テストを開始する（ステップＳ１０５，１１０）。

【００７４】テストにおける合否の記録は、図９（ａ）
に示すウェーハマトリックス３０を用いて行う。

【００７５】即ち、テストを行う順序毎にサンプルのア
ドレスと合否の結果をカテゴリで分類した数字等のデー
タ配列を予め設定しておき、これらを試験の結果に対応
させて図７に示す制御部２００の記憶装置２２０に格納
していく（ステップＳ２１０）。本実施形態において
は、図９（ａ）において矢印３１で示すように、ウェー
ハの左上のサンプル（１，１）からサンプル（１，３）
へと右方向へテストが行われ、次は、最も近接した最上
段から２段目右端のサンプル（２，５）へ続き、さらに
その後は同段の左方向へとテストが続いていく。また、
テスト結果は、合格をパス：「００」、ＤＣフェイル、
即ち、ＤＵＴに電流を流して電圧を測定し、または電圧
を印加して電流を測定するＤＣテストについての不良
を：「０１」、さらにロジックテストの不良をＦＣフェ
イル：「１０」とカテゴリ分類している。

【００７６】このようにして、各サンプル毎にテスト結
果を記録しながら、不良が発生したときは（ステップＳ
１２０）、ロジックテストを中止し（ステップＳ１３
０）、フェイル解析メモリ３７のアドレスメモリ１９お
よびフェイルピンデータメモリ２０でフェイルの内容を
記録していく（ステップＳ１４０）。図９（ａ）には、
サンプル（１，２）でＤＣフェイルが、また、サンプル
（１，３）および（２，５）でＦＣフェイルが発生した
ことが示され、一方、同図（ｂ）には、アドレス１にフ
ェイル情報１、アドレス２にフェイル情報２が格納され
ていることが分かる。

【００７７】このウェーハ内の全サンプルのテストが終
了すると（ステップＳ１５０、１６０）、ウェーハイン
デックス処理（ステップＳ３００）と並行して、フェイ
ル解析メモリ３７に格納されたフェイル情報を取り出し
た後（ステップＳ４００）、記憶装置２２０に格納され
た全テスト結果であるウェーハマップの内容と上記フェ
イル情報とを対応させて（ステップＳ４１０）、ウェー
ハマップの記憶領域とは別の他の記憶領域に格納する
（ステップＳ４２０）。

【００７８】図９の例では、サンプル（１，３）がフェ
イル情報１に、また、サンプル（２，５）がフェイル情
報２にそれぞれ対応して他の記憶領域に格納されること
になる。

【００７９】このように、フェイル解析メモリで、不良
の内容であるフェイル情報のみが格納されても、ウェー
ハマップに記録された合否結果に対応させることによ
り、どのサンプルでどのような内容のフェイルが発生し
たかを記録することができる。ウェーハインデックス処
理が終了して次のウェーハの最初のサンプルのテストス
タート信号を検出すると（ステップＳ３１０）、アドレ
スカウンタ２１は、フェイル解析メモリ３７のアドレス
メモリ１９およびフェイルピンデータメモリ２０に格納
された情報をクリアする（ステップＳ３２０）。

【００８０】その後、サンプルアドレスに対応したフェ
イル情報を全テスト終了後に取り出して、不良解析・デ
バッグ等の重要資料として活用する。

【００８１】このように、本発明に係る半導体試験方法
では、ウェーハインデックスの処理と並行してフェイル
情報を取り出すので、サンプルあたりのテスト時間の多
少に関わらず、高速のウェーハテストが可能となり、全
体のテスト時間を大幅に短縮させることができる。ま
た、抽出したフェイル情報の発生箇所は、ウェーハマッ
プにより容易に特定できるので、フェイル解析を高速で
行うことができる。

【００８２】次に、本発明に係るフェイル解析メモリの
第２の実施の形態について図１を参照しながら説明す
る。

【００８３】第１の実施の形態では、１つのテスト番号
で１つのテストパターンをテストすることを前提として
いる。しかし、ＤＵＴである半導体装置の集積度が極め
て高くなった今日では、１つのテスト番号で複数のテス
トパターンのテストを行う場合も多い。第１の実施の形
態に係るフェイル解析メモリ３７では、抽出したフェイ
ルメモリがどのパターンに対応するものかを判断するこ
とができない。

【００８４】そこで、複数のテストパターンのテストを
行う場合に抽出したフェイル情報とテストパターンとの
対応を容易にしたものがこの第２の実施形態に係るフェ
イル解析メモリ４７である。

【００８５】図１にフェイル解析メモリ４７を含む回路
図を示す。

【００８６】図１において、レジスタ３２は、テスト対
象のパターン名を格納するレジスタであり、フェイル解
析メモリ４７に備えられたレジスタメモリ３３は、上記
レジスタ３２の内容を格納するメモリである。即ち、フ
ェイル解析メモリ４７は、前述した第１の実施の形態で
あるフェイル解析メモリ３７にレジスタメモリ３３をさ
らに備えた構成となっている。

【００８７】本実施形態におけるフェイル解析メモリ４
７の動作は、前述の第１の実施の形態であるフェイル解
析メモリ３７と基本的に同一であり、異なる点は、テス
ト対象となるパターン名が常にレジスタメモリ３３のメ
モリに格納される点である。即ち、フェイルしたテスト
パターン名がレジスタメモリ３３に格納され、ウェーハ
インデックス処理に並行して行われるフェイル情報の抽
出処理についても、アドレスメモリ１９およびフェイル
ピンデータメモリ２０に格納されたフェイル情報ととも
にレジスタメモリ３３に格納されたテストパターン名が
同時に引き出される。

【００８８】以上のように、本発明に係る第２の実施の
形態であるフェイル解析メモリ４７によれば、１つのテ
スト番号で複数のテストパターンのテストを行う半導体
試験においても、ウェーハ単位でフェイル情報を記憶さ
せることができる上、ウェーハインデックスの処理と並
行してテストパターン名を含むフェイル情報を抽出する
ことができるので、複雑な半導体試験においてもテスト
時間の影響を受けることなく効率の高い試験を実施する
ことができる。

【００８９】次に、本発明に係る半導体テストシステム
の第２の実施の形態について図２を参照しながら説明す
る。

【００９０】図２は、上述のフェイル解析メモリ４７を
備えた半導体テストシステム９０の構成を示すブロック
図である。

【００９１】図２に示す半導体テストシステム９０は、
前述の半導体テストシステム８０と略同一の構成を有
し、その動作もほぼ同一であり、異なる点は、フェイル
解析メモリとして上述のフェイル解析メモリ４７を備え
ている点にある。

【００９２】従って、本実施形態の半導体テストシステ
ム９０は、１つのテスト番号で複数のテストパターンの
テストを行う半導体試験においても、前述した半導体テ
ストシステム８０と同様の効果を得ることができる。

【００９３】次に、本発明に係る半導体試験方法の第２
の実施の形態について図面を参照しながら説明する。

【００９４】本実施形態における半導体試験方法は、１
つのテスト番号で複数のテストパターンのテストを行う
場合の試験方法であり、本発明に係る半導体テストシス
テムの第２の実施の形態である上記半導体テストシステ
ム９０を用いて行う。従って、その手順自体は、図９の
フローチャートに示す手順と略同一であるが、記憶した
フェイル情報には、テストパターンの名称を対応させる
必要があるため、各サンプルにおけるテストの合否を記
録するために用いるウェーハマトリックスが異なる。

【００９５】図３は、本実施形態に係る半導体試験方法
に用いるウェーハマトリックス４０とこれに対応するフ
ェイル解析メモリ４７内のレジスタメモリ３３、アドレ
スメモリ１９およびフェイルピンデータメモリ２０に格
納されたフェイル情報を示す概念図である。

【００９６】本実施形態においては、試験の合否の結果
をテストパターン名を含むように分類したデータ配列と
して、「１０」ないし「１９」をＤＣフェイル、「２
０」ないし「２９」をＦＣフェイルと設定している。図
３（ａ）には、サンプル（１，２）でＤＣフェイル「１
０」が発生し、また、サンプル（１，３）でＦＣフェイ
ル「２０」、サンプル（２，５）でＦＣフェイル「２
１」が発生したことが示され、一方、同図（ｂ）には、
アドレス１にフェイル情報１、アドレス２にフェイル情
報２が格納されていることが分かる。

【００９７】従って、ウェーハインデックス処理と並行
してフェイル情報を取り出した後は、図３（ｂ）に示す
フェイル情報が図（ａ）に示すウェーハマップ４０の内
容と対応されて、別の記憶領域に格納される。

【００９８】図３の例においても、図９の例と同様に、
サンプル（１，３）がフェイル情報１に、また、サンプ
ル（２，５）がフェイル情報２にそれぞれ対応して他の
記憶領域に格納されることになる。

【００９９】このように、本発明に係る半導体試験方法
の第２の実施の形態においては、複数のテストパターン
を有する半導体試験においても、ウェーハインデックス
の処理と並行してフェイル情報を取り出すので、サンプ
ルあたりのテスト時間の多少に関わらず、高速のウェー
ハテストを行うことができる。これにより、全体のテス
ト時間を大幅に短縮させることができる。さらに、抽出
したフェイル情報の発生箇所とテストパターンとをウェ
ーハマップにより容易に特定できるので、フェイル解析
を高速で行うことができる。

【０１００】以上の実施の形態においては、ウェーハ単
位でフェイル情報を記憶させ、ウェーハインデックスの
処理と並行してフェイル情報を抽出する場合について説
明したが、例えば、大量生産の場合における試験工程で
は、ロット単位でフェイル情報を記憶させ、次のロット
のインデックス処理と並行して既にテストが終了したロ
ットのフェイル情報を抽出することとしてもよい。

【０１０１】

【発明の効果】以上詳述したとおり、本発明にかかるフ
ェイル解析メモリおよびこれを用いた半導体テストシス
テム並びにこれらを用いた半導体試験方法は、以下の効
果を奏する。

【０１０２】即ち、本発明（請求項１）にかかる半導体
試験方法では、第２の被試験体毎にフェイル情報を第２
の記憶手段に格納し、このように格納したフェイル情報
をインデックス過程と並行して取り出すので、第１の被
試験体のテスト時間の多少に関わらず、第２の被試験体
について高速のテストが可能となり、全体のテスト時間
を大幅に短縮させることができる。また、抽出したフェ
イル情報の発生箇所は、第１の記憶手段に格納した試験
結果と対応させることにより容易に特定できるので、フ
ェイル解析を高速で行うことができるという効果があ
る。

【０１０３】また、本発明（請求項２ないし４）にかか
る半導体試験方法では、フェイル情報を第１の被試験体
毎に格納する設定から第２の被試験体毎に格納する設定
に選択的に切り替える準備過程をさらに含むので、上記
効果を有する半導体試験方法を従来技術の試験方法と選
択的に使用することができるという効果がある。

【０１０４】また、本発明（請求項５、６、８ないし１
２）によれば、記憶手段が格納するフェイル情報を第１
の被試験体を複数有する第２の被試験体毎に格納させる
フェイル情報格納量制御手段を備えているので、第１の
被試験体のテスト時間の多少に関わらず、第２の被試験
体について高速のテストが可能となり、全体のテスト時
間を大幅に短縮させることができ、スループットの高い
フェイル解析メモリ装置が提供されるという効果があ
る。

【０１０５】また、本発明（請求項７、８ないし１２）
によれば、上記効果に加え、ロジックパターンのパター
ン名毎にフェイル情報を格納するので、１つのテスト番
号で複数のテストパターンのテストを行う半導体試験に
おいても、第２の被試験体毎にフェイル情報を記憶させ
ることができるので、複雑な半導体試験においてもテス
ト時間の影響を受けることなく高速の試験を行うことが
できるフェイル解析メモリ装置が提供されるという効果
がある。

【０１０６】また、本発明（請求項９ないし１２）にか
かるフェイル解析メモリ装置では、第１の被試験体毎の
フェイル情報の格納と第２の被試験体毎のフェイル情報
の格納との切換手段を備えているので、従来技術での半
導体試験方法と本発明に係る半導体試験方法のいずれに
も使用できるフェイル解析メモリ装置が提供されるとい
う効果がある。

【０１０７】さらに、本発明（請求項１３、１４）によ
れば、上記効果を奏するフェイル解析メモリ装置を備
え、インデックス処理と並行してフェイル情報を取り出
すので、第１の被試験体のテスト時間の多少に関わら
ず、第２の被試験体について高速のテストが可能とな
り、全体のテスト時間を大幅に短縮させることができ、
スループットの高い半導体テストシステムが提供される
という効果がある。

【図面の簡単な説明】

【図１】本発明に係るフェイル解析メモリの第２の実施
の形態を含む回路図である。

【図２】本発明に係る半導体テストシステムの第２の実
施の形態の構成を示すブロック図である。

【図３】本発明に係る半導体試験方法の第２の実施の形
態を説明するための概念図である。即ち、図３（ａ）
は、本実施形態に係る半導体試験方法に用いるウェーハ
マトリックスを示す概念図であり、また図３（ｂ）は、
フェイル解析メモリ内に格納されたフェイル情報を示す
概念図である。

【図４】本発明に係るフェイル解析メモリの第１の実施
の形態を含む回路図である。

【図５】ディレイ回路とＡＮＤ回路とマルチプレクサの
間の動作関係を示すタイムチャートである。

【図６】従来技術による試験方法でのテスト時間と本発
明に係る試験方法でのテスト時間との対比を示す説明図
である。

【図７】本発明にかかる半導体テストシステムの第１の
実施の形態の構成を示すブロック図である。

【図８】本発明に係る半導体テストシステムを用いた半
導体試験方法の実施の形態の手順を示すフローチャート
である。

【図９】本発明に係る半導体試験方法の第１の実施の形
態を説明するための概念図である。即ち、図９（ａ）
は、本実施形態に係る半導体試験方法に用いるウェーハ
マトリックスを示す概念図であり、また図９（ｂ）は、
フェイル解析メモリ内に格納されたフェイル情報を示す
概念図である。

【図１０】汎用的なＬＳＩ機能試験におけるロジックテ
ストの方法の概略を示すブロック図である。

【図１１】従来の技術によるフェイル解析メモリの１具
体例の構成を示すブロック図である。

【符号の説明】

２ロジックパターン発生器６論理比較回路７従来の技術によるフェイル解析メモリ８ＣＰＵ１９アドレスメモリ２０フェイルピンデータメモリ２１アドレスカウンタ２６ディレイ回路２７ＡＮＤ回路２８マルチプレクサ３２レジスタ３３レジスタメモリ３７本発明に係るフェイル解析メモリの第１の実施の
形態４７本発明に係るフェイル解析メモリの第２の実施の
形態８０本発明に係る半導体テストシステムの第１の実施
の形態９０本発明に係る半導体テストシステムの第２の実施
の形態１００、１０１計測部１１０タイミング発生器１２０ロジックパターン生成器１３０フォーマトコントローラ１４０パターン値比較器１５０半導体試験用ヘッド１５１テストパターン入力ドライバ１５５高レベル比較器１５６低レベル比較器１７０Ｄ−Ａ変換器１８０ＤＣ試験ユニット１９０プログラマブル電源２００制御部２２０記憶装置２３０入出力装置３００ＤＵＴ

Claims

【特許請求の範囲】

【請求項１】テスト用のロジックパターン信号を第１の
被試験体に入力するロジックパターン入力過程と、前記第１の被試験体から出力された信号を良否の判定基
準となるパターン信号と比較する信号比較過程と、前記信号比較過程により得られた試験合否の結果を第１
の記憶手段に格納する第１の記憶過程と、前記信号比較過程により得られた不良結果の内容である
フェイル情報を前記第１の被試験体を複数有する第２の
被試験体毎に第２の記憶手段に格納する第２の記憶過程
と、試験が終了した前記第２の被試験体を次の第２の被試験
体に取り替えるインデックス過程と、前記第２の記憶手段に格納された前記フェイル情報を前
記インデックス過程に並行して引き出して前記第１の記
憶手段に格納するフェイル情報抽出過程と、前記フェイル情報抽出過程により引き出されたフェイル
情報と前記試験合否の結果に基づいて前記フェイル情報
と不良が発生した箇所とを対応させて前記第１の記憶手
段に格納するフェイル発生箇所特定過程とを含む半導体
試験方法。
【請求項２】半導体試験における不良結果の内容である
フェイル情報を第１の被試験体毎に第１の記憶手段に格
納する設定から前記第１の被試験体を複数有する第２の
被試験体毎に前記第１の記憶手段に格納する設定に選択
的に切り替える準備過程と、テスト用のロジックパターン信号を前記第１の被試験体
に入力するロジックパターン入力過程と、前記第１の被試験体から出力された信号を良否の判定基
準となるパターン信号と比較する信号比較過程と、前記信号比較過程により得られた試験合否の結果を第２
の記憶手段に格納する第１の記憶過程と、前記信号比較過程により得られたフェイル情報を前記第
２の被試験体毎に第１の記憶手段に格納する過程と、試験が終了した前記第２の被試験体を次の第２の被試験
体に取り替えるインデックス過程と、前記第１の記憶手段に格納された前記フェイル情報を前
記インデックス過程に並行して引き出して前記第２の記
憶手段に格納するフェイル情報抽出過程と、前記フェイル情報抽出過程により引き出されたフェイル
情報と前記試験合否の結果に基づいて前記フェイル情報
と不良が発生した箇所とを対応させて前記第２の記憶手
段に格納するフェイル発生箇所特定過程とを含む半導体
試験方法。
【請求項３】前記第２の被試験体は、半導体ウェーハで
あり、前記第１の被試験体は、前記半導体ウェーハ上に配列し
て形成された半導体チップであることを特徴とする請求
項２に記載の半導体試験方法。
【請求項４】前記第１の被試験体は、半導体ウェーハで
あり、前記第２の被試験体は、所定数の前記半導体ウェーハで
なるロットであることを特徴とする請求項２に記載の半
導体試験方法。
【請求項５】テスト用のロジックパターン信号を被試験
半導体装置に入力し、前記被試験半導体装置から出力さ
れた信号を判定基準パターンと比較することにより前記
被試験半導体装置の良否を判定し、不良結果の内容であ
るフェイル情報を抽出する半導体テストシステムに用い
られ、前記フェイル情報を格納する記憶手段と、前記記憶手段が格納するフェイル情報を前記第１の被試
験体を複数有する第２の被試験体毎に格納させるフェイ
ル情報格納量制御手段とを備えたフェイル解析メモリ装
置。
【請求項６】テスト用のロジックパターン信号を被試験
半導体装置に入力し、前記被試験半導体装置から出力さ
れた信号を判定基準パターンと比較することにより前記
被試験半導体装置の良否を判定し、不良結果の内容であ
るフェイル情報を抽出する半導体テストシステムに用い
られ、前記フェイル情報を格納する第１の記憶領域と、前記フ
ェイル情報のアドレスを格納する第２の記憶領域とを有
する記憶手段と、前記アドレスを設定するアドレス設定手段と、前記アドレス設定手段が設定するアドレスを第１の被試
験体を複数有する第２の被試験体毎に設定するアドレス
制御手段とを備えたフェイル解析メモリ装置。
【請求項７】前記記憶手段は、テスト用のロジックパタ
ーン信号のパターン番号を格納する第３の記憶領域をさ
らに有し、前記アドレス設定手段は、前記パターン番号毎に前記ア
ドレスを設定することを特徴とする請求項６に記載のフ
ェイル解析メモリ装置。
【請求項８】前記アドレス制御手段は、前記第２の被試
験体から検出されるテスト終了信号を遅延させる遅延回
路と、前記遅延回路から供給される遅延されたテスト終了信号
と前記第２の被試験体の次にテストされる第２の新たな
被試験体のなかで最初にテストされる第１の被試験体か
ら検出されるテストスタート信号との論理積を出力する
論理積回路とを備えたことを特徴とする請求項６または
７に記載のフェイル解析メモリ装置。
【請求項９】前記アドレス制御手段は、前記第１の被試
験体から検出されるテストスタート信号に基づいて第１
のアドレスを設定させる手段と、前記論理積回路から供
給される信号に基づいて第２のアドレスを設定させる信
号を前記アドレス設定手段に選択的に供給する切換手段
をさらに備えたことを特徴とする請求項６ないし８のい
ずれかに記載のフェイル解析メモリ装置。
【請求項１０】前記切換手段は、マルチプレクサである
ことを特徴とする請求項９に記載のフェイル解析メモリ
装置。
【請求項１１】前記第２の被試験体は、半導体ウェーハ
であり、前記第１の被試験体は、前記半導体ウェーハ上に配列し
て形成された半導体チップであることを特徴とする請求
項９または１０に記載のフェイル解析メモリ装置。
【請求項１２】前記第１の被試験体は、半導体ウェーハ
であり、前記第２の被試験体は、所定数の前記半導体ウェーハで
なるロットであることを特徴とする請求項９または１０
に記載のフェイル解析メモリ装置。
【請求項１３】各種の指令信号を発してシステム全体の
制御を行うＣＰＵと、試験の合否の結果情報その他の各
種の情報を格納する記憶手段と、前記ＣＰＵの操作及び
情報の表示を行う入出力手段とを有する制御部と、内部電源供給手段と、前記ＣＰＵの指令によりテストパターン信号と期待値パ
ターン信号を発生させるロジックパターン発生手段と、前記ＣＰＵの指令により試験のタイミングを決定するク
ロックパルスを発生するタイミング信号発生手段と、前記タイミング信号発生手段から供給されるタイミング
信号により前記パターン発生手段から供給されるテスト
パターン信号の波形を整形して出力するフォーマット制
御手段と、前記第１の被試験体を複数有する第２の被試験体を搭載
するプローバを備え、前記フォーマット制御手段から供
給された前記テストパターン信号を入力ドライバにより
第１の被試験体に出力し、前記第１の被試験体から入力
された信号を前記信号比較器により基準電圧と比較して
その結果を出力する半導体試験用ヘッドと、前記ＣＰＵから供給されるディジタル信号をアナログ信
号に変換して出力信号及び入力信号の基準電圧を設定し
て前記半導体試験用ヘッドの入力ドライバ及び信号比較
器を制御するＤ−Ａ変換手段と、前記半導体試験用ヘッドから供給される比較結果信号と
前記ロジックパターン発生手段から供給される期待値パ
ターン信号との比較を行い、合否の結果の情報と不良が
発生した場合の不良内容であるフェイル情報とを出力す
るパターン値比較手段と、請求項５に記載のフェイル解析メモリ装置とを有する計
測部とを備え、前記ＣＰＵは、前記プローバに搭載する前記第２の被試
験体の交換を行うインデックス処理と並行して前記フェ
イル解析メモリ装置に格納されたフェイル情報を抽出し
て前記記憶装置に格納する半導体テストシステム。
【請求項１４】各種の指令信号を発してシステム全体の
制御を行うＣＰＵと、試験の合否の結果情報その他の各
種の情報を格納する記憶手段と、前記ＣＰＵの操作及び
情報の表示を行う入出力手段とを有する制御部と、内部電源供給手段と、前記ＣＰＵの指令によりテストパターン信号と期待値パ
ターン信号を発生させるロジックパターン発生手段と、前記ＣＰＵの指令により試験のタイミングを決定するク
ロックパルスを発生するタイミング信号発生手段と、前記タイミング信号発生手段から供給されるタイミング
信号により前記パターン発生手段から供給されるテスト
パターン信号の波形を整形して出力するフォーマット制
御手段と、前記第１の被試験体を複数有する第２の被試験体を搭載
するプローバを備え、前記フォーマット制御手段から供
給された前記テストパターン信号を入力ドライバにより
第１の被試験体に出力し、前記第１の被試験体から入力
された信号を前記信号比較器により基準電圧と比較して
その結果を出力する半導体試験用ヘッドと、前記ＣＰＵから供給されるディジタル信号をアナログ信
号に変換して出力信号及び入力信号の基準電圧を設定し
て前記半導体試験用ヘッドの入力ドライバ及び信号比較
器を制御するＤ−Ａ変換手段と、前記半導体試験用ヘッドから供給される比較結果信号と
前記ロジックパターン発生手段から供給される期待値パ
ターン信号との比較を行い、合否の結果の情報と不良が
発生した場合の不良内容であるフェイル情報とを出力す
るパターン値比較手段と、請求項６ないし１２のいずれかに記載のフェイル解析メ
モリ装置とを有する計測部とを備え、前記ＣＰＵは、前記プローバに搭載する前記第２の被試
験体の交換を行うインデックス処理と並行して前記フェ
イル解析メモリ装置に格納されたフェイル情報を抽出し
て前記記憶装置に格納する半導体テストシステム。