JPH02501245A - マルチバスコンピュータシステムにおいてバスを相互接続する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マルチパスコンピュータシステムにおいてバスを相互接続する方法及び装置 背景技術 本発明は、データ処理システムに係り、より詳細には、多数のバスを用いたデー タ処理システムに係る。

コンピュータ及びデータ処理システムにおいては、システムの種々の要素を相互 接続するのにバスが一般に使用される。

例えば、中央処理ユニットは、典型的に、各要素の動作に関連した信号を搬送す ることのできるバスを介して、メモリ要素や、入力／出力（Ｉｌｏ）装置等に接 続される。上記信号は、例えば、データ信号や、クロック信号や、他の制御信号 を含む。バスは、コンピュータシステムによって所望の動作を実行できるように するためには、バスに接続された全ての要素にこのような信号を搬送できねばな らない。

コンピュータシステムが次第に高いレベルの性能を実現できるようになるにつれ て、コンピュータシステムに２つ以上のバスを設けることがしばしば所望される ０例えば、プロセッサと高速メモリ要素とを相互接続する高速主システムバスを 設けると共に、ディスクドライブやテープドライブのようなＩ１０装置をＩ１０ コントローラに相互接続する個別のバスを設けることが所望される。

マルチパスコンピュータシステムにおいて個別のバスを相互接続しなければなら ないことは、システムを甚だ複雑なものにする。バスを相互接続する１つの方法 は、バスの１つに各々接続された第１及び第２のアダプタモジュールと、これら ２つのアダプタモジュールを接続する相互接続バスとで構成されたバス相互接続 アダプタを設けることである。１つのバスから他のバスへデータを転送すべきと きには、一般にプロトコルと称される所定の１組のルールに基づいて１つのバス においてトランザクションが開始される。トランザクションが開始されたバスに 接続されたアダプタモジュールは、典型的に、相互接続バスに「要求」信号を発 生することによって相互接続バスの制御権を得る。他方のアダプタモジュールは 、もし相互接続バスの制御権をまだ得ていなければ、「許可」信号でそれムこ応 答する。

トランザクションが開始されたアダプタモジュールは、相互接続バスの制御権を 得て、データ転送トランザクションを構成する信号を発生し始める。この−「要 求／許可」の解決策は多くの用途で受け入れられるが、バス間でデータを転送で きる速度に制約を招く結果となる。

あるマルチパスコンピュータシステムにおいては、バスが互いに異なるサイクル タイムで動作する。これは、バス間のデータ転送の問題を更に複雑なものにする 。このような複雑さを招く理由は、バスにおける主たる事象が、バスのサイクル タイムを制御するクロック信号、例えば、主クロツク信号又はこの主クロツク信 号から導出された多相クロック信号の状態変化と同期して生じるからである。サ イクルタイムの異なるバス間でデータを転送すべき場合には、バスの一方に接続 された回路によって発生される制御信号がその他方のバスに接続された回路によ って確認されそしてそれによって作用を受けるように確保しなければならない。

サイクルタイムの異なる２つのバス間で同期をとってトランザクションを実行す る場合に、低速のバスから高速のバスへ信号を送信することは比較的簡単である 。即ち、低速バスのサイクルタイムに基づいて動作する制御信号は、高速バスの 少なくとも１つの全サイクル中そのアサートされた状態に保たれ、従って、信号 がそのアサートされた状態で高速バスによって捕えられそして確認されるよう確 保される。

然し乍ら、高速バスから低速バスへ信号を送信することはもっと困難である。と いうのは、高速バスに１つのバスサイクル中だけアサートされた信号は、低速バ スのクロックが１つの状態から別の状態へ移行する前にそのデアサート状態に戻 ってり信号に状態変化が生じた際にのみ同期がとられ、即ち確認されるので、高 速バスにより発生された一穴中の制御信号が低速バスによって確認されないこと が考えられる。

このような問題に向けられた種々の技術が知られている。

例えば、高速バスによって発生された制御信号は、その低速バスに送られる前に 多段カウンタ回路に通されて、多数の高速バスクロックサイクルの時間にわたっ てその制御信号のアサート時間が「延長」され、この延長された制御信号が低速 バスのサイクルタイムよりも大きなアサート時間をもつようにされる。

この方法には、制御信号を発生するための比較的複雑な論理を必要とするという 欠点があり、多数の制御信号を発生しなければならない場合には特に望ましくな い特性となる。更に、制御信号のアサート時間が低速バスのサイクルタイムより も僅かに長いだけの場合には、低速バスに関連した回路が、その制御信号がデア サート状態に戻るまでにこれを検出する機会が１つしかないことになる。システ ムにノイズが存在する場合には、このノイズによって低速バスが制御信号の１つ の状態変化を確認し損なうことになり、システムの信頼性が低いものとなる。

高速バスから低速バスへ制御信号を送信するもう１つの公知方法は、低速バス側 の入ってくる制御信号を用いて同期回路のクロック端子を制御し、エツジトリガ 式の制御信号受は入れ回路を形成することである。高速バスによって発生された 制御信号で、高速バスのサイクルタイムに等しい巾を有する制御信号は、もし全 てが良好に達すれば、低速バス側の制御信号として受け取られる。然し乍ら、上 記した「延長」方法の場合と同様に、低速バスの回路は、入ってくる制御信号が そのデアサート状態に戻るまでにそれを検出する機会は１度しかなく、従って、 システムはノイズに影響され易いものとなる。更に、鮮明なエツジをもつ入力制 御信号がエツジトリガ式の受け取り回路を正確に動作しなければならない、従っ て、エツジトリガ式の回路を用いたシステムは、発生された信号の良好な電気的 完全性を確保するように入念に設計しなければならない、このような厳密な設計 が要求される場合には、システムのコスト増加となる。

従って、マルチパスコンピュータシステムにおいて高速バスから低速バスへ制御 信号を送信する勾知のシステムの中で、完全に満足なものは皆無である。

ｌ江１匡 本発明の目的は、マルチパスコンピュータシステムにおいてバスを接続するため の方法及び装置で、バス間にデータを転送するトランザクションに必要なりロッ ク信号の数を減少することのできる方法及び装置を提供すること、である。

本発明の別の目的は、バスのサイクルタイムが異なるようなマルチパスコンピュ ータシステムのバスを相互接続するための方法及び装置を提供することである。

本発明の更に別の目的は、いずれのバスからでもトランザクションを開始できる ようなマルチパスコンピュータシステムのバスを相互接続するための方法及び装 置を提供することである。

本発明の更に別の目的は、システムバスの１つが保留バスでありそして他方が非 保留バスであるようなマルチパスコンピュータシステムのバスを相互接続するた めの方法及び装置を提供することである。

本発明の更に別の目的及び効果は、その一部分は以下の説明に記載されており、 又、その一部分は以下の説明から明らかであり、或いは本発明の実施によって学 び取ることができよう。

本発明の目的及び効果は、請求の範囲に特に指摘した手段及びその組合せによっ て実現及び達成することができよう。

上記目的を達成するためにそして本発明の目的によれば、ここに広〈実施して説 明するように、本発明は、コンピュータシステムの第１バスと第２バスとの間に 情報経路を形成するバスアダプタを備え、上記第１及び第２バスの各々は、第１ 及び第２のクロック信号によって各々制御される繰り返しのバスサイクル中にデ ータを伝播し、上記第１バスは、第２バスよりも速いサイクルタイムを有してい る。上記アダプタは、相互接続バスと、第１アダプタモジユールとを備えており 、この第１アダプタモジユールは、上記相互接続バスに接続された第１の相互接 続インターフェイス回路と、第１のバスに接続される第１バスインターフェイス 回路と、第２バスから第１バスへ転送されるべきデータを記憶するためのバッフ ァとを含んでいる。上記第１アダプタモジユールは、更に、第１制御手段を備え ていて、この制御手段は、バッファがデータを受け入れられるときに上記相互接 続バスにＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ（バッファ使用可能）信号をアサート し、上記相互接続バスに受け入れられたＢＵＦＦＥＲＬＯＡＤＥＤ　（バッファ ロード済み）信号のみに応答して上記ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号をデ アサートし、そして上記ＢＵＦＦＥＲＬＯＡＤＥＤ信号に応答して上記バッファ から第１バスへデータを送信するように上記第１バスインターフェイス回路を作 動する。更に、アダプタは、第２アダプタモジユールも備えており、これは、上 記相互接続バスに接続された第２の相互接婢インターフェイス回路と、第２バス へ接続される第２バスインターフェイス回路と、第２バスを経て受け取った信号 に応答して第１バスと第２バスとの間で相互接続バスを経てデータを転送するト ランザクションを開始するための第２制御手段とを備えており、上記トランザク ションは、第２アダプタモジユールから第１アダプタモジユールへ所定量のデー タを転送することを必要とするものである。上記第２制御手段は、上記ＢＵＦＦ ＥＲＡＶＡＩＬＡＢＬＥ信号がアサートされたときにのみ相互接続バスを経て第 ２アダプタモジユールから第１アダプタモジユールへデータを送信する手段と、 上記所定量のデータが第１アダプタモジユールへ送信されたときにＢＵＦＦＥＲ ＬＯＡＤＥＤ信号を発生する手段とを備えている。

以下、本発明の好ましい実施例を示した添付図面を参照し、本発明の原理を詳細 に説明する。

図面の簡単な説明 第１図は、複数のバスを含む本発明による。データ処理システムのブロック図、 第２図は、第１図に示された本発明によるバスアダプタのブロック図、 第３Ａ図及び第３Ｂ図は、第２図のバスアダプタにおけるクロック信号を示すタ イミング図、 第４図は、相互接続バスによって搬送される信号を示した第２図のバスアダプタ のブロック図、 第５図は、第２図のバスアダプタにおける状態及び制御信号の発生を示す回路図 、 第６図は、第７図及び第８図の受信及び送信レジスタファイルと第４図に示され た相互接続バス信号との関係を示す図、第７図は、第２図に示された受信レジス タファイルのフォーマットを示す詳細図、 第８図は、第２図の送信レジスタファイルのフォーマットを示す詳細図、 第９図は、第１図に示されたＩ１０バスから開始された書き込みトランザクショ ン中に第２図の制御及びシーケンサ論理回路によって発生される信号を示す代表 的なタイミング図、第１０図は、第１図に示されたＩ１０バスから開始された読 み取りトランザクション中に第２図の制御及びシーケンサ論理回路によって発生 される信号を示す代表的なタイミング図、第１１図は、第１図に示されたシステ ムバスにより開始された書き込みトランザクション中に第２図の制御及びシーケ ンサ論理回路によって発生される信号を示す代表的なタイミング図、 第１２図は、第１図に示されたシステムバスにより開始された読み取りトランザ クション中に第２図の制御及びシーケンサ論理回路によって発生される信号を示 す代表的なタイミング図、 第１３図は、第２図のＩ１０バスアダプタモジュールの回路の一部分を示す部分 回路部分ブロック図、そして第１４図は、第２図に示されたシステムバスアダプ タモジュールのゲートアレイに存在する回路の一部分を示す回路図である。

子ましい　施例の詳細な説明 本発明の現在好ましいと考えられる実施例が示された添付図面を参照して以下に 詳細に説明する。これらの添付図面全体にわたり、同様の要素が同じ参照番号で 示されている。

第１図は、本発明によるデータ処理システム２０の一例を示している。このシス テム２０は、多数のプロセッサとメモリサブシステムとＩ１０システムとの間で 通信を行なえるようにする同期バスであるシステムバス２５を備えている。シス テムバス２５を経ての通信は、周期的なバスサイクルを用いて同期的に行なわれ る。

第１図において、システムバス２５は、２つのプロセッサ３１及び３５と、メモ リ３９と、１つのＩ１０インターフェイス４１と、１つのＩ１０ユニット５１と に接続される。Ｉ１０ユニット５３は、バスアダプタを構成するＩ１０パス４５ 及びＩ１０インターフェイス４１によってシステムバス２５に接続される。第１ 図のＩ１０バス４５には１つのＩ１０ユニット５３しか接続されていないが、Ｉ １０コントローラや、メモリモジュールや、プロセッサのような複数の装置をＩ １０バス４５に接続することができる。

システムバス２５及びＩ１０バス４５は、システムバスクロック信号及びＩ１０ パスクロック信号によって各々制御される繰り返しバスサイクル中にデータを伝 播する。好ましい実施例においては、システムバス２５はサイクルタイムが６４ ｎｓの６４ビツト保留バスであり、そしてＩ１０バス４５はサイクルタイムが２ ００ｎｓの３２ビツト非保留バスである。システムバス２５においてトランザク ションを開始するためのプロトコルは、本発明の譲受人に譲渡されたリチャード Ｂギレット二世及びダグラスＤウィリアムスによる１９８７年５月１日出願の「 マルチプロセッサコンピュータシステムにおけるプロセッサによるシステムリソ ースへの充分なアクセスを確保する方法及び装置（ＭＥＴＨＯＤ　ＡＮＤ　ＡＰ ＰＡＲＡＴＵＳ　ＦＯＲＡＳＳＵＲＩＮＧ　ＡＤＥＱＵＡＴＥＡＣＣＥＳＳ　Ｔ ＯＳＹＳＴＥＭ　ＲＥＳＯＵＲＣＥＳ　ＢＹ　ＰＲＯＣＥＳＳＯＲＳ　ＩＮ　Ａ 　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＣＯＭＰＵＴＥＲＳＹＳＴＥＭ）Ｊと題する 米国特許出願第０７１０４４．９．！５２号に完全に説明されている。Ｉ１０バ ス４５において開始されるトランザクションのプロトコルは、本発明の譲受人に 譲渡されたフランクＣボンバ氏等の１９８７年４月２８日付けの米国特許第４， ６６１，９０５号に開示されている。

上記特許出願及び特許の開示を参考として個々に取り上げる。

データ処理システム２０の好ましい実施例では、中央アービタ２８もシステムバ ス２５に接続されている。このアービタ２８は、幾つかのタイミング及びバス仲 裁信号をシステムバス２５上の他の装置へ直接供給すると共に、これら装置と幾 つかの信号を共有する。

第１図に示された実施例は、現在好ましいと考えられるものであり、必ずしも本 発明をこれに限定するものと解釈すべきではない。例えば、Ｉ１０インターフェ イスユニット４１は、装置コントローラを構成し、Ｉ１０バス４５は、装置コン トローラを磁気ディスクドライブユニットのようなＩ１０装置に接続するバスを 構成する。

本発明の説明に用いる用語として、プロセッサ３１及び３５、メモリ３９、バス アダプタ４１、Ｉ１０装置５１及び５３は、全て［ノード」と称する。「ノード 」とは、バスに接続されるハードウェア装置として定められる。

本発明を説明するのに用いる用語によれば、「信号」又は［ラインノは、物理的 なワイヤの名称を指すものとして交換可能に用いられる。［データ」又は「レベ ル」という用語は、信号又はラインがとり得る値を指すのに用いられる。

ノードは、システムバス２５を介して他のノードとの転送を実行する。「転送」 は、共通の送信器及び共通のアービタを共有する１つ以上の連続的なサイクルで ある。例えば、あるノードによって開始されてシステムバス２５上の別のノード から情報を読み取るための読み取り動作は、第１ノードから第２ノードヘコマン ドを転送し、その後、ある程度の時間がたってから、第２ノードから第１ノード へ１つ以上の返送データ転送を行なうことを必要とする。

「トランザクション」とは、バスにおいて実行される完全な論理タスクであると 定義され、２つ以上の転送を含むことができる０例えば、コマンド転送の後に１ つ以上の返送データ転送を行なうことより成る読み取り動作は、１つのトランザ クションである。又、トランザクションは、１つのバス上のノードから別のバス 上のノードへ開始されてもよい。

システムバス２５の好ましい実施例においては、許されるトランザクションが種 々のデータ長さの転送をサポートし、これは、読み取り（ＲＥＡＤ）、書き込み （ＷＲＩＴＥ）（マスクされた）、インターロック読み取り、アンロック書き込 み及び割り込み動作を含む。インターロック読み取りと、通常の即ち非インター ロックの読み取りとの相違は、特定位置へのインターロック読み取りの場合に、 その位置に記憶された情報が検索され、そして次のインターロック読み取りコマ ンドによるアクセスがその記憶された情報へ制限されるということである。アク セスの制限は、ロック機構をセットすることによって行なわれる。その後のアン ロック書き込みコマンドは、情報をその特定の位置に記憶し、そしてその位置に おけるロック機構をリセットすることにより他のノードがその記憶された情報を 再びアクセスできるようにする。従って、インターロック読み取り／アンロック 書き込み動作は、ある形式の読み取り一変更−書き込み命令である。

システムバス２５は、「保留Ｊバスであるから、応答を待機して浪費されてしま うバスサイクルを他のノードが使用できるようにすることにより、バスリソース の効率的な使用を促す。

保留バスにおいては、あるノードがトランザクションを開始した後に、他のノー ドがそのトランザクションが完了する前にバスへアクセスすることができる。従 って、そのトランザクションを開始したノードは、全トランザクション時間中バ スを拘束するのではない、これに対して、非保留のＩ１０バス４５においては、 全トランザクション中バスが拘束される０例えば、システムバス２５においては 、あるノードが読み取りトランザクションを開始してコマンド転送を行なった後 に、そのコマンド転送が向けられるノードがその要求されたデータを直ちに返送 できないかもしれない、このとき、読み取りトランザクションのコマンド転送と 返送データ転送との間でバス２５のサイクルを使用することができる。システム バス２５は、他のノードがこれらのサイクルを使用できるようにする。

システムバス２５を用いる際には、各々のノードが情報の転送を実行するために 異なった役割を果たすことができる。

これらの役割の１つは、現在進行中のトランザクションを開始したノードとして 定められる「コマンダ」である０例えば、書き込み又は読み取り動作においては 、コマンダは、書き込み又は読み取り動作を要求したノードであり、即ち必ずし もデータを送信又は受信するノードではない。システムバス２５の好ましいプロ トコルにおいては、トランザクションの幾つかのサイクル中にたとえ別のノード がシステムバス２５の所有権を得たとしても、そのノードがトランザクション全 体にわたってコマンダとして保持される０例えば、１つのノードは読み取りトラ ンザクションのコマンド転送に応答してデータの転送中にシステムバス２５の制 御権を得るが、その１つのノードはバスのコマンダにはならない、そうではなく て、このノードは「レスポンダ」と称される。

レスポンダは、コマンダに応答する０例えば、ノードＡからノードＢにデータを 書き込むためにコマンダが書き込み動作を開始した場合には、ノードＢがレスポ ンダとなる。更に、データ処理システム２０においては、ノードはコマンダであ ると同時にレスポンダでもある。

送信器及び受信器は、個々の転送においてノードがとるべき役割を果たす、「送 信器」は、転送中にシステムバス２５に出される情報のソースであるノードとし て定められる。「受信器」は、転送中にシステムバス２５に出された情報を受け 取るノードとして定められる６例えば、読み取りトランザクション中には、コマ ンダが最初にコマンド転送中に送信器となり、次いで、戻りデータ転送中に受信 器となる。

システムバス２５に接続されたノードがシステムバス２５上の送信器になろうと しているときには、そのノードが、中央アービタ２８とその特定のノードとの間 に接続された２本の要求ラインＣＭＤ　ＲＥＱ　（コマンド要求）及びＲＥＳ　 ＲＥＱ（レスポンダ要求）の一方をアサートする。コマンダの要求ライン及びレ スポンダの要求ラインは、仲裁信号であると考えられる。第１図に示されたよう に、仲裁信号は、中央アービタ２８から各ノードへ送られるポイント／ポイント の条件許可信号と、多数のバスサイクル転送を実施するためのシステムバス延長 信号と、例えば、メモリのようなノードがシステムバス２５のトラフィックを保 持することが瞬間的にできないときに新たなバストランザクションの開始を制御 するためのシステムバス抑制信号とを含んでいる。

システムバス２５を構成することのできる他の形式の信号は、情報転送信号と、 応答信号と、制御信号と、コンソール／フロントパネル信号と、若干のその他の 信号とを含んでいる。

情報転送信号は、データ信号と、現在サイクル中にシステムバスにおいて実行さ れるファンクションを表わすファンクション信号と、コマンダを識別する識別子 信号と、パリティ信号とを備えている。応答信号は、一般に、データ転送の状態 を送信器に知らせるための受信器からの７クノーリツジ即ち確認信号を含んでい る。

システムバス２５の制御信号は、クロック信号と、低うイン電圧即ち低ＤＣ電圧 を識別するような警報信号と、初期化中に用いられるリセット信号と、ノード欠 陥信号と、アイドルバスサイクル中に使用される欠陥信号と、エラー信号とを含 んでいる。コンソール／フロントパネル信号は、直列データをシステムコンソー ルに送信したりそこから受信したりするための信号と、始動中にブートプロセッ サの特性を制御するためのブート信号と、システムバス２５上のプロセッサの消 去可能なＰＲＯＭを変更できるようにする信号と、フロントパネルの運転ライト （ＲＵＮ　ＬＩＧＨＴ）を制御するための信号と、あるノードのクロック論理に バッテリ電力を供給するための信号とを含む、その他の信号は、スペア信号に加 えて、各ノードがその識別コードを定めることができるようにする識別信号を含 む。

第２図は、バスアダプタ４１を詳細に示している。バスアダプタ４１は、各バス 上のノードとして機能することにより、システムバス２５とＩ１０バス４５との 間の情報経路を形成する。バスアダプタ４１のトランザクションは、システムバ ス２５又はＩ１０バス４５のいずれかによって開始することができる。システム バスで開始されるトランザクションは、以下、ＣＰＵトランザクションと称し、 そしてＩ１０バスで開始されるトランザクションは、ＤＭＡ）ランザクジョンと 称する。

バスアダプタ４１は、以下ＩＢＵＳ６４と称する相互接続バス６４によって相互 接続された第１アダプタモジユール６０及び第２アダブラモジユール６２を備え ている。ＩＢＵＳ６４は、４本のコマンドラインＩ（３：Ｏ）と、３２本のデー タラインＤ　（３１：　Ｏ）と、パリティラインＰ（０）と、４本のアドレスラ インＦＡＤＤＲ（３：　Ｏ）と、以下で詳細に述べる複数の制御ラインとを備え ている。上記表示法では、括弧内の数字が頭文字により指示されたバスフィール ドの高及び低の終了ビット数を各々表わしている０例えば、Ｄ（３１：Ｏ）は、 下位ビット数０から上位ビット数３１まで延びる３２ビツトのデ−タフィールド を表わしている。

物理的には、第１及び第２のアダプタモジュール６ｏ及び６２は、システムバス ２５及びＩ１０バス４５に接続されたシステム要素を各々含むキャビネットに各 々挿入されるプリント回路カードで構成される。ＩＢＵＳ６４は、第１及び第２ のアダプタモジュール６０及び６２の一方に各端が接続された４本のケーブルよ り成る。

第１のアダプタモジュール６０（以下、ＸＢＩＡモジュール６ｏと称する）は、 ＩＢＵＳ６４に接続された第１の相互接続インターフェイス回路６６と、システ ムバス２５に接続される第１のバスインターフェイス回路６８とを備えている。

相互接続インターフェイス回路６６は、ＩＢＵＳ６４へ信号を送信したりそこか ら信号を受信したりするための複数のバストランシーバ回路を備えており、これ については詳細に説明する。バスインターフェイス回路６８は、前記した米国特 許出願筒０７１０４４．９５２号に詳細に示されている。

ＸＢＩＡ−Ｅジュール６ｏは、大規模集積（ＬＳ−、［）ゲートアレイ回路７０ を備えており、この回路は、ノードバス７２によってバスインターフェイス回路 ６８に接続されると共に、モジュールデータバス７４及びモジュール制御バス７ ６によって相互接続インターフェイス回路６６に接続されている。ゲートアレイ ７０は、同期論理回路７８、ノード制御論理回路８０及びバッファ記憶領域８２ を備えている。バッファ記憶領域８２は、受信レジスタファイル８４と、送信レ ジスタファイル８６とを備えている。

以下ＸＢＩＢモジュール６２と称する第２のアダプタモジ２とを備えている。相 互接続インターフェイス回路９０は、ＩＢＵＳ６４を経て信号を送信及び受信す るための複数のパストランシーバ回路を備えている。第２のバスインターフェイ ス回路９２は、以下ＢＣＩバスと称するデータバス９２に接続される。このＢＣ Ｉバス９４は、レジスタ及び転送回路９６を経て第２の相互接続インターフェイ ス回路９０に接続される。ＢＣＩバス９４は、パリティ、コマンド、対応するパ リティ及びコマンドからバッファされるデータライン、及びＩ１０バス４５のデ ータラインを含んでいる。レジスタ及び転送回路９６は、データバス９４と第２ の相互接続インターフェイス回路９０との間でデータを転送するためにゲートア レイ内に実施されたバッファデータ路より成る。

又、ＸＢＩＢモジュール６２は、マスターシーケンサ論理回路９８と、スレーブ シーケンサ論理回路１００とを備えており、これらは、システムバス２５とＩ１ ０バス４５との間でデータを転送するトランザクションを制御するのに用いられ る。

マスター及びスレーブシーケンサ論理回路９８及び１００は、１０２及び１０４ で各々示された制御ＢＣＩラインによってバスインターフェイス回路９２に接続 される。又、マスター及びスレーブシーケンサ論理回路９８及び１００は、同期 論理回路１０６に接続され、次いで、この回路は相互接続インターフェイス回路 ９０に接続されている。

バスインターフェイス回路９２は、以下ＢＩ　ＩＣ回路と称するバスインターフ ェイス集積回路１０８を含んでいる。ＢＩＩＣ回路１０８は、本発明の譲受人に 譲渡されたワインＣパー力及びジョーンＷメイ氏の１９８６年９月３０日付けの 前記米国特許第４，６１４，９０５号及び米国特許第４，６６１，８８２号に完 全に示されている。米国特許第４，６６１，８８２号の記載を参考としてここに 取り上げる。

又、バスインターフェイス回路９２は、クロック論理回路１１０を備えている。

クロック論理回路１１０は、発振器と、Ｉ１０バス４５のバスサイクルを制御す るクロック信号を発生するための適当な回路とを備えている。或いは又、Ｉ１０ バス４５に接続された別のノードは、Ｉ１０バス４５を制御するためのマスター クロック信号を発生することができ、この場合、クロック論理回路１１０は、Ｉ １０バス４５から受け取った工／○マスタークロック信号の制御のもとでローカ ルクロック信号を導出する。好ましい実施例では、Ｉ１０バスクロック信号は、 Ｉ１０バス４５に２００ｎｓのバスサイクルタイムを確立する。

本発明は、Ｉ１０バス４５を制御するクロック信号から多相クロック信号を発生 するための手段を備えている。ここは実施するように、多相クロック信号の発生 手段は、ＸＢＩＢクロック発生回路１１２を備え、これは、Ｉ１０バスクロック 信号から４相りロック信号Ｔｏ％Ｔ５０、Ｔ１００及びＴｌ　５０を発生し、多 相クロック信号の各相は巾が５０ｎｓである。多相クロック信号Ｔｏ−７１５０ は第３Ｂ図に示されている。

バスアダプタ４１の重要な機能は、システムバス２５に接続されたノードがＩ１ ０バス４５に取り付けられたノ′−ドヘデータを転送したりそこからのデータを 転送したりするトランザクションを開始できるようにすると共に、Ｉ１０バス４ ５に取り付けられたノードがシステムバス２５に取り付けられたノードヘデータ を転送したりそこからのデータを転送したりするトランザクションを開始できる ようにすることである。各々の場合に、あるバス上のノードから別のバス上のノ ードへ或いはそれと反対にデータを転送し始めるトランザクションは、その開始 したバス上の他の全てのトランザクションと全く同様に、適当なバスプロトコル を用いて開始される。

バスアダプタ４１の一般的な動作は、第２図を参照して以下に説明する。システ ムバス２５に接続されたノードとの間でデータをやり取り、するためにＩ１０バ ス４５において開始されたトランザクションにより、コマンド／アドレス情報は ＢＩＩＣＩＯ８によって受け取られて、ＢＩＣバス９４を経てデータ路レジスタ 及び転送回路９６に転送される。ライン１０４の制御ラインＢＣＩ　ＣＬｆ　（ 第１３図）は、Ｉ１０バス４５上でトランザクションを行なえることを指示する ためにＢＩ　ＩＣＩＯ３によってアサートされる。

ＸＢＩＡモジュール６０からの適当な状態信号がアサートされた場合には（以下 で詳細に述べるように）相互接続インターフェイス回路９０がコマンド／アドレ ス情報をＩＢＵＳ６４を経てそして相互接続インターフェイス回路６６を経て書 き込んでバッファ記憶領域８２のレジスタファイル８６に記憶するようにＩＢＵ Ｓ６４を経てトランザクションが開始される。

ＩＢＵＳ６４を経て開始されるトランザクションは、所定量のデータをＸＢＩＢ モジュール６２からＸＢＩＡモジュール６０へ送信することを必要とする０例え ば、Ｉ１０バス４５に接続されたノードが４つのデータワードをシステムバス２ ５に接続されたノードに書き込もうとする場合には、ＸＢＩＢモジュール６２か らＸＢＩＡモジュール６０へ全部で５つのワード（即ち、コマンド／アドレスワ ードと、４つのデータワード）を送信しなければならない、Ｉ１０バス４５で開 始されたトランザクションは、ＸＢＩＡモジュール６０からシステムバス２５へ の情報転送を必要とするＤＭＡトランザクションを構成するので、適当なコマン ド／アドレス及びデータワードが一度に１ワードづつ転送され、どのＤＭＡバッ ファがフリーであるかに基づいて、レジスタファイル８６のＤＭＡ−Ａ又はＤＭ Ａ−Ｂバッファのいずれかに書き込まれる。４つのデータワードのうちの最後の ワードが転送されると、ＸＢＩＢモジュール６２はＸＢＩＡモジュール６０へ制 御信号を発生しく以下で詳細に述べるように）、ＸＢＩＡモジュール６０の制御 論理回路８０がシステムバス２５上のバスインターフェイス回路６８を経てコマ ンド／アドレス及びデータワードを送信する書き込みトランザクションを開始す るようにさせる。

Ｉ１０バス４５に取り付けられたノードがシステムバス２５に取り付けられたノ ードに記憶されたデータを読み取ろうとする場合には、そのノードがＩ１０バス ４５においてＤＭＡＲＥＡＤトランザクションを開始し、これは、単一のコマン ド／アドレスワードをＩ１０バス４５からＸＢＩＢモジュール６２及びＸＢＩＡ モジュール６ｏを経てシステムバス２５へ転送してシステムバス２５上の適当な ノードへ供給することより成る。Ｉ１０バス４５は非保留バスであり、一方、シ ステムバス２５は保留バスであるから、Ｉ１０バス４５は、要求されたデータが 指定のシステムバスノードからシステムバス２５、ＸＢＩＡモジュー）Ｌｔ６０ ．　Ｉ　ＢＵ　Ｓ　６４及びＸＢＩＢ−Ｅジュール６２を経てＩ１０バス４５へ 転送されるときまで拘束される。

一方、システムバス２５は保留バスであり、これは、読み取りトランザクション において指定されたノードが所望のデータを得ている間にシステムバス２５を介 して他のトランザクションを実行できることを意味する。ノードがシステムバス ２５からＩ１０バス４５上の要求を発しているノードヘデータを返送する準備が できたときには、このようなノードは、前記米国特許第０７１０４４，９５２号 に詳細に述べられたようにシステムバス２５において応答トランザクションを開 始し、ＸＢＩＡモジュール６０の受信レジスタファイル８４のＤＭＡ受信バッフ ァに適当なデータを記憶させる。制御論理回路８０は、適当な制御信号をＩＢＵ Ｓ６４を経てＸＢＩＢモジュール６２にアサートさせる。スレーブシーケンサ１ ００は、第２の相互接続インターフェイス回路９０．ＩＢＵＳ６４及び第１の相 互接続インターフェイス回路６６を経て適当な制御信号を供給し、Ｉ１０バス４ ５に適合するフォーマットに変換されてＤＭＡ受信レジスタファイル８４に記憶 されているデータをＩＢＵＳ６４を経てデータ路レジスタ及び転送回路９６に読 み込み、バスインターフェイス回路９２を経てＩ１０バス４５に送信するように する。

第３Ａ図及び第３Ｂ図は、ＸＢＩＡモジュール６０及びＸＢＩＢモジュール６２ によって各々発生されたクロック信号を示している。第３Ａ図から明らかなよう に、ＸＢＩＡモジュール６０は、各々１０．７ｎｓ周期を有する６つのクロック 信号組を発生する。これらの相は、システムバス２５によって搬送されてシステ ムバス２５に対する６４ｎｓのサイクルタイムを確立するマスタークロック信号 から導出される。同様に、第３Ｂ図は、５０ｎｓの周期を各々有する４つのクロ ック信号組を示している。第３Ｂ図に示された相は、Ｉ１０バス４５によって搬 送されてＩ１０バス４５の２００ｎｓのサイクルタイムを確立するマスタークロ ック信号から導出される。

第４図は、ＩＢＵＳ６４を構成する信号を示している。図示されたように、ＩＢ ＵＳ６４は、Ｉ　（３：　０）　、Ｄ　（３１：Ｏ）及びｐ　（ｏ）によって表 わされた複数のデータ信号を有するデータ路を備えている。又、相互接続バス６ ４は、データ信号の制御に関連した複数の第１制御信号を有する第１制御路を備 えている。好ましい実施例においては、第１制御信号が第４図に１３０で示され ている。ＩＢＵＳ６４は、更に、データ路の制御に関連しない複数の第２制御信 号を有する第２制御路も備えている。好ましい実施例では、第２制御信号が第４ 図に１３２で示されている。ＩＢＵＳ６４を構成する信号は、以下で詳細に説明 する。

ＩＢＵＳ両　向性信号 ＊　ＩＢ　Ｄ（３１：００）　（ＩＢＵＳ　Ｄａｔａ　Ｆｉｅｌｄ）　−ＩＢ　 Ｄ（３１：Ｏ）フィールドは、レジスタファイル８４及び８６とアドレス及びデ ータをやり取りするのに用いられる。フィールドは、ＢＩＩＣ１０８のＢＣＩ　 Ｄ（３１：Ｏ）フィールドに直接マツプされる。

このフィールドは、レジスタファイル８４及び８６の内容がモジュール６２の制 御のもとで読み取られるか又は書き込まれたときに２００ｎｓ間アサートされる 。

＊　ＩＢ　Ｉ（３：Ｏ）　（ＩＢＵＳ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｆｉｅｌｄ） 　−ＩＢ　Ｉ（３：Ｏ）フィールドは、コマンド、読み取り状態コード及び書き 込みマスクをレジスタファイル８４及び８６とやり取りするのに用いられる。こ のフィールドは、ＢＩ　ＩＣ１０８のＢＣＩ　Ｉ（３：Ｏ）フィールドに直接マ ツプされる。

このフィールドは、レジスタファイル８４及び８６の内容がモジュール６２の制 御のもとで読み取られるか又は書き込まれるときに２００ｎｓ間アサートされる 。

＊　ＩＢ　ＰＯ（ＩＢＵＳ　Ｐａｒｉｔｙ）　−ＩＢ　Ｐ（０）は、ＩＢ　Ｄ（ ３１：Ｏ）及びＩＢ　Ｉ（３：　０）フィールドのパリティピットである。この ビットは、ＢＩＩＣ９２のＢＣＩパリティビットに直接マツプされる。パリティ は奇数である。

このフィールドは、レジスタファイル８４及び８６の内容がＸＢＩＢモジュール の制御のもとで読み取られたり書き込まれたりするときに２００ｎｓ間アサート される。

ＸＢＩＢからＸＢＩＡへの制御信号 ＊　ＩＭ　ＦＡＤＤＲ（３：Ｏ）　Ｌ　（Ｒｅｇ　Ｆｉｌｅ　Ａｄｄｒｅｓｓ　 Ｆｉｅｌｄ）　−ＩＭ　ＦＡＤＤＲ（３：　Ｏ）　Ｌフィールドは、レジスタフ ァイル８４及び８６の１６個の考えられる位置の１つをアドレスするためにＸＢ ＩＢモジュールによって使用される（ＩＢＵＳ側から見たとき）。

このフィールドは、レジスタファイル８４及び８６の内容がＸＢＩＢモジュール の制御のもとで読み取られるか又は書き込まれるときに２００ｎｓ間アサートさ れる。

（ＩＢＵＳ上で見たとき） ハμ狙　位置　読み取り／書き込み状態１１１１　ＣＰＵ　ＣＭＤ／ＡＤＤＲ読 み取りのみ１１１０　ＣＰＵ　ＤＡＴＡ／ＭＳＫ　読み取り／書き込み１１０１ 　指定済み　適用なし １１００　ＤＭＡ−Ａ　ＣＭＤ／ＡＤＤＲ書き込みのみ１０１１　ＤＭＡ−Ａ　 ＤＡＴＡ／ＭＳＫ　Ｏ読み取り／書き込み１０１０　ＤＭＡ−Ａ　ＤＡＴＡ／Ｍ ＳＫ　ｌ　読み取り／書き込み１００１　ＤＭＡ−Ａ　ＤＡＴＡ／ＭＳＫ　２　 読み取り／書き込み１０００　ＤＭＡ−Ａ　ＤＡＴＡ／ＭＳＫ　３　読淋取り／ 書き込み０１１１　指定済み　適用なし ０１１０　指定済み　適用なし ０１０１　指定済み　適用なし ０１００　ＤＭＡ−Ｂ　ＣＭＤ／ＡＤＤＲ書き込みのみ００１１　ＤＭＡ−Ｂ　 ＤＡＴＡ／ＭＳＫ　Ｏ書き込みのみ００１０　ＤＭＡ−Ｂ　ＤＡＴＡ／ＭＳＫ　 １　書き込みのみ０００１　ＤＭＡ−Ｂ　ＤＡＴＡ／ＭＳＫ　２　書き込みのみ ００００　ＤＭＡ−Ｂ　ＤＡＴＡ／ＭＳＫ　３　書き込みのみＤＭＡ読み取りト ランザクションは一度に１つの保留しかない、ＤＭＡ読み取り戻りデータは、ど のＤＭＡ送信バッファを最初に用いて「読み取り」コマンドを送信するかに拘り なく、常に、ＤＭＡ−Ａ受信バッファにロードされる。それ故、ＤＭＡ受信バッ ファをもつ必要はない、このため、上記表では、ＤＭＡ−Ｂバッファが「書き込 みのみ」と分類されている。

＊　ＩＭ　ＦＩＬＥ　ＬＯＡＤ　５ＴＲＯＢＥ　Ｌ　−ＩＭ　ＦＩＬＥ　ＬＯＡ Ｄ　５ＴＲＯＢＥ　Ｌは、ＩＢＤ（３１：Ｏ）、ＩＢ　Ｉ　（３：Ｏ）及びＩＢ 　ＰＯに現在アサートされたデータを、アドレスラインＩＭ　ＦＡＤＤＲ（３： ０）　Ｌによって指定されたアドレスにおいてレジスタファイル８６にロードす るようにする。

ＸＢ　Ｉ　Ｂモジュールは、ＩＢ　Ｄ（３１：Ｏ）、ＩＢ　Ｉ（３：Ｏ）、ＩＢ 　ｐｏ及びＩＭ　ＦＡＤＤＲ（３：　Ｏ）　Ｌをアサートした５０ｎｓ後にＩＭ 　ＦＩＬＥ　ＬＯＡＤ　５ＴＲＯＢＥ　Ｌを７サートする。又、ＸＢ　Ｉ　Ｂ− ［：ジュールは、ＩＢ　Ｄ（３１：Ｏ）、ＩＢ　Ｉ（３：Ｏ）、ＩＢ　ｐｏ及び ＩＭ　ＦＡＤＤＲ（３：　Ｏ）　Ｌをデアサートする５０ｎｓ前にＩＭ　ＦＩＬ Ｅ　ＬＯＡＤ　５ＴＲＯＢＥ　Ｌをデアサートする。

＊　ＩＭ　ＦＩＬＥ　ＲＥＡＤ　ＥＮＡＢＬＥ　Ｌ　−ＩＭ　ＦＩＬＥ　ＲＥＡ Ｄ　ＥＮＡＢＬＥ　Ｌは、アサートされると、アドレスラインＩＭ　ＦＡＤＤＲ （３：　Ｏ）　Ｌによって指定されたアドレスにおいてレジスタファイル８４に 含まれた内容をＩ　ＢＵＳのＩＢ　Ｄ（３１：Ｏ）、ＩＢ　Ｉ（３：　Ｏ）及び ＩＢ　ＰＯに７サートさせる。

ＸＢＩＢモジュールは、レジスタファイル内の位置の内容を読み取るときに少な くとも２００ｎｓ間はＩＭ　ＦＩＬＥＲＥＡＤ　ＥＮＡＢＬＥ　Ｌをアサートす る。

本　ＩＭ　ＤＭＡ　ＲＥＡＤ　ＣＭＤ　Ｌ−ＩＭ　ＤＭＡ　ＲＥＡＤ　ＣＭＤ　 Ｌは、ＸＢＩＢがＩ１０バスコマンド／アドレスデータをロードする時間中にＸ Ｂ１１＜ＩＢＵＳパリティエラーを検出したときにＩ１０バスからシステムバス へのＤＭＡ読み取りトランザクションが進行中であるかどうかを決定するために ＸＢＩＡによって使用される。

この情報は、システムバス２５にシステムクラッシュトランザクションを発生す る必要があるかどうかを決定するためにＸＢＩＡによって使用される。この信号 がアサートされ、ＩＢＵＳパリティエラーがＸＢＩＡによって検出され、ＸＢＩ Ａ６０がラインＩ（３：Ｏ）の読み取りコマンドをデコードする場合に、ＸＢＩ Ａがこのトランザクションを中止し、ＩＲＲＥＡＤＤＡＴＡ　ＦＡＵＬＴ　Ｌを ＸＢＩＢへ発生する。

＊　ＩＭ　ＣＰＵ　ＸＡＣＴＩＯＮ　ＤＯＮＥ　Ｌ　−ＩＭ　ＣＰＵ　ＸＡＣＴ ＩＯＮ　ＤＯＮＥ　Ｌは、ＣＰＵコマンドがＸＢＩＢモジュールによって処理さ れていて、ＣＰＵトランザクションをこれでＸＢＩＡモジュールによって完了で きることを指示する。

ＸＢＩＢモジュールは、ＩＢＵＳインターフェイスを介してＣＰｔＪコマンドの 処理を完了したときに２００ｎｓ間ＩＭＣＰＵ　ＸＡＣＴＩＯＮ　ＤＯＮＥ　Ｌ を７サーＪｔ６゜コマンドが書き込みであった場合には（付加的な転送を完了す る必要がない）、ＸＢＩＡモジュールは、ＣＰＵバッファを更に別のトランザク ションに解放する。コマンドが読み取りであった場合には（データをコマンダに 戻すために付加的な転送を必要とする）、ＸＢＩＡが戻りデータ転送を完了し、 次いで、ＣＰＵバッファを更に別のトランザクションに解放する。

＊　ＩＭ　ＣＰＵ　ＬＯＣＲＥＳＰＯＮＳＥ　Ｌ　−ＩＭ　ＣＰＵ　ＬＯＣＲＥ ＳＰＯＮＳＥ　Ｌは、Ｉ１０バスニ発生されたＩＮＴＥＲＬＯＣＫＥＤ　ＲＥＡ Ｄ　ＣＰＵコマンドを、リソースがＩ１０バスにロックされているために完了で きないことを指示する。

ＸＢＩＢモジュールは、Ｉ１０バス上のリソースがロックされたために要求され たトランザクションを完了できないときに、ＩＭ　ＣＰＵ　ＬＯＣＲＥＳＰＯＮ ＳＥ　ＬをＩＭ　ＣＰＵ　ＸＡＣＴＩＯＮ　ＤＯＮＥ　Ｌと共に２００ｎｓ間ア サートする。ＸＢＩＡモジュールは、ＣＰＵバッファを更に別のトランザクショ ンに解放し、ＬＯＧ応答をシステムバスに発生する。

＊　ＩＭ　ＤＭＡＡ　ＢＵＦ　ＬＯＡＤＥＤ　Ｌ−ＩＭ　ＤＭＡＡ　ＢＵＦ　Ｌ ＯＡＤＥＤ　Ｌは、ＸＢＩＢモジュールがＩＢＵＳを経てＤＭＡ−Ａバッファに コマンド／データ（もし適用できれば）をロードしたことを指示する。ＸＢＩＢ モジュールは、ＩＭ　ＤＭＡＡ　ＢＵＦ　ＬＯＡＤＥＤＬを２００ｎｓ間アサー トする。ＸＢＩＡモジュールがＩＭＤＭＡＡ　ＢＵＦ　ＬＯＡＤＥＤ　Ｌを７サ ートｔ６と、システムバス２５を経てトランザクションを処理する。

ＤＭＡ　トランザクションが書き込みであった場合には、状態がＸＢＩＢに返送 されず、トランザクションはＸＢＩＡによって完了される。

ＤＭＡトランザクションが読み取りであった場合には（即ち、ＩＲＲＥＡＤ　Ｄ ＡＴＡ　ＡＶＡＩＬ　Ｌ、ＩＲＤＭＡ　ＬＯＣＲＥＳＰＯＮＳＥ　Ｌ％　ＩＲＲ ＥＡＤ　ＤＡＴＡ　ＦＡＵＬＴ　Ｌ）、読み取り状態がＸＢＩＢモジュールへ返 送される。

本　ＩＭ　ＤＭＡＢ　ＢＵＦ　ＬＯＡＤＥＤ　Ｌ−ＩＭ　ＤＭＡＢ　ＢＵＦ　Ｌ ＯＡＤＥＤ　Ｌは、ＸＢＩＢモジュールがコマンド／データ（もし適用できれば ）をＩＢＵＳを経てＤＭＡ−Ｂバッファにロードしたことを指示する。ＸＢＩＢ モジュールは、ＩＭ　ＤＭＡＢ　ＢＵＦ　ＬＯＡＤＥＤＬを２００ｎｓ間アサー トする。ＸＢＩＡモジュールは、ＩＭＤＭＡＢ　ＢＵＦ　ＬＯＡＤＥＤ　Ｌを感 知すると、バスアダプタインターフェイス６８を経てトランザクションを処理す る。

ＤＭＡ　トランザクションが書き込みであった場合には、状態がＸＢＩＢに返送 されず、トランザクションはＸＢＩＡによって完了される。

ＤＭＡ　トランザクションが読み取りであった場合には、読み取り状態がＸＢＩ Ｂモジュールに返送される（即ち、ＩＲＲＥＡＤ　ＤＡＴＡ　ＡＶＡＩＬ　Ｌ％ 　ＩＲＤＭＡ　ＬＯＣＲＥＳＰＯＮＳＥ　Ｌ、ＩＲＲＥＡＤ　ＤＡＴＡ　ＦＡＵ ＬＴＬ）。

＊　ＩＭ　ＣＬＲＲＥＡＤ　５ＴＡＴＵＳ　Ｌ　−ＸＢＩＢモジュールは、ＤＭ Ａ読み取り状態情報の処理を完了し、従ってＸＢＩＡモジュールのＤＭＡ読み取 り状態フラグをクリアしようとしたときに、ＩＭ　ＣＬＲＲＥＡＤ　５ＴＡＴＵ Ｓ　Ｌを２００ｎｓ間アサートする。

ＸＢＩＢ−ＥジュールニよりＩＭ　ＣＬＲＲＥＡＤ　５ＴＡＴＵＳ　Ｌをアサー トすると、ＸＢＩＡモジュールがＩＲＲＥＡＤ　ＤＡＴＡ　ＦＡＬＴ　Ｌ％　Ｉ ＲＤＭＡ　ＬＯＣＲＥＳＰＯＮＳＥ　Ｌ及びＩＲＲＥＡＤ　ＤＡＴＡ　ＡＶＡＩ Ｌ　Ｌをクリアさせる。

＊　ＩＭ　ＸＡＣＴＩＯＮ　ＦＡＩｌＬＴ　Ｌ　−ＸＢＩＢモジュールは、ＣＰ Ｕトランザクションのエラーを検出すると、ＩＭ　ＸＡＣＴＩＯＮ　ＦＡＵＬＴ 　ＬをＩＭＣＰＵ　ＸＡＣＴＩＯＮ　ＤＯＮＥ　Ｌと共に２ｏｏｎｓ間アサート する。ｒＣＰＵ　ＲＥＡＤ　ＣＭＤＪフラグに対応するＸＢＩＡがセットされる と、ＸＢＩＡはＸＭＩに対するＲＥＲ応答を発生する。ＸＢＩＡのｒＣＰＵ　Ｒ ＥＡＤ　ＣＭＤ」フラグがセットされない場合には、ＸＢＩＡがトランザクショ ンを終了し、形式フィールドにセットされたＭＥＭ　ＷＲＩＴＥＥＲＲＯＲでＩ 　Ｖ　Ｉ　ＮＴＲトランザクションを発生する。

ＸＢＩＢモジュールは、ＤＭＡトランザクションのエラーを検出すルト、ＩＭ　 ＸＡＣＴＩＯＮ　ＦＡＵＬＴ　ＬをＩＭＤＭＡＡ　ＢＵＦ　ＬＯＡＤＥＤ　Ｌ又 はＩＭ　ＤＭＡＢ　ＢＵＦ　ＬＯＡＤＥＤ　Ｌと共に２００ｎｓ間アサートする 。ＸＢＩＡは、それに応答して、そのＤＭＡバッファのロード中に検出したエラ ーを無視し、保留中のトランザクションを中断し、ＤＭＡバッファを次のトラン ザクションに解放する。

＊　ＩＭ　ＣＬＲｌＮＴＲＬ　− ＸＢＩＢは、ＩＲＸＢＩＡ　ＥＲＲＢＩＴ　５ＥＴＬがアサートされたときにＩ Ｍ　ＣＬＲｌＮＴＲＬを２００ｎｓ間アサートし、ＸＢＩＢは、ビット１９がセ ットされたＩＤＥＮＴ　ＬＥＶＥＬフィー）Ｌｔドと共にシステムバスＩＤＥＮ Ｔコマンドをデコードする。

ＸＢＩＡモジュールは、ＩＭ　ＣＬＲｌＮＴＲＬを受け取ると、２００ｎｓ以内 にＩＲＸＢＩＡ　ＥＲＲＢＩＴＳＥＴ　Ｌのアサートをクリアする。

本　ＩＭ　ＢＩ　ＢＡＤ　Ｌ− ＩＭ　ＢＩ　ＢＡＤ　Ｌは、Ｉ１０バス上のノード欠陥に応答するために使用さ れる。これは、Ｉ１０バスからのｒＢＩＢＡＤ　ＬＪから直接マツプされる。

ＢＩ　ＢＡＤ　Ｌがアサートされると、ＸＭＩ　ＢＡＤＬがアサートされる。

＊　ＩＭ　ＸＢＩＢ　ＰＯＷＥＲ０Ｋ（３：Ｏ）　Ｈ−ＩＭ　ＸＢＩＢ　ＰＯＷ ＥＲ０Ｋ（３：Ｏ）　Ｈは、ＸＢＩＢモジュールが始動されそしてＩＢＵＳプロ トコルによってコマンド／データに正しく応答できるはずであることをＸＢＩＡ モジュールに指示する。

又、４本のＩ　ＢＵＳケーブル全部がそれらの正しいスロットに差し込まれたこ とをＸＢＩＡモジュールに指示する。各ケーブルハ、独特（７）ＩＭ　ＸＢＩＢ 　ＰＯＷＥＲＯＫ　Ｈ信号を有する。この信号は、各ケーブルの別々のビン位置 に出力される。これら４つの信号がＸＢＩＡにおいてアンドされると、ケーブル がＸＢＩＡ及びＸＢＩＢの両方に差し込まれたことと、それらが両方のモジュー ルの適切な位置に差し込まれたこととを指示するＸＢＩＡレジスタのビットが７ サートされる。

＊　ＩＭ　ＢＵＦ　ＢＩ　ＲＥＳＥＴ　Ｌ　−ＩＭ　ＢＵＦ　ＢＩ　ＲＥＳＥＴ 　Ｌは、Ｉ１０バスから発したＢＩ　ＲＥＳＥＴ　Ｌのバッファされた′もので ある。これがアサートされると、ＸＢＩＡモジュールは、ＩＭ　ＸＢＩＢ　ＰＯ ＷＥＲＯＫ　（３：　Ｏ）　Ｈもアサートされた場合に、システムバスにＸＭＩ 　ＲＥＳＥＴ　Ｌをアサートしなければならない。

＊　ＩＭ　ＢＩ　ＡＣＬＯＬ　− ＩＭ　ＡＣＢＩ　ＬＯＬは、Ｉ１０バスカラ発Ｌ／　ｆニー　ＢＩ　ＡＣＬＯＬ のバッファされたものである。これがアサートされると、ＸＢＩＡモジュールは 、　ｒＸＢＩＡエラーサマリーレジスタ」のＢＣＩ　ＡＣＬＯ状態ビットをセッ トし、ＩＶＩＮＴＲ（システム電源故障）をシステムバスに発生する。

ＸＢＩＡからＸＢＩＢへの制御信号 ＊　ＩＲＤＭＡＡ　ＢＵＦ　ＡＶＡＩＬ　Ｌ　−ＩＲＤＭＡＡ　ＢＵＦ　ＡＶＡ ＩＬ　Ｌは、ＸＢＩＡ７アイル８６のＤＭＡ−ＡバッファがＸＢＩＢモジュール によりコマンド及びデータ（もし適用できれば）をロードするのに使用できるこ とを指示する。

ＸＢＩＡモジュールは、第１のバス相互接続インターフェイス６８を経てＤＭＡ −Ａバッファの保留中のコマンド／デ−タの処理を完了したときに、ＩＭ　ＤＭ ＡＡ　ＢＵＦ　ＡＶＡＩＬ　Ｌをアサートし、ＤＭＡ−Ａバッファが使用できる ことをＸＢＩＢモジュールに指示する。

ＸＢＩＡモジュールは、ＩＭ　ＤＭＡＡ　ＢＵＦ　ＬＯＡＤＥＤ　ＬがＸＢＩＢ モジュールによってアサートされたときＧ：ＩＲＤＭＡＡ　ＢＵＦ　ＡＶＡＩＬ 　Ｌをデアサートし、新たなコマンド／データがＸＢＩＢモジュールによってＤ ＭＡ−Ａバッファにロードされたことを指示する。

＊　ＩＲＤＭＡＢ　ＢＵＦ　ＡＶＡＩＬ　Ｌ　−ＩＲＤＭＡＢ　ＢＵＦ　ＡＶＡ ＩＬ　Ｌは、ＸＢＩＡ７アイル８６のＤＭＡ−ＢバッファがＸＢＩＢモジュール によりコマンド及びデータ（もし適用できれば）をロードするのに使用できるこ とを指示する。

ＸＢＩＡモジュールは、バスアダプタインターフェイス６８を経てＤＭＡＢバッ ファの保留中のコマンド／データの処理を完了したときにＩＭ　ＤＭＡＢ　ＢＵ Ｆ　ＡＶＡＩＬ　Ｌをアサートして、ＤＭＡＢバッファが使用できることをＸＢ ＩＢモジュールに指示する。

ＸＢＩＡモジュールは、ＩＭ　ＤＭＡＢ　ＢＵＦ　ＬＯＡＤＥＤ　ＬがＸＢ　Ｉ 　ＢモジュールによってアサートされたときにＩＲＤＭＡＢ　ＢＵＦ　ＡＶＡＩ Ｌ　Ｌをデアサートして、新たなコマンド／データがＸＢＩＢモジュールによっ てＤＭＡ−Ｂバッファにロードされたことを指示する。

本　ＩＲＣＰＵ　ＢＵＦ　ＬＯＡＤＥＤ　Ｌ−Ｉ　ＲＣＰＵ　ＢＵＦ　ＬＯＡＤ ＥＤ　Ｌは、ＣＰＵ：＋マントがバスアダプタインターフェイス６８からＸＢＩ Ａファイル８４のＣＰＵバッファにロードされて、ＸＢＩＢモジュールによって 処理される準備ができたことを指示する。

ＩＲＣＰＵ　ＢＵＦ　ＬＯＡＤＥＤ　Ｌは、ＸＢＩＢモジュールから（７）ＩＭ 　ＣＰＵ　ＸＡＣＴＩＯＮ　ＤＯＮＥ　Ｌ又はＩＭ　ＣＰＵ　ＸＡＣＴＩＯＮ　 ＤＯＮＥ　Ｌ及びＩＭＸＡＣＴＩＯＮ　ＦＡＵＬＴ　Ｌを検出したときに、ＸＢ ＩＡモジュールによってデアサートされる。

＊　ＩＲＸＭＩ　ＥＲＲＢＩＴ　ＳＥＬ　Ｌ　−ＩＲＸＭＩ　ＥＲＲＢＩＴ　Ｓ ＥＬ　Ｌは、ＸＢＩＡの特定のエラーレジスタの１つにエラービットがセットさ れたことを指示する。この状態ビットは、ＸＢＩＢモジュールがベクター命令（ ＩＮＴＲ）コマンドをシステムバス２５へ開始するようにさせる。

＊　ＩＲＲＥＡＤ　ＤＡＴＡ　ＡＶＡＩＬ　ＬＩＲＲＥＡＤ　ＤＡＴＡ　ＡＶＡ ＩＬ　Ｌは、既に開始されたＤＭＡ読み取りトランザクションのデータがＸＢＩ Ａファイル８４のＤＭＡ−Ａ／Ｂ受信バッファに得られ、ＸＢＩＢモジュールに よって読み取られることを指示する。

ＩＲＲＥＡＤ　ＤＡＴＡ　ＡＶＡＩＬ　Ｌは、ＸＢＩＡファイルのＤＭＡ−Ａ／ Ｂ受信バッファにＸＭＩＴインターフェイス６８からのデータをロードしたとき にＸＢＩＡモジュールによってアサートされる。

ＩＲＲＥＡＤ　ＤＡＴＡ　ＡＶＡＩＬ　Ｌｉ５ｔ、ＸＢＩＢモジュールがＩＭ　 ＣＬＲＲＥＡＤ　５ＴＡＴＵＳ　Ｌをアサートしたときに、このモジュールによ り「直接クリア人力」を経てラッチ／フリップヘゲアサートされる。

＊　ＩＲＲＥＡＤ　ＤＡＴＡ　ＦＡＵＬＴ　Ｌ　−ＩＲＲＥＡＤ　ＤＡＴＡ　Ｆ ＡＵＬＴ　Ｌは、既に開始されたＤＭＡ読み取りトランザクションが第１の相互 接続モジュール６０における回復不能な欠陥によって失敗に終ったことを指示す る。

ＩＲＲＥＡＤ　ＤＡＴＡ　ＦＡＵＬＴ　Ｌは、ＸＢＩＡモジュールが次のエラー の１つを検出したときにこのモジュールによってアサートされる。

ＯＸＭＩファンクションフィールドにおいてデコードされたＲＥＲ応答。

ＯＸＭＩファンクションフィールドにおいて検出された読み取りシーケンスエラ ー。

○　システムバス２５の時間切れ。

ＩＲＲＥＡＤ　ＤＡＴＡ　ＦＡＵＬＴ　Ｌは、ＸＢＩＢモジュールがＩＭ　ＣＬ ＲＲＥＡＤ　５ＴＡＴＵＳ　Ｌをアサートするときにこのモ、ジュールにより「 直接クリア入力」を介してラッチ／フリップヘゲアサートされる。

＊　ＩＲＤＭＡ　ＬＯＣＲＥＳＰＯＮＳＥ　Ｌ　−ＩＲＤＭＡ　ＬＯＣＲＥＳＰ ＯＮＳＥ　Ｌは、既に開始されたＤＭＡ読み取りトランザクションが「ロックさ れた応答（ＬＯＧ）Ｊを第１バス相互接続インターフエイス６８に返送したこと を指示する。

ＩＲＤＭＡ　ＬＯＣＲＥＳＰＯＮＳＥ　Ｌは、ＤＭＡ読み取り返送データのＸＭ ＩファンクションフィールドにおいてＬＯＧ応答が検出された場合に、ＸＢＩＡ モジュールによってアサートされる。

ＩＲＤＭＡ　ＬＯＣＲＥＳＰＯＮＳＥ　Ｌは、ＸＢＩＢ　モジ：ｘ、　−ルがＩ Ｍ　ＣＬＲＲＥＡＤ　５ＴＡＴＵＳ　Ｌをアサートしたときに、このモジュール により「直接クリア人力」を経てラッチ／フリップにデアサートされる。

＊　ＩＲＡＤＡＰＴＥＲＲＥＳＥＴ　Ｌ　−ＩＲＡＤＡＰＴＥＲＲＥＳＥＴ　Ｌ は、ＸＢＩＡのＸＭＩ　ＢＥＲレジスタの（ノードリセット）をアサートするこ とによって発生される。この信号をアサートすると、Ｉ１０バス４５において電 源故障シーケンスが開始される。

木　ＩＲＸＭＩ　ＡＣＬＯＨ− ＩＲＸＭＩ　ＡＣＬＯＨは、システムバス２５がら発生される。これがアサート されると、ＸＢＩＢモジュールはＩ１０バス４５にＢＩ　ＤＣＬＯをアサートし なければならない。

本　ＩＲＸＭＩ　ＤＣＬＯＨ− ＩＲＸＭＩ　ＤＣＬＯＨは、ＸＭＩシステムバス２５から発生される。これがア サートされると、ＸＢＩＢモジュールは、Ｉ１０バス４５にＢＩ　ＤＣＬＯをア サートしなければならない。

＊　ＩＲＸＭＩ　ＲＥＳＥＴ　Ｌ　− ＩＲＸＭＩ　ＲＥＳＥＴ　Ｌは、システムバス２５がら発生される。

前記したように、Ｉ１０バス４５の低速のバスサイクルタイムに基づいて動作す る回路へ送信するためにシステムバス２５の比較的速いバスサイクルタイムに基 づいて制御信号を発生しようと試みるときに問題が生じる。本発明は、公知技術 の問題を第５図に明確に示したように克服する。

本発明は、第１インターフェイス回路に接続されていて、第１グループの第１制 御信号を発生するための信号発生手段を備えており、これら第１グループの第１ 制御信号の各々は、無限のアサーション巾を有する状態信号を構成し、上記信号 発生手段は、これら状態信号に対してアサートのみの機能を有している。ここに 実施するように、信号発生手段は、第５図に示す制御論理回路８０と、同期論理 回路７８とを備えている。

第５図を参照すれば、ゲートアレイ７０の制御論理回路８０から発する制御信号 １５２は、その巾が６４ｎｓであり、即ちこれは工／○バス２５のサイクルタイ ムである。この信号１５２は、同期論理回路７８の二重ランク同期装置として働 くフリップ−フロップ１５８及び１６０の各リセット端子１５４及び１５６に供 給される。これにより、同期装置のフリップ−フロップ１５８及び１６０がリセ ットされる。フリップ−フロップ１５８の出力１６２は、フリップ−フロップ１ ５８がリセットされたときにデアサートされる。フリップ−フロップ１５８のデ アサートされた出力１６２は、インバータ１６４及び反転ドライバ１６６を経て 供給されて、ＩＢｔＪＳ６４に状態信号１６８（低レベルでアサート）を形成す る。従って、制御信号１５２は、無限のアサート時間を有するアサート状態の状 態信号１６８、ＡＶＡＩＬ　Ｌ、に変換される。この状態信号１６８は、ＩＢＵ Ｓ６４上のＸＢＩＡモジュール６０によって受け取られたＬＯＡＤＥＤ　Ｌ信号 のみに応答してデアサートされる。

信号１６８、ＡＶＡＩＬ　Ｌｉ！、反転バス受信回路１７０を経て、フリップ− フロップ１７４及び１７６で構成された二重ランク同期装置１７２の入力に供給 される。フリップ−フロップ１７４は、Ｉ１０バス４５を制御するクロック信号 から導出された多相クロック信号の１つの相によってクロックされる。フリップ −フロップ１７４の出力１７８は、フリップ−フロップ１７６の入力に供給され る。フリップ−フロップ１７６の出力信号１８０はクロック端子によってクロッ クされ、この端子は、Ｉ１０バス４５を制御するクロック信号から導出された多 相クロック信号の第２相が供給される。フリップ−フロップ１７６の出力１８０ は、二重ランク同期装置１７２の同期作用により、状態信号１６８の論理レベル ＡＶＡＩＬ　Ｌに確実に確立される。従って、比較的速いシステムバス２５のク ロック信号から導出された制御信号１５２は、比較的低速のＩ１０バス４５から 導出されたクロック信号に対して同期作動される回路１００によって用いるよう に正確に且つ確実に捕らえられる。

回路１００は、出力１８０からの同期した状態信号を検出した際に、例えば、２ ００ｎｓ（Ｉ１０バス４５のバスサイクルタイム）の−穴中を有する制御信号１ ８２を発生する。本発明は、相互接続バスを経て制御手段に接続されていて第２ グループの第１制御信号に応答して状態信号をデアサートするためのデアサート 手段を備えている。ここに実施するように、デアサート手段は、バス受信回路１ ８６と、２人力のオアゲート１８８とを備えている。

制御信号１８２は、ドライバ回路１８４を経、ＩＢＵＳ６４を経、受信回路１８ ６を経て、オアゲート１８８に供給される。オアゲート１８８の出力は、二重ラ ンク同期装置１５０のフリップ−フロップ１６０の入力に供給される。フリップ −フロップ２０６のクロック端子１９２には、システムバス２５を制御する例え ば６４ｎｓの高速クロック信号から導出された多相クロック信号の１つの相が供 給される。フリップ−フロップ１６０の出力１９０はフリップ−フロップ１５８ の入力に送られ、そのクロック端子１９４には、システムバス２５を制御する高 速クロック信号から導出された多相クロック信号の第２の相が供給される。出力 信号１６２はオアゲート１８８の入力端子にフィードバックされ、これにより、 同期装置１５０のフリップ−フロップ１５８及び１６０がそれらのクロック入力 端子１９２及び１９４によってリセットされないようにする。フリップ−フロッ プ１５８の出力１６２は、システムバス２５から導出されたクロック信号に対し て同期して作動される回路８０によって用いるように、制御信号１８２、ＬＯＡ ＤＥＤ　Ｌ、のアサート論理状態に確実に確立される。従って、比較的低速のＩ １０バス４５のクロック信号から導出された制御信号１８２は、比較的高速のシ ステムバス２５から導出されたクロック信号に対して同期して作動される回路８ ０によって用いるように、正確に且つ確実に捕らえられる。制御論理回路８０は 、次いで、システムバス２５上のＡＶＡＩＬ及びＬＯＡＤＥＤ信号に関連したバ ッファにデータを送信するためにシステムバス２５においてトランザクションを 開始する。

フリップ−フロップ１５８のアサートされた出力１６２は、インバータ１６４及 び反転ドライバ１６６を経てＩ　ＢＵＳ　６４に供給される。従って、制御信号 １５２は、状態信号１６８、ＡＶＡＩ　Ｌのデアサート状態に変換される。

スレーブシーケンサ論理回路１００は、アダプタモジュール６０と６２との間の 全ての転送を制御する。従って、スレーブシーケンサ論理回路１００は、第１バ スと第２バスとの間のデータ転送を制御すると共に第２グループの第１制御信号 を発生するための制御手段を構成し、上記第２グループの第１制御信号の各々は 、一定の巾を有しており、そして上記信号発生手段は、上記制御信号に対してア サート及びデアサート機能を有している。二重ランクの同期装置１７２は、相互 接続バスを経て信号発生手段に接続された同期手段であって、第２のクロック信 号に基づいて状態信号を制御手段へ通すような同期手段を構成する。

第４図に１３０で示されていてＸＢＩＡモジュール６０からＸＢＩＢモジュール ６２へ伝播する信号は、第５図の信号１６８と同様に作用し、第１グループの第 １制御信号を構成する。

第４図に１３０で示されていてＸＢＩＢモジュール６２がらＸＢＩＡモジュール ６０へと伝播する信号は、第５図の信号１８２と同様に作用して、第２グループ の第１制御信号を構成する。

例えば、レジスタファイル８６のバッファがデータの受け取ＩＪ　ニ使用テキル とキニハ、ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号が発生されて、Ｉ　ＢＵＳ　６ ４を経て供給される。次いで、データハ、ＸＢＩ　Ｂ−ＥジューＪＬｚ６２から 、ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号に関連したレジスタファイルへ書き込ま れる。実行されているトランザクションの形式によって決定される全ての必要な データがバッファに書き込まれると、ＸＢＩＢモジュール６２は、Ｉ１０バス４ ５のサイクルタイムに等しいアサート時間巾を有するＢｔＪＦＦＥＲＬＯＡＤＥ Ｄ信号を発生する。

従って、本発明は、バッファがデータを受け取りできるときＧ：ＩＢＵ］：ＢＵ ＦＦＥＲＡＶＡＩＬＡＢＬＥ信号を７”）−トシ、ＩＢＵＳ６４を経て受け取っ たＢＵＦＦＥＲＬＯＡＤＥＤ信号のみに応答してＢＵＦＦＥＲＬＯＡＤＥＤ信号 をデアサートし、そしてＢＵＦＦＥＲＬＯＡＤＥＤ信号に応答してバッファから システムバス２５ヘパスインターフエイス回路６８を作動させるための第１制御 手段を具備する。ここに実施するように、この第１制卿手段は、制御論理回路８ ０と、同期論理回路７８と、バス受信回路１８６と、ＸＢＩＡモジュール６０の オアゲート１８８とを備えている。

本発明は、更に、Ｉ１０バス４５を経て受け取った信号に応答してシステムバス ２５とＩ１０バス４５との間でＩ　ＢＵＳ６４を経てデータを転送するトランザ クションを開始するための第２制御信号を備えている。これらのトランザクショ ンでは、ＸＢＩＢモジュールからＸＢＩＡモジュールへ所定量のデータを転送す ることが必要とされる。この制御手段は、ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号 がアサートされたときにのみＩＢＵＳ６４を介してＸＢＩＢアダプタモジュール ６２からＸＢＩＡアダプタモジュール６０ヘデータを送信するための手段と、所 定量のデータがＸＢＩＡアダプタモジュール６２へ送信されたときにＢＵＦＦＥ ＲＬＯＡＤＥＤ信号を発生するための手段とを備えている。ここに実施するよう に、データを送信しそして信号を発生する手段を含む第２制御手段は、マスター 及びスレーブシーケンサ論理回路９８及び１００を備えている。

第６図を参照すれば、バッファ記憶領域８２は、アドレス０−１５及びコマンド ラインＩ（３：Ｏ）によって指定された多数の記憶位置を含んでいる。バッファ 記憶領域８２のアドレス線、ＸＢ　Ｉ　Ｂ−Ｅジュール６２によりＩ　Ｂｕｓ６ ４（７）ＦＡＤＤＲアドレスラインにアサートされ、ＩＢＵＳデータラインＤ（ ３１：Ｏ）、ＩＢＵＳコマンドラインＩ（３：Ｏ）及びＩＢＵＳパリティライン Ｐ（０）を経てバッファ領域８２のアドレスされた記憶位置にデータを書き込ん だりそこからデータを読み取ったりできるようにする。

バッファ領域８２の位置は、機能的には、受信レジスタファイル８４のＣＰＵ書 き込みバッファ２００及びＤＭＡ　Ａ／Ｂバッファ２０２と、送信レジスタファ イル８６のＣＰＵ読み取りバッファ２０４、ＤＭＡ−Ａ書き込みバッファ２０６ 及びＤＭＡ−Ｂ書き込みバッファ２０８とに編成される。

レジスタファイル８４及び８６と、これらレジスタファイルに関連したＩＢＵＳ 信号とが第６図に明確に示されている。

受信レジスタファイル８４は、システムバス２５に接続されたノードから発生さ れてＩ１０バス４５に接続されたノードへ送られるデータのための一時的な記憶 位置を形成する。これに対応的に、送信レジスタファイル８６は、Ｉ１０バス４ ５に接続されたノードから発生されてシステムバス２５に接続されたノードへ送 られるデータのための一連の一時的な記憶位置を形成する。受信レジスタファイ ル８４は、ＩＢＵＳ６４に対する読み取りのみのファイルであり、送信レジスタ ファイル８６は、Ｉ　ＢＵＳ　６４に対する書き込みのみのファイルである。

好ましい実施例では、複数のＤＭＡ書き込みバッファを設けることにより高い性 能が得られ、システムバス２５の保留特性の利点を得ることができる。特定用途 の条件に応じて更に多数の又は少数のバッファを設けることもできる。

ＣＰＵ書き込みバッファ２００は、バッファ記憶領域アドレスが０の第１位置を 備え、この位置は、ＣＰＵトランザクション、即ちシステムバス２５に接続され たノードによって開始されたトランザクションに関連してシステムバス２５から 受け取ったコマンド／アドレスワードを記憶する。ＣＰＵ書き込みバッファ２０ ０は、アドレスが１の第２の記憶位置を備え、この位置は、システムバス２５か らＩ１０バス４５に接続されたノードへ書き込まれるべきデータを記憶するもの である。

受信レジスタファイル８４のＤＭＡ読み取りバッファ２０２は、Ｉ１０バス４５ に接続されたノードによって開始された読み取りトランザクションに応答してシ ステムバス２５を通して接続されたメモリモードから検索されたデータを記憶す るための４つの位置で構成される。

ＣＰＵの部分２０４は、システムバス２５に接続されたノードによって開始され た読み取りトランザクションに応答してＩ１０バス４５に接続されたＩ１０装置 から検索されたデータを一時的に記憶するための１つの記憶位置より成る。同一 のＤＭＡ書き込みバッファ２０６及び２０８は、Ｉ１０バス４５に接続されたノ ードによって開始された書き込みトランザクションに応答してシステムバス２５ に接続されたノードに送られるコマンド／アドレスワードを一時的に記憶する。

レジスタファイル８４及び８６の各記憶位置のアドレスは、第６図の各記憶位置 の右に示されている。別々のＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ及びＢＵＦＦＥＲ ＬＯＡＤＥＤ信号が各々のＤＭＡＴＲＡＮＳＭＩＴバッファに組み合わされてい る。

第７図は、受信レジスタファイル８４に記憶されたデータのフォーマットを示し ている。レジスタファイル８４は、第７図においては、システムバスフォーマッ ト形ａ２３０及びＩＢＵＳフォーマット２３２で示されている。レジスタファイ ル８４には１組の記憶位置しか設けられないことを理解されたい。

然し乍ら、データは、２３０で示されたフォーマットでシステムバス２５からレ ジスタファイル８４へ読み込まれ、モして２３２で示されたフォーマットでレジ スタファイル８４からＩＢＵＳ６４を経て読み出される。フォーマット２３０の データの記憶は、制御論理回路８０によって制御され、ＸＢＩＢモジュール６２ のスレーブシーケンサ論理回路１００又はマスターシーケンサ論理回路９８によ って指定されたフォーマットでレジスタファイル８４から読み出される。

同様に、第８図は、レジスタファイル８６に記憶されるデータのフォーマットを 示している。データは、ＩＢＵＳ６４から３２ビツトフオーマツトで受け取られ 、フォーマット２４２で示されたように０−１５と番号付けされた記憶位置に記 憶される。これらの記憶位置に記憶されたデータは、次いで、読み出されて、２ ４０で示されたフォーマットでシステムバス２５に送られる。フォーマット２４ ０及び２４２は全く同じ記憶位置を表わしているが、このような記憶位置にデー タを書き込んだりそこから読み出したりする方法の相違点しか表わしていない。

書き込みトランザクションがシステムバス２５に接続されたノードによって開始 されそして受信レジスタファイル８４のＣＰＵ部分２００にコマンド／アドレス 及び書き込みデータワードが記憶されると、制御論理回路８０はＣＰＵ　ＢＵＦ ＦＥＲＬＯＡＤＥＤ信号を発生し、これは、無限のアサート時間巾を有する状態 信号として相互接続バス６４を経てＸＢＩＢモジュール６２へ送られる。この信 号は、マスターシーケンサ論理回路９８に送られ、該回路は、コマンド／アドレ ス及びデータワードをＣＰＵ書き込みバッファ２００から読み取る。これは、Ｉ ＢＵＳ６４にＦＩＬＥ　ＲＥＡＤ　ＥＮＡＢＬＥ信号をアサートしてデータ転送 の方向をＸＢＩＡモジュール６０からＩＢＵＳ６４を経てＸＢＩＢモジュール６ ２への方向にセットし、ＦＡＤＤＲアドレスラインにＯのアドレスを発生し、そ してＩＢＵＳ６４のコマンド／アドレスをデータ路レジスタ及び転送論理回路９ ６ヘロードすることにより達成される。コマンド／アドレスワードが第６図に示 すように位置Ｏから受け取られたときには、マスターシーケンサ論理回路９８が ＦＡＤＤＲラインにアドレス「１」を発生し、そしてＩＢＵＳ６４の書き込みデ ータ情報をデータ路レジスタ及び転送論理回路９６にロードする。マスターシー ケンサ論理回路９８は、制御ライン１０２に適当な信号を発生して、データ路レ ジスタ及び転送回路９６からＢＣＩバス９４及びバスインターフェイス回路９２ を経てＩ１０バス２５ヘデータを転送させる。マスターシーケンサ論理回路９８ が動作を完了すると、ＣＰＵ　ＸＡＣＴＩＯＮＤＯＮＥ信号をアサートし、ＸＢ ＩＡモジュール６０の制御論理回路８０がＣＰＵ　ＢＵＦＦＥＲＬＯＡＤＥＤ信 号をデアサートするようにさせる。

同様に、システムバス２５のメモリ装置がＩ１０バス４５に接続されたノードに よって開始された読み取りトランザクションに応答してシステムバス２５からＸ ＢＩＡモジュール６０ヘデータを転送するときには、制御論理回路８０が無限の アサート時間中ＲＥＡＤ　ＤＡＴＡ　ＡＶＡＩＬＡＢＬＥ信号を発生する。スレ ーブシーケンサ論理回路１００は、読み取りデータを処理し、それをＩ１０パス ４５上の要求を発しているノードへ送り、そしてＣＬＥＡＲＲＥＡＤ　５ＴＡＴ ＵＳ信号を発生して、制御論理回路８０がＲＥＡＤ　ＤＡＴＡ　ＡＶＡＩＬＡＢ ＬＥ信号をデアサートするようにさせる。

同様に、スレーブシーケンサ論理回路１００は、ＢＵＦＦＥＲＡＶＡＩＬＡＢＬ Ｅ信号の状態を監視する。Ｉ１０バス４５に接続されたノードがシステムバス２ ５に接続されたノードにデータを書き込もうとするときには、スレーブシーケン サ論理回路１００が、ＤＭＡ　Ａバッファ及びＤＭＡ　Ｂバツファニ関連したＢ ＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号をサンプリングし、そして対応す６ＢＵＦＦ ＥＲＡＶＡＩＬＡＢＬＥ信号がアサートされている場合にはコマンド／アドレス 及びデータワードをバッファに書き込む。これは、特定の記憶位置を選択するよ うにＦＡＤＤＲアドレスラインを選択的に付勢し、ＩＢＵＳ６４を介しての送信 方向を逆転するようにＦＩＬＥＲＥＡＤ　ＥＮＡＢＬＥラインをデアサートし、 そしてＦＩＬＥ　ＬＯＡＤ　５ＴＲＯＢＥ信号を瞬間的にアサートすることによ りコマンド／アドレス及びデータワードを適当な記憶位置に書き込むことによっ て行なわれる。ＸＢＩＢモジュールによって書き込み動作が完了したときには、 スレーブシーケンサ論理回路１００は適当なりＵＦＦＥＲＬＯＡＤＥＤ信号をア サートし、制御論理回路８０が対応す６ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号を デアサートするようにさせ、そしてコマンド／アドレス及びデータワードをバッ ファからシステムバス２５へ送信し始めるようにさせる。

第９図、第１０図、第１１図及び第１２図は、システムバス２５とＩ１０バス４ ５との間でデータを転送するためにＩＢＵＳ６４において行なわれる信号の作用 を詳細に示している。

第９図は、４つのデータワードがＩ１０バス４５に接続されたノードからシステ ムバス２５に接続されたノードへ送信されるＤＭＡ書き込みトランザクションの 実行中にスレーブシーケンサ論理回路１００及び制御論理回路８ｏによってＩ　 ＢＵＳ６４に発生される信号の相関関係を示すタイミング図である。

前記米国特許及び米国特許出願筒０７１０４４，９５２号に「オクタ−ワード書 き込みトランザクション」と示されたこのトランザクションは、Ｉ１０バス４５ のコマンドラインに直接対応するＢＣＩ　Ｉ　（３：　Ｏ）ライン上に適当なコ マンド信号が存在することによって確認される。ＩＢＵＳ６４上の各トランザク ションは、前記米国特許第４，６６１，９０５号に詳細に示されたようにＩ１０ バス４５の標準的なトランザクションシーケンスに基づいてＸＢＩＢモジュール ６２によって制御される。

スレーブシーケンサ論理回路１００は、オクタ−ワード書き込みトランザクショ ンを必要とするコードを検出すると、第９図のポイント３００において送信レジ スタファイル８６のＤＭＡ−Ａ及びＤＭＡ−Ｂ書き込みバッファに対応するＢＵ ＦＦＥＲＡＶＡＩＬＡＢＬＥラインの状態をサンプリングする。

ＢＵＦＦＥＲＡＶＡＬＬＡＢＬＥ信号がアサートされると、スレーブシーケンサ 論理回路１００は、Ｉ１０バス４５を経て受け取ったコマンド／アドレス情報を 送信レジスタファイル８６のコマンド／アドレス位置に書き込む。ＤＭＡ−Ａバ ッファが使用できると仮定すると、これは、第６図に示すようにＤＭＡ−Ａバッ ファ２０６のコマンド／記憶位置のアドレスに対応するＦＡＤＤＲラインに「３ 」を出力することによって達成される。ＩＢＵＳ６４のＦＡＤＤＲアドレスライ ンにアドレスコードがアサートされる時間中には、スレーブシーケンサの論理回 路１００が第９図に３０４で示されたＦＩＬＥ　ＬＯＡＤ５ＴＲＯＢＥ信号を７ サートｔ６．ＦＩＬＥ　ＲＯＡＤ　ＥＮＡＢＬＥラインがデアサートされている ので、Ｉ　ＢＵＳ　６４は、ＸＢＩＢモジュール６２からＸＢＩＡモジュール６ ０への転送を行ない、Ｉ１０バス４５からＢＣＩバス９４を経て受け取ったコマ ンド／アドレス情報をＤＭＡ−Ａバッファ２０６のコマンド／アドレス記憶位置 に入れるようにさせる。バスサイクル３０２に統く■１０バスサイクル、即ちＩ １０バス４５における通常のトランザクション中に他のファンクションが通常実 行されるサイクルの間に、Ｉ　ＢＵＳ　６４を横切って送られるデータはない。

３０６で示された次の４つのバスサイクル中には、スレーブシーケンサ論理回路 １００は、第６図に示すように、ＤＭＡ−Ａ書き込みバッファ２０６の書き込み データ記憶位置に関連したアドレス４．５．６及び７をＩＢＵＳ６４のＦＡＤＤ Ｒラインに順次出力する。適当なアドレスがＩＢＵＳ６４のＦＡＤＤ　５ＴＲＯ ＢＥ信号がアサートされて、Ｉ１０バス４５を経て受け取った書き込みデータ情 報をＸＢＩＢモジュール６２からＤＭＡ−Ａバッファ２０６の適当な記憶位置へ 書き込みさせる。

トランザクションの最後のデータワードをアサートするのと同時に、スレーブシ ーケンサ論理回路１００は、ＤＭＡ−Ａバッファに関連したＢＵＦＦＥＲＬＯＡ ＤＥＤ信号をアサートし、ＸＢＩＢモジュール６２がバッファのロード動作を完 了したことを指示する。前記したように、ＢＵＦＦＥＲＬＯＡＤＥＤ信号ハ、Ｂ ＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号をデアサートさせ、制御論理回路８０は、米 国特許出願第０７１０４４．９５２号に開示された標準的なシステムバスプロト コルに基づ・いて書き込みデータ情報をシステムバス２５を経て行き先ノー・ド ヘ送信させるトランザクションをシステムバス２５において、開始させる。

システムバス２５の制御を成功裡に仲裁するＸＢＩＡモジューフル６０の能力に よって決定され−た時間の後に、書き込みトランザクションがシステムバス２５ を介して完了し、送信レジスタ７フアイル８６のＤＭＡ−Ａ書き込みバッファを 空にさせる。

この゛とき、制御論理回路８０は、適当なりＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号 を再アサートし、ｂ２．Ｄ　Ｍ　Ａ　−Ａ書き込みバッファが。ＸＢＩＢモジュ ール６２からのデータの受信にもう一度使用できることを指示する。

一第１０図は、ＤＭＡオクターワｉド読み取りトランザクション、、即ちＩ１０ バス４５に接続゛されたノードによって開始される小ランザクジョンを実行する ための信号をＩＢＵＳ６４に発生し、システムバス２５に接続された記憶ノード から４つの３２・ビットワードを検索させると共にこれらワードをＩＢＵＳ６４ 、及びＩ１０バス４５を経て開始ノードへ返送する際のスレーブシーケンサ論理 回路１００及□び制御論理回路８０の動作を示す′代表的なタイミング図である ゛１適当なノードコマンド情報がＩ１０バス４５から受け取られ、・ＢＣＩ　Ｉ 　（３：　Ｏ）ラインを経てスレーブシーケンサ論理回路１００へ供給される。

この情報は、スレーブシーケンサ論理゛回路１００によりオクタ−ワード読み取 りトランザクションの要求としてデコードされる。

スレーブシーケンサ論理回路１００は、第１０図に３２０で示された時間にＢＵ ＦＦＥＲＡＶＡＩＬＡＢＬＥラインをサンプリングし、ＢＵＦＦＥＲＡＶＡＩＬ ＡＢＬＥ信号がアサートされたことを検出する。次いで、スレーブシーケンサ論 理回路１００は、ＩＢＵＳ６４のＦＡＤＤＲアドレスラインにアドレス「３」を 出力し、これはＤＭＡ−Ａ書き込みバッファ２０６のコマンド／アドレス記憶位 置のアドレスに対応するものである。

ＦＩＬＥ　ＬＯＡＤ　５ＴＲＯＢＥ信号は、３２４において瞬間的にアサートさ れ、Ｉ１０バス４５から受け取ったコマンド／アドレス情報をＤＭＡ−Ａバッフ ァ２０６のコマンド／アドレス記憶位置に書き込ませる。ＤＭＡ読み取りトラン ザクションのためにＸＢＩＢモジュール６２からＸＢＩＡモジュール６０へ転送 しなければならないデータ量は、１つのコマンド／アドレス情報に過ぎないので 、適当なりＵＦＦＥＲＬＯＡＤＥＤ信号がアサートされると同時に、コマンド／ アドレスワードがＤＭＡ−Ａバッファ２０６のコマンド／アドレス記憶位置に書 き込まれる。これにより、ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号が制御論理回路 ８０によってデアサートされる。ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号がデアサ ートされるのと同期して、多相クロックの１つの相がシステムバス２５を制御す るクロック信号から導出される。従って、ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号 は、３２６で示されたように、多相クロック信号の時間周期に対応する短い不確 定の時間中にデアサートされる。ＢＵＦＦＥＲＬＯＡＤＥＤ信号は、制御論理回 路８０がシステムバス２５において読み取りトランザクションを開始するように させる。Ｉ１０バス４５は非保留バスであるから、要求された読み取りトランザ クションが完了するまでＩ１０バス４５の全てのドラフィッグが保留される。

システムバス２５のトラヒックによって決定された時間の後に、システムバス２ ５に接続された記憶ノードであって読み取りトランザクションで要求された情報 を保持しているノードは、その要求されたデータをＸＢＩＡモジュール６０へ送 信させるトランザクションをシステムバス２５において開始させる。

スレーブシーケンサ論理回路１００は、コマンド／アドレスデータワードをＤＭ Ａ−Ａ送信バッファにロードした後に、３２７で示されたＦＩＬＥ　ＲＥＡＤ　 ＥＮＡＢＬＥ信号をアサートし、ＸＢＩＡモジュール６０からＸＢＩＢモジュー ル６２ヘデータを流すようにＩＢＵＳ６４をセットする。次いで、制御論理回路 ８０は、コマンド／アドレスデータワードがシステムバス２５を経て首尾良く送 信された後に３２８で示すようにＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号をアサー トする。

要求されたデータがＸＢＩＡモジュール６０によって受け取られそしてＤＭＡ読 み取りデータバッファ２０２に記憶されたときに、制御論理回路８０は、３３０ で示すように、ＲＥＡＤ　ＤＡＴＡ　ＡＶＡＩＬＡＢＬＥ信号をアサ−）ｔ６． ＸＢＩＢモジュール６２のスレーブシーケンサ論理回路１００は、ＲＥＡＤ　Ｄ ＡＴＡ　ＡＶＡＩＬＡＢＬＥ信号に応答して、読み取りデータバッファ２０２の 記憶位置のアドレスをＩＢＵＳ６４のＦＡＤＤＲアドレスラインに順次出力する 。ＦＩＬＥＲＥＡＤ　ＥＮＡＢＬＥ信号がアサートされているので、読み取りデ ータバッファ２０２の記憶位置に存在するデータは、ＸＢＩＡモジュール６０か らＸＢＩＢモジュール６２へ転送される。４ワード読み取りトランザクションの 最後のワードがＸＢＩＢモジュール６２によって読み取られると、スレーブシー ケンサ論理回路１００は、３３４で示すように、ＣＬＥＡＲＲＥＡＤ　５ＴＡＴ ＵＳ信号をアサートし、これにより、３３６で示すようにＲＥＡＤ　ＤＡＴＡ　 ＡＶＡＩＬＡＢＬＥ信号がデアサートされる。

第１１図及び第１２図は、各々、代表的なＣＰＵ書き込み及び読み取りトランザ クション、即ちＩ１０バス４５に接続されたノードにデータを書き込むか又はＩ １０バス４５に接続されたノードからデータを読み取るためにシステムバス２５ に接続されたノードによって開始されるトランザクションのタイミング図である 。ＣＰＵトランザクションの結果としてシステムバス２５とＩ１０バス４５との 間で転送できるのは１つの３２とットワードだけであることに注意されたい。

バスアダプタ４１におけるＣＰＵ書き込みトランザクションは、接続されたノー ドによって行なわれるシステムバス２５上での書き込みトランザクションによっ て開始される。これにより、コマンド／アドレス及びデータ情報が受信レジスタ ファイル８４（第２図）のＣＰＵ書き込みバッファ２００（第６図）に記憶され る。これは、バスアダプタインターフェイス回路６８及び制御論理回路８０の動 作によって行なわれる。次いで、制御論理回路８０は、第１１図に３５０で示す ように、ＩＢＵＳ６４にＣＰＵ　ＢＵＦＦＥＲＬＯＡＤＥＤ信号をアサートする 。

マスターシーケンサ論理回路９８は、ＣＰＵ　ＢＵＦＦＥＲＬＯＡＤＥＤ信号に 応答して、３５２で示すようにＦＡＤＤＲアドレスラインに「０」を出力し、そ してＦＩＬＥ　ＲＥＡＤ　ＥＮＡＢＬＥ信号をアサートして、ＸＢＩＡモジュー ル６０からＸＢＩＢモジュール６２ヘデータを供給するようにＩＢＵＳ６４をセ ットする。次いで、ＣＰＵバッファ２００の記憶位置０に存在するコマンド／ア ドレス情報がＸＢＩＢモジュール６２のデータ路レジスタ及び転送論理回路９６ に転送されて、マスターシーケンサ論理回路９８によってデコードされる。

次いで、マスターシーケンサ論理回路９８は、３５４で示すようにＦＡＤＤＲア ドレスラインに１を出力して、ＣＰＵバッファ２００の記憶位置１に存在する書 き込みデータ情報をＸＢＩＢモジュール６２のデータ路レジスタ及び転送論理回 路９６へ転送させる。次いで、マスターシーケンサ論理回路９８は、バスインタ ーフェイス回路９２、Ｉ１０バス４５を介して書き込みトランザクションを開始 し、コマンド／アドレス情報によって指定されるようにＩ１０バス４５に接続さ れたノードに書き込みデータを入れる。マスターシーケンサ論理回路９８は、Ｉ ＢＵＳ６４を経てｃＰＵ　ＸＡＣＴＩＯＮ　ＤＯＮＥ信号ヲ７サー卜し、ＸＢＩ Ｂモジュール６０の制御論理回路８０が３６０で示すようにＣＰＵ　ＢＵＦＦＥ ＲＬＯＡＤＥＤ信号ヲ非同期でデアサートするようにさせる。これで、ＣＰＵ書 き込みトランザクションが終了する。

第１２図は、代表的なＣＰＵ読み取りトランザクション、即ちＩ１０バス４５に 接続されたノードに記憶されたデータを検索するためにシステムバス２５に接続 されたノードによって開始されるトランザクションに応答して制御論理回路８０ 及びマスターシーケンサ論理回路９８によって発生される信号の論理状態を示す タイミング図である。アダプタ４１におけるＣＰＵ読み取りトランザクションは 、ＸＢＩＡモジュール６０によって受け取られるシステムバス２５上の読み取り トランザクションによって開始される。適当なコマンド／アドレス情報がバスイ ンターフェイス回路６８及び制御論理回路８０により受信レジスタファイル８４ のＣＰＵバッファ２００に記憶される。

次いで、制御論理回路８０は、第１２図に３７０で示されたように、ＣＰＵ　Ｂ ＵＦＦＥＲＬＯＡＤＥＤ信号をアサートする６次いで、マスターシーケンサ論理 回路９８は、ＦＩＬＥＲＥＡＤ　ＥＮＡＢＬＥ信号をアサートすると共に、３７ ２で示すようにＩＢＵＳ６４のＦＡＤＤＲアドレスラインにＯを出し、ＣＰＵバ ッファ２００の位置０に存在するコマンド／アドレス情報をＸＢ　Ｉ　Ｂモジュ ール６２のデータ路レジスタ及び転送論理回路９６に読み込ませる。マスターシ ーケンサ論理回路９８は、このように受け取ったコマンド／アドレス情報をデコ ードし、それを読み取りトランザクションとして解釈する。次いで、マスターシ ーケンサ論理回路９８は、バスインターフェイス回路９２を介してＩ１０バス４ ５上で読み取りトランザクションを開始し、３７４で示すようにＦＩＬＥ　ＲＥ ＡＤ　ＥＮＡＢＬＥ信号をデアサートする。

Ｉ１０バス４５のトラヒックによって決定された時間の後に、要求されたデータ がＩ１０バス４５を経てＸＢＩＢモジュール６２によって受け取られる。マスタ ーシーケンサ論理回路９８は、デー・夕路レジスタ及び転送論理回路９６にデー タを入れ、ＩＢＵＳ６４のＦＡＤＤＲアドレスラインに「１」を出し、そして３ ７６で示すようにＦＩＬＥ　ＬＯＡＤ　５ＴＲＯＢＥ信号を７サートし、受は取 った読み取りデータを送信レジスタファイル８６のＣＰＵバッファ２０４の読み 取りデータ記憶位置１に書き込ませる。マスターシーケンサ論理回路９８は、又 、ＩＢＵＳ６４Ｇ、：ＣＰＵ　ＸＡＣＴＩＯＮ　ＤＯＮＥ信号をアサートし、Ｃ ＰＵトランザクションの終了を指示する。この信号は制御論理回路８０によって 受け取られ、該回路はＣＰＵ　ＢＵＦＦＥＲＬＯＡＤＥＤ信号をデアサートし、 システムバス２５上の読み取り応答トランザクションを開始する。

第１３図は、スレーブシーケンサ論理回路１００、同期／制御論理回路１０６、 及び相互接続インターフェイス回路９０の構造を詳細に示している。ＤＭＡ−Ａ 及びＤＭＡ−Ｂ書き込みバッファに各々関連したＢＵＦＦＥＲＡＶＡＩＬＡＢＬ Ｅ信号は、ＩＢＵＳ６４の各バストランシーバ回路４００及び４０２に供給され る。これらのパストランシーバ回路は、例えば、カリフォルニア州、サニーベー ルのＡＭＤコーポレーションから入手できる型式２６Ｓ１０装置を備えている。

本発明は、Ｉ　ＢＵＳ　６４を経て第１信号発生手段に接続された同期手段を備 えており、これは、Ｉ１０バス４５を制御するクロック信号に基づいて制御手段 へ状態信号を通すものである。ここに実施するように、この同期手段は、トラン シーバ回路４００及び４０２の出力が各々供給される二重ランクの同期装置４０ ４及び４０６を備えている。この二重ランクの同期回路４０４及び４０６は、各 々、テキサスインスッルーメント社から入手できる形式７４Ｆ３７４フリップ− フロップ回路で構成される。二重ランク同期回路４０４及び４０６の第１フリッ プ−フロップのクロック端子には、Ｉ１０バス４５のサイクルタイムを確立する クロック信号から導出された多相クロック信号の第１の相が供給される。好まし い実施例では、このようなりロック信号が第３Ｂ図に示すようにＴＯ又はＴ１０ ０のいずれかのクロック信号を構成する。

二重ランクの同期回路４０４及び４０６の第２のフリップ−フロップのクロック 端子には、例えば、第３Ｂ図の７５０クロック信号のような多相クロック信号の 第２の相が供給される。

二重ランク同期回路４０４及び４０６の出力は、Ｉ１０バス４５を制御するクロ ック信号に同期された制御信号、即ち、システムバス２５を制御するクロック信 号に同期してアサートされた状態信号から導出された制御信号を構成する。二重 ランク同期回路４０４及び４０６の出力は、スレーブ同期論理回路１００に供給 される。スレーブ同期回路１００への他の入力は、Ｉ１０バス４５のバス信号か ら導出されたＢＣＩバスからのバス信号（ＢＣＩ　ＣＬＥ及びＢＣＪ　ＳＣを含 む）で構成される。ＸＢＩＢクロック発生回路１１２によって発生された多相ク ロック信号及びマスターシーケンサ論理回路９８からの信号は、スレーブシーケ ンサ論理回路１００にも送られて、スレーブシーケンサ論理回路１００がマスタ ーシーケンサ論理回路９８と競合するトランザクションを開始しないように確保 する。

スレーブシーケンサ論理回路１００からの出力は、送信レジスタファイル８６の ＤＭＡ−Ａ及びＤＭＡ−Ｂ書き込みバッファに関連したＢＵＦＦＥＲＬＯＡＤＥ Ｄ信号を形成するように相互接続インターフェイス回路９０のバストランシーバ 回路４１０及び４１２へ直接送られる一対の信号を含む。スレーブシーケンサ論 理回路１００からの他の出力は、同期／制御論理回路１０６へ送られ、パストラ ンシーバ回路４１４．４１６及び４１８に供給されるべき多相クロック信号Ｔｏ 、Ｔ５０、Ｔ１００及びＴ１５０と適当に同期がとられて、ＦＩＬＥ　ＬＯＡＤ ＥＤ　５ＴＲＯＢＥ、ＦＡＤＤＲ，（３：　Ｏ）　及びＦＩＬＥ　ＲＥＡＤ　Ｅ ＮＡＢＬＥ信号を各々形成する。同期／制御論理回路１０６の出力はスレーブシ ーケンサ論理回路１００ヘフイードバツクされて、Ｉ　ＢＵＳ　６４を経て送ら れるワードのカウントを形成し、スレーブシーケンサ論理回路１０６が、好まし くは、特定のトランザクションに必要なデータ量の全部が送信されたときを決定 できるようにし、ひいては、ＢＵＦＦＥＲＬＯＡＤＥＤ信号を適切に発生できる ようにする。

第１４図は、本発明によるゲートアレイ７０の制御論理回路の代表的な部分を示 している。送信レジスタファイル８６のＤＭＡ−Ａ書き込みバッファに関連した ＢＵＦＦＥＲＬＯＡＤＥＤ信号は、相互接続インターフェイス回路６６に含まれ たパストランシーバ回路５８２の入力端子５８０に送られる。トランシーバ回路 ５８２の出力５８４は反転ドライバ５８６を経て２人カオアゲート５９０の反転 入力５８８に供給される。オアゲート５９０の出力は、フリップ−フロップ５９ ４及び５９６より成る二重ランク同期回路５９２の入力に供給される。フリップ −フロップ５９４のクロック入力５９８には、バスインターフェイス回路６８に よりシステムバス２５を制御するクロック信号から導出された多相クロック信号 の１つの相が供給される。フリップ−フロップ５９６のクロック入力６００には 、システムバス２５から導出された多相クロック信号の第２の相が供給される。

二重ランク同期回路５９２の出力６０２はオアゲート５９０の反転入力５８９に 送られ、出力信号６０２が無限のアサート周期を有する状態信号を構成するよう 確保する。

信号６０２は、インバータ６０４及びノアゲート６０６（制御論理回路８０をテ ストするのに用いる）を経て相互接続インターフェイス回路６６のパストランシ ーバ回路６０８へ送られ、ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ状態信号を形成する 。

内部ＢＵＦＦＥＲＢＵＳＹ信号を発生する回路も設けられており、該信号は、こ こに示す機能を実行するための適当な内部制御信号を発生する制御論理回路８０ の一部分を構成する送信状態マシンへ供給されるものである。ＣＬＥＡＲ信号６ １２は、送信状態マシンから第１４図に示されたフリップ−フロップのリセット 端子へ送られ、これは、システムバス２５を介してそのトランザクションを完了 した送信状態マシン、ひいては、ＤＭＡ−Ａ書き込みバッファが空になった送信 状態マシンに応答して発生される。

ＢＵＦＦＥＲＬＯＡＤＥＤ信号に応答してＢＵＦＦＥＲＡＶＡＩ　ＬＡＢＬＥ信 号を発生する対応回路には、送信レジスタファイル８６のＤＭＡ−Ｂ書き込みバ ッファに関連して供給がなされる。信号６１４及び６１６は、Ａ及びＢバッファ に関連した整合回路に送られ、一度に１つのバッファのみがシステムバス２５に トランザクションを発生できるよう確保する。

前記したように、アダプタモジュール４１は、システムバス２５又はＩ１０バス ４５のいずれかで開始されたトランザクションに応答してシステムバス２５とＩ １０バス４５との間でデータを転送できるようにする。従って、ＸＢＩＡモジュ ール６０は、システムバス２５に対してコマンダ又はレスポンダのいずれかとし て機能することができ、そしてＸＢＩＢモジュール６２は、Ｉ１０バス４５に対 してコマンダ又はレスポンダのいずれかとして機能することができる。然し乍ら 、本発明の装置及び方法を用いると、ＸＢＩＡモジュール６２は、ＩＢＵＳ６４ に対して常にレスポンダとして働き、モしてＸＢＩＢモジュール６２は、ＩＢＵ Ｓ６４に対して常にコマンダとして働く。

ＸＢＩＡモジュール６０か・らＸＢＩＢモジュール６２へ送られるデータの制御 に関連した制御信号は、全て、無限のアサート巾を有する状態信号として′働＜ 、ＸＢＩＢモジュール６２からＩＢＵＳ６４を経てＸＢＩ″Ａモジュール６０へ 送られるデータの制御に関連した制御信号は、全て、一定のアサート巾を有する 制御信号として働く、更に、ＸＢＩＡモジュール６０で開始された制御信号は、 全て、システムバスクロック信号から導出されたクロック信号に対して同期して 動作し、そしてＸＢＩＢモジュール６２によって発生された制御信号は、全て、 Ｉ１０バス４５のクロック信号に対して同期して動作する。これにより、ＩＢＵ Ｓ６４の要求／許可プロトコルを排除して高い性能のデータ転送を行なえると共 に、公知技術よりも複雑でない回路を用いて、ＸＢＩＡモジュール６０とＸＢＩ Ｂモジュール６２との間で制御信号を確実に受け取れるよう確保する。

本発明の装置及び方法において種々の変更及び修正がなされ得ることが当業者に 明らかであろう。従って、上記説明及び添付図面は、本発明の一例に過ぎず、本 発明の真の範囲及び精神は、以下の請求の範囲のみによって限定されるものとす る。

浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 手続補正書（方式） 特許庁長官　吉　１）文　毅　殿 １、事件の表示　ＰＣＴ／ＵＳ　８８１０２９５５３、補正をする者 事件との関係　出願人 ４、代理人 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．コンピュータシステム内の第１バスと第２バスとの間に情報路を形成するバ スアダプタにおいて、上記第１及び第２バスの各々は、第１及び第２のクロック 信号によって各々制御される繰り返しのバスサイクル中にデータを伝播し、上記 第１バスのサイクルタイムは第２バスよりも速いものであり、上記バスアダプタ は、 相互接続バスを具備し、 更に、第１アダプタモジュールを具備し、該モジュールは、上記相互接続バスに 接続された第１相互接続インターフェイス回路と、上記第１バスに接続される第 １バスインターフェイズ回路と、上記第２バスから第１バスへ転送されるべきデ ータを記憶するためのバッファと、該バッファがデータを受け取れるときに上記 相互接続バスにＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号をアサートし、上記相互 接続バスを経て受け取ったＢＵＦＦＥＲ　ＬＯＡＤＥＤ信号のみに応答して上記 ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号をデァサートしそして上記ＢＵＦＦＥＲ　 ＬＯＡＤＥＤ信号に応答して上記バッファから第１バスヘデータを送信するよう に上記第１バスインターフェイス回路を作動させるための第１制御手段とを備え ており、そして更に、第２アダプタモジュールを具備し、該モジュールは、上記 相互接続バスに接続された第２相互接続インターフェイス回路と、上記第２バス に接続される第２バスインターフェイス回路と、上記第２バスを経て受け取った 信号に応答して上記第１バスと第２バスとの間で上記相互接続バスを介してデー タを転送するトランザクションを開始するための第２制御手段とを備えており、 上記トランザクションは上記第２アダプタモジュールから第１アダプタモジュー ルへ所定量のデータを送信することを必要とするものであり、上記第２制御手段 は、上記ＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号がアサートされたときにのみ上 記第２アダプタモジュールから相互接続バスを介して第１アダプタモジュールヘ データを送信するための手段と、所定量のデータが第１アダプタモジュールへ送 信されたときにＢＵＦＦＥＲ　ＬＯＡＤＥＤ信号を発生するための手段とを備え たことを特徴とするパスアダプタ。 ２．上記第１アダプタモジュールは第１クロック信号に応答して作動し、そして 上記第２アダプタモジュールは第２クロック信号に応答して作動される請求項１ に記載のアダプタ。 ３．上記ＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号は上記第−２クロック信号と非 同期でアサートされ、そして上記ＢＵＦＦＥＲ　ＬＯＡＤＥＤ信号は上記第１ク ロック信号と非同期でアサートされる請求項２に記載のアダプタ。 ４．上記第２クロック信号に応答して上記ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号 を上記第２制御手段に通すための同期手段を備えた請求項３に記載のアダプタ。 ５．上記同期手段は二重ランク同期回路を備えている請求項４に記載のアダプタ 。 ６．上記第２クロック信号から多相クロック信号を発生する手段を備え、上記二 重ランク同期回路は、上記多相クロック信号の少なくとも２つの相によって制御 される請求項５に記載のアダプタ。 ７．上記第１アダプタモジュールは複数のバッファを備えており、上記第１制御 手段は、各々のバッファがデータを受け取ることができるときに各バッファごと に相互接続バスに別々のＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号をアサートし、 上記相互接続バスを経て受け取った対応する別々のＢＵＦＦＥＲＬＯＡＤＥＤ信 号のみに応答して各ＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号をデァサートし、そ して対応するＢＵＦＦＥＲＬＯＡＤＥＤ信号に応答して上記バッファの１つから 第１バスヘデータを送信するように第１バスインターフェイス回路を動作し、そ して 上記第２制御手段は、対応するＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号がアサー トされたときにのみ上記第２アダプタモジュールから相互接続バスを経て上記第 １アダプタモジュールのバッファの１つヘデータを送信するための手段と、所定 量のデータが上記１つのバッファへ送信されたときに上記１つのバッファに対応 する別々のＢＵＦＦＥＲ　ＬＯＡＤＥＤ信号を発生する手段とを備えている請求 項１に記載のアダプタ。 ８．コンピュータシステムの第１バスと第２バスとの間で相互接続パスを介して データ転送を制御するための装置において、上記第工及び第２バスの各々は、第 １及び第２のクロック信号によって各々制御される繰り返しのバスサイクル中に データを伝播し、上記第１バスのサイクルタイムは第２バスよりも速いものであ り、上記相互接続バスは、複数のデータ信号を有するデータ路と、データ信号の 制御に関連した複数の第１制御信号を有する第１制御路と、データ路の制御に関 連しない複数の第２制御信号を有する第２制御路とを含むものであり、上記装置 は、 第１バスに接続される第１インターフェイス回路と、上記第１インターフェイス 回路に接続されていて、無限のアサート巾を有する状態信号を各々構成する第１ グループの第１制御信号を発生するための信号発生手段であって、上記状態信号 に対してアサートのみの機能を有しているような信号発生手段と、 第２バスに接続される第２インターフェイス回路と、上記第１バスと第２バスと の間のデータ転送を制御すると共に、一定巾を各々有する第２グループの第１制 御信号を発生するための制御手段であって、上記制御信号に対してアサート及び デアサート機能を有しているような制御手段と、上記相互接続バスを介して上記 信号発生手段に接続されていて、第２クロック信号に基づいて上記制御手段へ状 態信号を通すための同期手段と、そして 上記相互接続バスを介して上記制御手段に接続されていて、上記第２グループの 第１制御信号に応答して状態信号をデァサートするためのデァサート手段とを具 備することを特徴とする装置。 ９．上記信号発生手段は第１クロック信号に応答して作動し、上記制御手段及び 同期手段は第２クロック信号に応答して作動する請求項８に記載の装置。 １０．上記第１グループの第１制御信号は第２クロック信号と非同期でアサート され、そして上記第２グループの第１制御信号は第１クロック信号と非同期で発 生される請求項９に記載の装置。 １１．上記同期手段は二重ランクの同期回路である請求項８に記載の回路。 １２．第２クロック信号から多相クロック信号を発生するための手段を備え、上 記二重ランク同期回路は上記多相クロック信号の少なくとも２つの相によって制 御される請求項１１に記載の装置。 １３．上記第１グループの第１制御信号は複数のＢＵＦＦＥＲ　ＡＶＡＩＬＡＢ ＬＥ信号を含み、そして上記第２グループの第１制御信号は複数のＢＵＦＦＥＲ 　ＬＯＡＤＥＤ信号を含み、更に、 上記装置は、第１インターフェイス回路に接続された複数のバッファを備え、上 記第１制御手段は、各々のバッファがデータを受け取ることができるときに各バ ッファごとに相互接続バスに別々のＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号をア サートし、上記相互接続バスを経て受け取った対応する別々のＢＵＦＦＥＲ　Ｌ ＯＡＤＥＤ信号のみに応答して各ＢＵＦＦＥＲＡＶＡＩＬＡＢＬＥ信号をデァサ ートし、そして対応するＢＵＦＦＥＲ　ＬＯＡＤＥＤ信号に応答して上記バッフ ァの１つから第１バスヘデータを送信するように第１バスインターフェイス回路 を動作し、そして更に、 上記制御手段は、対応するＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号がアサートさ れたときにのみ上記相互接続バスを経て上記バッファの１つヘデータを送信する ための手段と、所定量のデータが上記１つのバッファへ送信されたときに上記１ つのバッファに対応する別々のＢＵＦＦＥＲ　ＬＯＡＤＥＤ信号を発生する手段 とを備えている請求項８に記載の装置。 １７．コンピユータシステム内の第１バスと第２バスとの間に情報路を形成する 方法において、上記第１及び第２バス各々は、第１及び第２のクロック信号によ って各々制御される繰り返しのバスサイクル中にデータを伝播し、上記第１バス のサイクルタイムは第２バスよりも速いものであり、上記方法は、第２バスを経 て受け取った信号に応答して相互接続バスにより第２アダプタモジュールに接続 された第１アダプタモジュールを介して第１バスと第２バスとの間でデータを転 送するトランザクションを開始し、これらのトランザクションは第２アダプタモ ジュールから第１アダプタモジュールへ所定量のデータを送信することを必要と するものであり、更に、第１アダプタモジュールのバッファが第２アダプタモジ ュールから相互接続バスを介してデータを受け取ることができるときに第１アダ プタモジュールから無限アサート巾のＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号を アサートし、ＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号がアサートされたときにの み第２アダプタモジュールから相互接続バスを経て第１アダプタモジュールヘデ ータを送信し、所定量のデータが第１アダプタモジュールへ送信されたときにＢ ＵＦＦＥＲ　ＬＯＡＤＥＤ信号を発生し、第２アダプタモジュールから相互接続 バスを経て受け取った一定アサート巾のＢＵＦＦＥＲ　ＬＯＡＤＥＤ信号のみに 応答してＢＵＦＦＥＲ　ＡＶＡＩＬＡＢＬＥ信号をデアサートし、そして ＢＵＦＦＥＲ　ＬＯＡＤＥＤ信号に応答してバッファから第１バスヘデータを送 信するように第１バスインターフェイス回路を作動することを特徴とする方法。