JP2502030B2 - 同期式デ―タ処理システム用の同期化装置 - Google Patents
同期式デ―タ処理システム用の同期化装置Info
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- JP2502030B2 JP2502030B2 JP5210752A JP21075293A JP2502030B2 JP 2502030 B2 JP2502030 B2 JP 2502030B2 JP 5210752 A JP5210752 A JP 5210752A JP 21075293 A JP21075293 A JP 21075293A JP 2502030 B2 JP2502030 B2 JP 2502030B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
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Description
【0001】
【産業上の利用分野】本発明は、バスで結合された複数
のユニットを備え、データがユニット間で転送され、各
ユニットに配布されるクロック信号の制御の下で受信側
ユニットによって処理される同期式データ処理システム
で使用されることを目的とした同期化装置に関する。
のユニットを備え、データがユニット間で転送され、各
ユニットに配布されるクロック信号の制御の下で受信側
ユニットによって処理される同期式データ処理システム
で使用されることを目的とした同期化装置に関する。
【0002】なお、本明細書の記述は本件出願の優先権
の基礎たるフランス国特許出願第92480141.8
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。
の基礎たるフランス国特許出願第92480141.8
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。
【0003】
【従来の技術】データ処理システムにおいて、複数のデ
ータ処理ユニットを、データの交換ができるように共通
バスで相互接続することは普通に行われている。バスへ
のアクセスは、ユニットからバスへのアクセス要求を受
け取り、選択されたユニットにバスを許可する仲裁デバ
イス(arbitrationg device)によ
って管理されている。 同期式データ処理システムで
は、ソース(送信元)ユニットからターゲット(送信
先)ユニットへのデータ・ビットの伝送、ターゲット・
ユニットによるデータ・ビットの受信、およびそのユニ
ット内でのデータの処理は、中央クロック・デバイスか
ら各ユニットへ配布されるクロック信号によって制御さ
れる。
ータ処理ユニットを、データの交換ができるように共通
バスで相互接続することは普通に行われている。バスへ
のアクセスは、ユニットからバスへのアクセス要求を受
け取り、選択されたユニットにバスを許可する仲裁デバ
イス(arbitrationg device)によ
って管理されている。 同期式データ処理システムで
は、ソース(送信元)ユニットからターゲット(送信
先)ユニットへのデータ・ビットの伝送、ターゲット・
ユニットによるデータ・ビットの受信、およびそのユニ
ット内でのデータの処理は、中央クロック・デバイスか
ら各ユニットへ配布されるクロック信号によって制御さ
れる。
【0004】従来、この種の同期式システムでは、各ユ
ニットが同じクロック信号の制御の下で動作するので、
同期化回路は必要でなかった。しかし、システムのパフ
ォーマンスを向上するためにクロック信号の周波数が増
加された場合には、クロック信号の周期に対する2つの
ユニット間におけるデータ・ビットの伝送遅延が無視で
きない。
ニットが同じクロック信号の制御の下で動作するので、
同期化回路は必要でなかった。しかし、システムのパフ
ォーマンスを向上するためにクロック信号の周波数が増
加された場合には、クロック信号の周期に対する2つの
ユニット間におけるデータ・ビットの伝送遅延が無視で
きない。
【0005】たとえば、ユニットがCMOSテクノロジ
で実現されたロッジク回路で作られた場合には、伝送遅
延は約35ナノ秒に相当し、これは、クロック信号の周
期が45ナノ秒であるときは無視することができない。
で実現されたロッジク回路で作られた場合には、伝送遅
延は約35ナノ秒に相当し、これは、クロック信号の周
期が45ナノ秒であるときは無視することができない。
【0006】一般的に、伝送遅延に起因する問題は、デ
ータの交換のために通常使用されるバス・ラインに少な
くとも1つのクロック・ラインを追加し、受信データを
サンプルするために受信側ユニットによって使用される
同期化クロック信号(ストローブ(STROBE)信号
とも呼ぶ)を送ることによって解決される。
ータの交換のために通常使用されるバス・ラインに少な
くとも1つのクロック・ラインを追加し、受信データを
サンプルするために受信側ユニットによって使用される
同期化クロック信号(ストローブ(STROBE)信号
とも呼ぶ)を送ることによって解決される。
【0007】データ信号が後に続く、この同期化クロッ
クを使用すると、ユニットを結合するバス上のデータ・
ビットの伝送遅延に起因する問題は解決されるが、受信
側ユニットがサンプルするデータ・ビットは、中央クロ
ック・デバイスからそのユニットに送られた内部クロッ
ク信号と位相が同じにならない。
クを使用すると、ユニットを結合するバス上のデータ・
ビットの伝送遅延に起因する問題は解決されるが、受信
側ユニットがサンプルするデータ・ビットは、中央クロ
ック・デバイスからそのユニットに送られた内部クロッ
ク信号と位相が同じにならない。
【0008】米国特許第4,611,279号は、同期
式マイクロコンピュータ・システムで使用される回路を
記載しているが、このシステムでは、メモリのダイレク
ト・メモリ・アクセス・コントローラはマイクロプロセ
ッサのクロック信号と同期がとられていない。メモリ・
アクセスの最悪条件を受け入れるようにマイクロプロセ
ッサのクロック信号を変更するのではなく、最悪の条件
が生じたときだけダイレクト・メモリ・アクセス・コン
トローラのクロックを変更して、データ紛失を防止して
いる。この回路は、受信データ・ビットを同期式データ
処理システム中のクロック信号と再同期化するという問
題を解決していない。
式マイクロコンピュータ・システムで使用される回路を
記載しているが、このシステムでは、メモリのダイレク
ト・メモリ・アクセス・コントローラはマイクロプロセ
ッサのクロック信号と同期がとられていない。メモリ・
アクセスの最悪条件を受け入れるようにマイクロプロセ
ッサのクロック信号を変更するのではなく、最悪の条件
が生じたときだけダイレクト・メモリ・アクセス・コン
トローラのクロックを変更して、データ紛失を防止して
いる。この回路は、受信データ・ビットを同期式データ
処理システム中のクロック信号と再同期化するという問
題を解決していない。
【0009】
【発明が解決しようとする課題】本発明の目的は、ソー
ス(送信元)ユニットとターゲット(送信先)ユニット
間でデータビットが転送される同期式通信システムにお
いて実施されて、ターゲット・ユニットが受信したデー
タ・ビットをそのユニット内部のクロック信号と再同期
化するための同期化装置を提供することである。
ス(送信元)ユニットとターゲット(送信先)ユニット
間でデータビットが転送される同期式通信システムにお
いて実施されて、ターゲット・ユニットが受信したデー
タ・ビットをそのユニット内部のクロック信号と再同期
化するための同期化装置を提供することである。
【0010】本発明の別の目的は、データ・ビットが後
に続き、ターゲット・ユニットが受信したデータビット
を内部クロック信号の周期内でサンプルするために使用
される、M同期パルスの位置と幅に関係なく、正しく動
作する同期化装置を提供することである。
に続き、ターゲット・ユニットが受信したデータビット
を内部クロック信号の周期内でサンプルするために使用
される、M同期パルスの位置と幅に関係なく、正しく動
作する同期化装置を提供することである。
【0011】
【課題を解決するための手段】本発明による装置は、同
期ライン上で伝送される関連同期化パルス(ストロー
ブ)と共にバスを通ってビットがソース・ユニットとタ
ーゲット・ユニット間で転送されるデータ通信システム
中で実施される。ターゲット側のユーザによって受信さ
れる同期パルスは、受信ビットのサンプリングのために
使用され、そのビットは、システムの各ユニットに配布
される周期Tの内部クロック信号の制御の下で処理され
る。装置の機能は、サンプルした受信ビットをターゲッ
ト・ユニットの内部クロック信号と再同期化することで
ある。装置の構成は次のとおりである。
期ライン上で伝送される関連同期化パルス(ストロー
ブ)と共にバスを通ってビットがソース・ユニットとタ
ーゲット・ユニット間で転送されるデータ通信システム
中で実施される。ターゲット側のユーザによって受信さ
れる同期パルスは、受信ビットのサンプリングのために
使用され、そのビットは、システムの各ユニットに配布
される周期Tの内部クロック信号の制御の下で処理され
る。装置の機能は、サンプルした受信ビットをターゲッ
ト・ユニットの内部クロック信号と再同期化することで
ある。装置の構成は次のとおりである。
【0012】− 第1レジスタ。このレジスタには、バ
スから受信したビットが関連同期化パルスの制御の下で
入力される。
スから受信したビットが関連同期化パルスの制御の下で
入力される。
【0013】− 少なくとも1つの2ステージ同期化デ
バイス。このデバイスの第1ステージは内部クロック信
号の最初の半周期の間に生じた同期化パルスに応答し、
第2ステージは次の半周期の間に生じた同期化パルスに
応答して、内部クロック周期の後半の間にゲート・パル
スをゲート・ライン上に生成し、次の内部クロック周期
の間、有効性検査信号(validation sig
nal)をアクティブ状態にセットする。
バイス。このデバイスの第1ステージは内部クロック信
号の最初の半周期の間に生じた同期化パルスに応答し、
第2ステージは次の半周期の間に生じた同期化パルスに
応答して、内部クロック周期の後半の間にゲート・パル
スをゲート・ライン上に生成し、次の内部クロック周期
の間、有効性検査信号(validation sig
nal)をアクティブ状態にセットする。
【0014】− 第2レジスタ。このレジスタでは、第
1レジスタ手段にストアされたビットがゲート・パルス
の制御の下で転送され、有効性検査信号がアクティブ状
態にあるとき、ユーザのデータ処理手段によって内部ク
ロック信号の制御の下で処理される。
1レジスタ手段にストアされたビットがゲート・パルス
の制御の下で転送され、有効性検査信号がアクティブ状
態にあるとき、ユーザのデータ処理手段によって内部ク
ロック信号の制御の下で処理される。
【0015】本発明の好適実施例では、2つの同期化デ
バイスが設けられており、第1および第2の同期化デバ
イスに2者択一的に同期化パルスを供給する選択回路の
制御の下で、2者択一的に同期化パルスを処理する。
バイスが設けられており、第1および第2の同期化デバ
イスに2者択一的に同期化パルスを供給する選択回路の
制御の下で、2者択一的に同期化パルスを処理する。
【0016】同期化デバイスは次のものを備える。
【0017】− 非オーバラップ(non−overl
apped)クロック生成回路。この回路は内部クロッ
ク信号に対応して動作して、内部クロック周期の第1の
半周期の間に第1レベル(UP)にある第1フェーズ
(位相)クロック信号(PH1)と、内部クロック周期
の第2の半周期の間に第1レベルにある第2フェーズ・
クロック信号(PH2)を生成する。
apped)クロック生成回路。この回路は内部クロッ
ク信号に対応して動作して、内部クロック周期の第1の
半周期の間に第1レベル(UP)にある第1フェーズ
(位相)クロック信号(PH1)と、内部クロック周期
の第2の半周期の間に第1レベルにある第2フェーズ・
クロック信号(PH2)を生成する。
【0018】各2ステージ同期化デバイスは次のものを
備える。
備える。
【0019】− 第1ステージ。第1ステージは、デー
タ入力端と、第1フェーズ・クロック信号が供給される
クロック入力端とを有し、クロック入力端上の信号のレ
ベルが第1レベル(UP)にあるとき、データ入力端上
の信号のレベルにセットされる出力信号を第1出力ライ
ン上に生成する第1ラッチと、第1ラッチの第1出力ラ
イン上の信号、第2フェーズ・クロック信号、および内
部クロック信号に応じて、第1フェーズ・クロック信号
が第1レベルにあるとき同期信号が現れると、ゲート・
パルスと有効性検査信号を生成する第1出力ロジック回
路とを含む。
タ入力端と、第1フェーズ・クロック信号が供給される
クロック入力端とを有し、クロック入力端上の信号のレ
ベルが第1レベル(UP)にあるとき、データ入力端上
の信号のレベルにセットされる出力信号を第1出力ライ
ン上に生成する第1ラッチと、第1ラッチの第1出力ラ
イン上の信号、第2フェーズ・クロック信号、および内
部クロック信号に応じて、第1フェーズ・クロック信号
が第1レベルにあるとき同期信号が現れると、ゲート・
パルスと有効性検査信号を生成する第1出力ロジック回
路とを含む。
【0020】− 第2ステージ。第2ステージは、デー
タ入力端と、第2フェーズ・クロック信号が供給される
クロック入力端とを有し、クロック入力端上の信号のレ
ベルが第1レベル(UP)にあるとき、データ入力端上
の信号のレベルにセットされる出力信号を第2出力ライ
ン上に生成する第2ラッチと、第2ラッチ手段の第2出
力ライン上の信号、第2フェーズ・クロック信号、およ
び内部クロック信号に応じて、第2フェーズ・クロック
信号が第1レベルにあるとき同期信号が現れると、ゲー
ト・パルスと有効性検査信号を生成する第2出力ロジッ
ク回路とを含む。
タ入力端と、第2フェーズ・クロック信号が供給される
クロック入力端とを有し、クロック入力端上の信号のレ
ベルが第1レベル(UP)にあるとき、データ入力端上
の信号のレベルにセットされる出力信号を第2出力ライ
ン上に生成する第2ラッチと、第2ラッチ手段の第2出
力ライン上の信号、第2フェーズ・クロック信号、およ
び内部クロック信号に応じて、第2フェーズ・クロック
信号が第1レベルにあるとき同期信号が現れると、ゲー
ト・パルスと有効性検査信号を生成する第2出力ロジッ
ク回路とを含む。
【0021】− 第1ラッチと第2ラッチとを相互に接
続し、同一の同期パルスに応答して一つのステージだけ
がゲート・パルスおよび有効性検査信号を生成すること
を補償する禁止手段。
続し、同一の同期パルスに応答して一つのステージだけ
がゲート・パルスおよび有効性検査信号を生成すること
を補償する禁止手段。
【0022】請求項1に記載の発明は、同期化ライン
(17)上を送信される関連の同期パルス(ストロー
ブ)と一緒にバス(10)を介してソース(送信元)ユ
ニットとターゲット(送信先)ユニット間でビットが転
送され、ターゲット・ユーザによって受信された同期化
パルスは受信ビットをサンプルするために使用され、こ
れらのビットがシステムの各ユニットに配布される周期
Tの内部クロック信号の制御の下で処理されるようなデ
ータ通信システムにおいて、サンプルした受信ビットを
ターゲット・ユニットの内部クロック信号と再同期化す
る装置であって、該同期化装置は各ユニットに実装さ
れ、バスから受信したビットが関連の同期パルスの制御
の下で入力される第1ストア手段(34)と、第1ステ
ージ(80)が内部クロック信号の第1半周期の間に生
じた同期パルスに応答し、第2ステージ(82)は第2
半周期の間に生じた同期パルスに応答して、内部クロッ
ク周期の第2半分の間にゲート・パルスをゲート・ライ
ン(30)上に生成し、有効性検査ライン(32)上の
有効性検査信号を次の内部クロック周期が持続している
間、アクティブ状態にセットする少なくとも1つの2ス
テージ同期化手段(28)と、前記第1ストア手段にス
トアされたビットがゲート・パルスの制御の下で転送さ
れて、有効性検査信号がアクティブ・レベルにあるとき
内部クロック信号の制御の下でユニット・データ処理手
段(38)によって処理される第2ストア手段(36)
とを備えたことを特徴とする。
(17)上を送信される関連の同期パルス(ストロー
ブ)と一緒にバス(10)を介してソース(送信元)ユ
ニットとターゲット(送信先)ユニット間でビットが転
送され、ターゲット・ユーザによって受信された同期化
パルスは受信ビットをサンプルするために使用され、こ
れらのビットがシステムの各ユニットに配布される周期
Tの内部クロック信号の制御の下で処理されるようなデ
ータ通信システムにおいて、サンプルした受信ビットを
ターゲット・ユニットの内部クロック信号と再同期化す
る装置であって、該同期化装置は各ユニットに実装さ
れ、バスから受信したビットが関連の同期パルスの制御
の下で入力される第1ストア手段(34)と、第1ステ
ージ(80)が内部クロック信号の第1半周期の間に生
じた同期パルスに応答し、第2ステージ(82)は第2
半周期の間に生じた同期パルスに応答して、内部クロッ
ク周期の第2半分の間にゲート・パルスをゲート・ライ
ン(30)上に生成し、有効性検査ライン(32)上の
有効性検査信号を次の内部クロック周期が持続している
間、アクティブ状態にセットする少なくとも1つの2ス
テージ同期化手段(28)と、前記第1ストア手段にス
トアされたビットがゲート・パルスの制御の下で転送さ
れて、有効性検査信号がアクティブ・レベルにあるとき
内部クロック信号の制御の下でユニット・データ処理手
段(38)によって処理される第2ストア手段(36)
とを備えたことを特徴とする。
【0023】請求項2に記載の発明は、請求項1に記載
の同期化装置において、第1と第2の2ステージ同期化
手段(41、42)と、前記第1と第2の同期化手段に
択一的に同期化パルスを供給する選択手段(46)とを
備えたことを特徴とする。
の同期化装置において、第1と第2の2ステージ同期化
手段(41、42)と、前記第1と第2の同期化手段に
択一的に同期化パルスを供給する選択手段(46)とを
備えたことを特徴とする。
【0024】請求項3に記載の発明は、請求項1または
2に記載の同期化装置において、内部クロック信号に応
答して、内部クロック周期の第1半分の間に第1レベル
(UP)レベルにある第1フェーズ・クロック信号(P
H1)を生成し、内部クロック周期の第2半分の間に第
1レベルにある第2フェーズ・クロック信号(PH2)
を生成する、非オーバラップ・クロック生成手段(2
2)を備え、各同期化手段は、データ入力端(93)と
第1フェーズ・クロック信号が供給されるクロック入力
端(24)とを設け、およびクロック入力端上の信号の
レベルが第1レベル(UP)のときに、データ入力端上
の信号のレベルにセットされる出力信号を第1出力ライ
ン(99)上に生成する第1ラッチ手段(96)と、前
記第1ラッチ手段の第1出力ライン上の信号と第2フェ
ーズ・クロック信号と内部クロック信号とに応答して、
第1フェーズ・クロック信号が第1レベルにあるときに
同期化信号が生じると、ゲート・パルスおよび有効性検
査信号を生成する第1出力手段(98,72,78,7
6)とを有する第1ステージと、データ入力端(10
3)と第2フェーズ・クロック信号が入力されるクロッ
ク入力端(26)とを設け、およびクロック入力端上の
信号のレベルが第1レベル(UP)のとき、データ入力
端上の信号のレベルにセットされる出力信号を第2出力
ライン(109)上に生成する第2ラッチ手段(10
6)と、前記第2ラッチ手段の第2出力ライン上の信号
および第1フェーズ・クロック信号および内部クロック
信号に応答して、第2フェーズ・クロック信号が第1レ
ベルにあるときに同期化信号が生じると、ゲート・パル
スおよび有効性検査信号を生成する第2出力手段(10
8,72,78,76)とを有する第2ステージと、一
つのラッチ手段だけが同一の同期化パルスに応答するよ
うに、前記第1ラッチ手段および前記第2ラッチ手段を
相互接続する禁止手段(92,107,102,97)
とを備えたことを特徴とする。
2に記載の同期化装置において、内部クロック信号に応
答して、内部クロック周期の第1半分の間に第1レベル
(UP)レベルにある第1フェーズ・クロック信号(P
H1)を生成し、内部クロック周期の第2半分の間に第
1レベルにある第2フェーズ・クロック信号(PH2)
を生成する、非オーバラップ・クロック生成手段(2
2)を備え、各同期化手段は、データ入力端(93)と
第1フェーズ・クロック信号が供給されるクロック入力
端(24)とを設け、およびクロック入力端上の信号の
レベルが第1レベル(UP)のときに、データ入力端上
の信号のレベルにセットされる出力信号を第1出力ライ
ン(99)上に生成する第1ラッチ手段(96)と、前
記第1ラッチ手段の第1出力ライン上の信号と第2フェ
ーズ・クロック信号と内部クロック信号とに応答して、
第1フェーズ・クロック信号が第1レベルにあるときに
同期化信号が生じると、ゲート・パルスおよび有効性検
査信号を生成する第1出力手段(98,72,78,7
6)とを有する第1ステージと、データ入力端(10
3)と第2フェーズ・クロック信号が入力されるクロッ
ク入力端(26)とを設け、およびクロック入力端上の
信号のレベルが第1レベル(UP)のとき、データ入力
端上の信号のレベルにセットされる出力信号を第2出力
ライン(109)上に生成する第2ラッチ手段(10
6)と、前記第2ラッチ手段の第2出力ライン上の信号
および第1フェーズ・クロック信号および内部クロック
信号に応答して、第2フェーズ・クロック信号が第1レ
ベルにあるときに同期化信号が生じると、ゲート・パル
スおよび有効性検査信号を生成する第2出力手段(10
8,72,78,76)とを有する第2ステージと、一
つのラッチ手段だけが同一の同期化パルスに応答するよ
うに、前記第1ラッチ手段および前記第2ラッチ手段を
相互接続する禁止手段(92,107,102,97)
とを備えたことを特徴とする。
【0025】請求項4に記載の発明は、請求項3に記載
の同期化装置において、前記第1出力手段は、第1ラッ
チ手段の第1出力端に接続されたデータ入力端と、第2
フェーズ・クロック信号が供給されるクロック入力端
(26)とを有する第3ラッチ手段(98)を備え、該
第3ラッチ手段は、第2フェーズ・クロック信号のパル
スの前縁が現れたとき、第1レベル(UP)の信号を第
3出力端(64)上に供給し、前記第2出力手段は、第
2ラッチ手段の第2出力端に接続されたデータ入力端、
および第1フェーズ・クロック信号が供給されるクロッ
ク入力端(24)を有する第4ラッチ手段(108)を
備え、該第4ラッチ手段は、第1フェーズ・クロック信
号のパルスの前縁が現れたとき、第1レベル(UP)の
信号を第4出力端(66)上に供給することを特徴とす
る。
の同期化装置において、前記第1出力手段は、第1ラッ
チ手段の第1出力端に接続されたデータ入力端と、第2
フェーズ・クロック信号が供給されるクロック入力端
(26)とを有する第3ラッチ手段(98)を備え、該
第3ラッチ手段は、第2フェーズ・クロック信号のパル
スの前縁が現れたとき、第1レベル(UP)の信号を第
3出力端(64)上に供給し、前記第2出力手段は、第
2ラッチ手段の第2出力端に接続されたデータ入力端、
および第1フェーズ・クロック信号が供給されるクロッ
ク入力端(24)を有する第4ラッチ手段(108)を
備え、該第4ラッチ手段は、第1フェーズ・クロック信
号のパルスの前縁が現れたとき、第1レベル(UP)の
信号を第4出力端(66)上に供給することを特徴とす
る。
【0026】請求項5に記載の発明は、請求項4に記載
の同期化装置において、前記第1出力手段および前記第
2出力手段は、第3および第4出力端(64,66)に
接続された入力端を有するOR回路手段と、OR回路手
段の出力端に接続されたデータ入力端(74)と、内部
クロック信号が供給されるクロック入力端(16)とを
有する第5ラッチ手段であって、有効性検査信号をその
出力ライン(32)上に出力する第5ラッチ手段と、O
R回路手段の出力端に接続された入力端を有し、ゲート
・パルスをその出力ライン(30)上に供給するAND
回路手段とを備えることを特徴とする。
の同期化装置において、前記第1出力手段および前記第
2出力手段は、第3および第4出力端(64,66)に
接続された入力端を有するOR回路手段と、OR回路手
段の出力端に接続されたデータ入力端(74)と、内部
クロック信号が供給されるクロック入力端(16)とを
有する第5ラッチ手段であって、有効性検査信号をその
出力ライン(32)上に出力する第5ラッチ手段と、O
R回路手段の出力端に接続された入力端を有し、ゲート
・パルスをその出力ライン(30)上に供給するAND
回路手段とを備えることを特徴とする。
【0027】請求項6に記載の発明は、請求項4または
5に記載の同期化装置において、前記第1ラッチ手段
は、同期化パルスを受信し、第1フェーズ・クロック信
号が第1レベルにあるときに同期化パルスが現れると、
該パルスをゲートして前記第1ラッチ手段のデータ入力
端に出力する同期化パルス入力手段(90,94,9
2)を備え、該入力手段は第1ラッチ手段の第1出力端
上の信号および第3ラッチ手段の第3出力端上の反転出
力信号に応答して、ストローブ・パルスが消滅した場合
であっても、第2フェーズ・クロック信号が第1レベル
にセットされるまで第1ラッチ手段のデータ入力端を第
1レベルに維持することを特徴とする。
5に記載の同期化装置において、前記第1ラッチ手段
は、同期化パルスを受信し、第1フェーズ・クロック信
号が第1レベルにあるときに同期化パルスが現れると、
該パルスをゲートして前記第1ラッチ手段のデータ入力
端に出力する同期化パルス入力手段(90,94,9
2)を備え、該入力手段は第1ラッチ手段の第1出力端
上の信号および第3ラッチ手段の第3出力端上の反転出
力信号に応答して、ストローブ・パルスが消滅した場合
であっても、第2フェーズ・クロック信号が第1レベル
にセットされるまで第1ラッチ手段のデータ入力端を第
1レベルに維持することを特徴とする。
【0028】請求項7に記載の発明は、請求項4ないし
6のいずれかに記載の同期化装置において、前記第2ラ
ッチ手段は、同期化パルスを受信し、前記第2フェーズ
・クロック信号が第1レベルにあるときに該同期パルス
が生じると、該パルスをゲートして第2ラッチ手段のデ
ータ入力端に出力する同期化パルス入力手段(100,
104,102)を備え、該入力手段はまた、第2ラッ
チ手段の第2出力端上の信号および第4ラッチ手段の第
4出力端上の反転出力信号に応答して、ストローブ・パ
ルスが消滅した場合であっても、第1フェーズ・クロッ
ク信号が第1レベルにセットされるまで第2ラッチ手段
のデータ入力端を第1レベルに維持することを特徴とす
る。
6のいずれかに記載の同期化装置において、前記第2ラ
ッチ手段は、同期化パルスを受信し、前記第2フェーズ
・クロック信号が第1レベルにあるときに該同期パルス
が生じると、該パルスをゲートして第2ラッチ手段のデ
ータ入力端に出力する同期化パルス入力手段(100,
104,102)を備え、該入力手段はまた、第2ラッ
チ手段の第2出力端上の信号および第4ラッチ手段の第
4出力端上の反転出力信号に応答して、ストローブ・パ
ルスが消滅した場合であっても、第1フェーズ・クロッ
ク信号が第1レベルにセットされるまで第2ラッチ手段
のデータ入力端を第1レベルに維持することを特徴とす
る。
【0029】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【0030】図1に、本発明に係る同期化装置を組み入
れることができるデータ処理システムを示す。このシス
テムはユニット1,2,3および4で示す、バス10に
よって相互に結合されたユニットを備える。選択された
ユニットによるバスのアクセスはアービタ(arbit
er−仲裁)回路12によって制御される。バス10は
ユニットごとに要求ラインと許可ラインとを有し、バス
へのアクセス要求を行う各ユニットはその要求ライン上
に要求信号を掲示する。アービタは選択アルゴリズムに
基づいて一つのユニットを選択し、選択したユニットに
対してその許可ライン上に許可信号を与える。中央クロ
ック・デバイス14はライン16上に各ユニットに配布
するクロック信号を生成する。
れることができるデータ処理システムを示す。このシス
テムはユニット1,2,3および4で示す、バス10に
よって相互に結合されたユニットを備える。選択された
ユニットによるバスのアクセスはアービタ(arbit
er−仲裁)回路12によって制御される。バス10は
ユニットごとに要求ラインと許可ラインとを有し、バス
へのアクセス要求を行う各ユニットはその要求ライン上
に要求信号を掲示する。アービタは選択アルゴリズムに
基づいて一つのユニットを選択し、選択したユニットに
対してその許可ライン上に許可信号を与える。中央クロ
ック・デバイス14はライン16上に各ユニットに配布
するクロック信号を生成する。
【0031】例えば、このようなシステムは、ヨーロッ
パ特許出願第0365731号の図8に記載されている
種類のものであってもよい。ユニット1は共用メモリ、
ユニット2は中央制御システム、ユニット3および4は
中央制御システムの制御の下で共用メモリを介してメッ
セージを交換する通信アダプタであってもよい。
パ特許出願第0365731号の図8に記載されている
種類のものであってもよい。ユニット1は共用メモリ、
ユニット2は中央制御システム、ユニット3および4は
中央制御システムの制御の下で共用メモリを介してメッ
セージを交換する通信アダプタであってもよい。
【0032】上掲の特許出願に記載されているように、
メッセージは、通信アダプタに接続されているユーザ間
で共用メモリを介して交換される。
メッセージは、通信アダプタに接続されているユーザ間
で共用メモリを介して交換される。
【0033】バスは通常の場合と同じようにアドレス、
データおよび制御ラインを有し、これらは情報を別のユ
ニットへ送るためにユニットによって使用される。
データおよび制御ラインを有し、これらは情報を別のユ
ニットへ送るためにユニットによって使用される。
【0034】このシステムでは、各ユニットはソース
(送信元)ユニットとターゲット(宛先)ユニットとに
なることができる。このことは、全てのユニットが要求
をバスを介してターゲット・ユニットへ送ることができ
ることを意味する。この要求はターゲット・ユニットに
実行させるオペレーションのタイプを識別する情報を含
む。ターゲット・ユニットは要求を受け取ると、受信通
知をソース・ユニットへ送信する。そのあと、ターゲッ
ト・ユニットは要求を処理し、オペレーションのタイプ
によって必要があるときは、ソース・ユニットになって
応答をユニットへ送信する。
(送信元)ユニットとターゲット(宛先)ユニットとに
なることができる。このことは、全てのユニットが要求
をバスを介してターゲット・ユニットへ送ることができ
ることを意味する。この要求はターゲット・ユニットに
実行させるオペレーションのタイプを識別する情報を含
む。ターゲット・ユニットは要求を受け取ると、受信通
知をソース・ユニットへ送信する。そのあと、ターゲッ
ト・ユニットは要求を処理し、オペレーションのタイプ
によって必要があるときは、ソース・ユニットになって
応答をユニットへ送信する。
【0035】図2に示すように、情報ビットは、ライン
16上で中央クロック・デバイスからユニットへ送られ
た図2のAで示すクロック信号の前縁が現れたとき、バ
ス10上のソース・ユニットによってセットされる。こ
れらのビットはBに示すように1クロック周期の期間バ
ス10上で有効である。Cで示すストローブ・パルス
は、ソース・ユニットがアービタによって選択されたと
き、双方向コンパニオン・クロック・ライン17上でソ
ース・ユニットによって送信される。このストローブ・
パルスは1個の反転クロック・パルスから作られ、バス
10上の情報ビットと共にライン17上を伝送される。
このクロック・パルスは、ターゲット・ユニットが受信
した情報ビットをサンプルするために使用される。
16上で中央クロック・デバイスからユニットへ送られ
た図2のAで示すクロック信号の前縁が現れたとき、バ
ス10上のソース・ユニットによってセットされる。こ
れらのビットはBに示すように1クロック周期の期間バ
ス10上で有効である。Cで示すストローブ・パルス
は、ソース・ユニットがアービタによって選択されたと
き、双方向コンパニオン・クロック・ライン17上でソ
ース・ユニットによって送信される。このストローブ・
パルスは1個の反転クロック・パルスから作られ、バス
10上の情報ビットと共にライン17上を伝送される。
このクロック・パルスは、ターゲット・ユニットが受信
した情報ビットをサンプルするために使用される。
【0036】Dはバス10からターゲット・ユニットに
送られた情報ビットを表し、Eはそのユニットが受信し
たストローブ・パルスを表す。情報ビットとストローブ
・パルスの伝送遅延は同一なので、受信したストローブ
・パルスの前縁が現れたときターゲット・ユニットによ
ってサンプルされる受信情報ビットは有効である。
送られた情報ビットを表し、Eはそのユニットが受信し
たストローブ・パルスを表す。情報ビットとストローブ
・パルスの伝送遅延は同一なので、受信したストローブ
・パルスの前縁が現れたときターゲット・ユニットによ
ってサンプルされる受信情報ビットは有効である。
【0037】しかし、この情報ビットは、Fで示すよう
に、中央クロック・デバイスから受信側ターゲット・ユ
ニットへ送られる内部クロック信号と同位相ではない場
合もある。
に、中央クロック・デバイスから受信側ターゲット・ユ
ニットへ送られる内部クロック信号と同位相ではない場
合もある。
【0038】本発明の同期化装置によれば、受信側ユニ
ットの内部クロック信号に対する受信ストローブ・パル
スEの位置と幅に関係なく、受信したデータ・ビットを
受信側ユニットの内部クロック信号と再同期化すること
ができる。
ットの内部クロック信号に対する受信ストローブ・パル
スEの位置と幅に関係なく、受信したデータ・ビットを
受信側ユニットの内部クロック信号と再同期化すること
ができる。
【0039】図3は、ある1つのソース・ユニットSが
ユニット1〜4の中から選択されて、バス10へアクセ
スし、アドレス、制御およびデータ・ビットをバス10
を介してターゲット・ユニットTへ送る様子を示す概略
図である。
ユニット1〜4の中から選択されて、バス10へアクセ
スし、アドレス、制御およびデータ・ビットをバス10
を介してターゲット・ユニットTへ送る様子を示す概略
図である。
【0040】本発明によれば、各ユニットは、バス10
上の受信データ・ビットをライン16から受信した内部
クロック信号と再同期化するために使用される受信回路
20を備える。図3では、ターゲット・ユニットTの受
信回路だけが示されているが、全てのユニットが、それ
がターゲット・ユニットになることができるのであれ
ば、本発明に係る同期化装置を有する前記受信回路を備
えることが理解されるだろう。
上の受信データ・ビットをライン16から受信した内部
クロック信号と再同期化するために使用される受信回路
20を備える。図3では、ターゲット・ユニットTの受
信回路だけが示されているが、全てのユニットが、それ
がターゲット・ユニットになることができるのであれ
ば、本発明に係る同期化装置を有する前記受信回路を備
えることが理解されるだろう。
【0041】受信回路はクロック・スプリッタ回路(c
lock splitter circuit−クロッ
ク分割回路)22を備える。この回路は、ライン16か
ら受信したクロック信号から、図2のGとHに示すよう
な、2個の非オーバラップ・クロック信号をライン2
4、26上に生成する。このクロック・スプリッタ回路
は、クロック信号を遅延させ、遅延したクロック信号と
クロック信号とを適当なロジック回路へ供給し、図2に
示す信号GとHを得るように、簡単に設計することがで
きる。
lock splitter circuit−クロッ
ク分割回路)22を備える。この回路は、ライン16か
ら受信したクロック信号から、図2のGとHに示すよう
な、2個の非オーバラップ・クロック信号をライン2
4、26上に生成する。このクロック・スプリッタ回路
は、クロック信号を遅延させ、遅延したクロック信号と
クロック信号とを適当なロジック回路へ供給し、図2に
示す信号GとHを得るように、簡単に設計することがで
きる。
【0042】ライン24および26からの非オーバラッ
プ・クロック信号とライン16からの内部クロック信号
は同期化デバイス28へ送られる(その詳細は図4を参
照して後述する)。同期化デバイス28はゲート信号を
ライン30上に、および有効性検査信号をライン32上
に供給する。
プ・クロック信号とライン16からの内部クロック信号
は同期化デバイス28へ送られる(その詳細は図4を参
照して後述する)。同期化デバイス28はゲート信号を
ライン30上に、および有効性検査信号をライン32上
に供給する。
【0043】バス10から受信したビットは第1レジス
タ34へ供給される。このレジスタはバス10のライン
と同数のDラッチで構成することができる。バスの各ラ
インは対応するDラッチのD入力端に接続されている。
Dラッチのクロック入力端(C入力端)はストローブ・
ライン17に接続され、レジスタ34のラッチのQ出力
は、ストローブ・パルスの前縁が現れたとき、D入力端
のビットの状態(ステータス)をとる。
タ34へ供給される。このレジスタはバス10のライン
と同数のDラッチで構成することができる。バスの各ラ
インは対応するDラッチのD入力端に接続されている。
Dラッチのクロック入力端(C入力端)はストローブ・
ライン17に接続され、レジスタ34のラッチのQ出力
は、ストローブ・パルスの前縁が現れたとき、D入力端
のビットの状態(ステータス)をとる。
【0044】第1レジスタ34のDラッチのQ出力端は
第2レジスタ36のDラッチのD入力端に接続され、そ
のクロック入力端は同期化回路28からのゲート・ライ
ン30に接続され、ストローブ・パルスの幅と位置がラ
イン16上の内部クロック信号に対してどのようになっ
ているかに関係なく、レジスタ36のラッチのQ出力は
バス10からのビットの状態をとる。加えて、同期化回
路28はライン32上に有効性検査信号を生成し、この
信号は受信ビットの処理を担当するロジック回路38に
供給される。この回路は、処理がライン16からの内部
クロック信号と完全に同期するように、この信号がアク
ティベートされたときレジスタ36に入っているビット
を処理する。
第2レジスタ36のDラッチのD入力端に接続され、そ
のクロック入力端は同期化回路28からのゲート・ライ
ン30に接続され、ストローブ・パルスの幅と位置がラ
イン16上の内部クロック信号に対してどのようになっ
ているかに関係なく、レジスタ36のラッチのQ出力は
バス10からのビットの状態をとる。加えて、同期化回
路28はライン32上に有効性検査信号を生成し、この
信号は受信ビットの処理を担当するロジック回路38に
供給される。この回路は、処理がライン16からの内部
クロック信号と完全に同期するように、この信号がアク
ティベートされたときレジスタ36に入っているビット
を処理する。
【0045】図4および図5を参照して同期化デバイス
のオペレーションについて説明する。
のオペレーションについて説明する。
【0046】本発明の好適実施例では、同期化装置は2
つの同一の同期化デバイス1および2、41および42
を備え、これらのデバイスは、連続して受信するストロ
ーブ・パルスにより、選択ステージ1および選択ステー
ジ2のライン43,44に生成された選択信号によって
択一的に選択される。
つの同一の同期化デバイス1および2、41および42
を備え、これらのデバイスは、連続して受信するストロ
ーブ・パルスにより、選択ステージ1および選択ステー
ジ2のライン43,44に生成された選択信号によって
択一的に選択される。
【0047】2つの同期化デバイスが設けられているの
で、連続して受信したストローブ・パルスの幅と位置が
内部クロック信号に対してどのようになっているかに関
係なく、受信したデータ・ビットを内部クロック信号と
同期化するオペレーションを内部クロックの各サイクル
ごとに行うことができる。
で、連続して受信したストローブ・パルスの幅と位置が
内部クロック信号に対してどのようになっているかに関
係なく、受信したデータ・ビットを内部クロック信号と
同期化するオペレーションを内部クロックの各サイクル
ごとに行うことができる。
【0048】選択回路46は、図2にIで示した、イン
バータ50の出力ライン48上の反転ストローブ信号に
応じる。
バータ50の出力ライン48上の反転ストローブ信号に
応じる。
【0049】選択回路はDラッチ52およびANDゲー
ト58および60を備える。Dラッチのクロック入力端
は反転ストローブ・ライン48に接続され、D入力端は
反転Q出力ライン54に接続されている。
ト58および60を備える。Dラッチのクロック入力端
は反転ストローブ・ライン48に接続され、D入力端は
反転Q出力ライン54に接続されている。
【0050】反転Qライン54およびQライン56はそ
れぞれANDゲート58および60の一つの入力端に接
続され、ANDゲートの他の入力端はライン48に接続
されている。
れぞれANDゲート58および60の一つの入力端に接
続され、ANDゲートの他の入力端はライン48に接続
されている。
【0051】選択ステージ1信号または選択ステージ2
信号が、Dラッチ52の状態に応じてライン43または
44上に生成される。
信号が、Dラッチ52の状態に応じてライン43または
44上に生成される。
【0052】初期状態では、Dラッチ52はライン62
のリセット信号によってリセットされ、その反転Q出力
ラインは「1」レベルになっている。
のリセット信号によってリセットされ、その反転Q出力
ラインは「1」レベルになっている。
【0053】反転Qラインは、最初の反転ストローブ・
パルスが受信されるまでそのレベルのままになってい
る。クロック入力端にパルスの前縁が現れると、Q出力
ラインはUPレベルにセットされ、反転Q出力ラインは
DOWNレベルにセットされるので、最初の反転ストロ
ーブ・パルスがANDゲート60の出力ライン43上に
供給され、このパルスは第1同期化デバイス41によっ
て処理される。反転Q出力信号はDOWNレベルにセッ
トされており、次の反転ストローブ・パルスの前縁が現
れると、Q出力ライン56はD入力のレベル、つまり、
DOWNレベルにセットされるので、反転Q出力は
「1」にセットされ、反転ストローブ・パルスが選択ス
テージ2のライン44上に供給され、第2同期化デバイ
ス42によって処理される。
パルスが受信されるまでそのレベルのままになってい
る。クロック入力端にパルスの前縁が現れると、Q出力
ラインはUPレベルにセットされ、反転Q出力ラインは
DOWNレベルにセットされるので、最初の反転ストロ
ーブ・パルスがANDゲート60の出力ライン43上に
供給され、このパルスは第1同期化デバイス41によっ
て処理される。反転Q出力信号はDOWNレベルにセッ
トされており、次の反転ストローブ・パルスの前縁が現
れると、Q出力ライン56はD入力のレベル、つまり、
DOWNレベルにセットされるので、反転Q出力は
「1」にセットされ、反転ストローブ・パルスが選択ス
テージ2のライン44上に供給され、第2同期化デバイ
ス42によって処理される。
【0054】各デバイス41、42は2つの出力ライン
64,66および68,70を有し、これらのラインは
OR回路72の入力端に接続されている。
64,66および68,70を有し、これらのラインは
OR回路72の入力端に接続されている。
【0055】OR回路72は、ストローブ・パルスの位
置と幅に関係なく、内部クロック周期の持続時間をもつ
拡大ストローブ・パルスを供給する。
置と幅に関係なく、内部クロック周期の持続時間をもつ
拡大ストローブ・パルスを供給する。
【0056】ライン74はANDゲート76の入力端に
接続され、ANDゲート76はその第2の入力端で内部
クロック信号を受け取り、ゲート信号をレジスタ36へ
接続された出力ライン30上に出力する(図2)。
接続され、ANDゲート76はその第2の入力端で内部
クロック信号を受け取り、ゲート信号をレジスタ36へ
接続された出力ライン30上に出力する(図2)。
【0057】出力ライン74はDラッチ78の入力端に
も接続され、そのクロック入力端は内部クロック・ライ
ン16に接続されている。
も接続され、そのクロック入力端は内部クロック・ライ
ン16に接続されている。
【0058】ラッチ78は、内部クロック信号と完全に
同期した有効性検査信号をライン32上に生成する。
同期した有効性検査信号をライン32上に生成する。
【0059】各同期化デバイス41,42は2つのラッ
チ回路から構成されている。
チ回路から構成されている。
【0060】図5に一つのデバイス、例えば41を示
す。このデバイスはラッチ回路80および82を有す
る。回路80はライン24上のフェーズ1信号Gのハイ
・レベル・パルス期間に生じた、ライン43からの反転
ストローブ・パルスを検出し、増大した持続時間を有す
るストローブ・パルスをその出力ライン64上に再生成
する。
す。このデバイスはラッチ回路80および82を有す
る。回路80はライン24上のフェーズ1信号Gのハイ
・レベル・パルス期間に生じた、ライン43からの反転
ストローブ・パルスを検出し、増大した持続時間を有す
るストローブ・パルスをその出力ライン64上に再生成
する。
【0061】回路82はライン26上のフェーズ2信号
Hのハイ・レベル・パルス期間に生じた反転ストローブ
・パルスをライン43から検出して、増大した持続時間
を有するストローブ・パルスをその出力ライン66上に
再生成する。
Hのハイ・レベル・パルス期間に生じた反転ストローブ
・パルスをライン43から検出して、増大した持続時間
を有するストローブ・パルスをその出力ライン66上に
再生成する。
【0062】出力ライン64および66はOR回路72
の入力端に接続されている。
の入力端に接続されている。
【0063】回路80および82は、フェーズ1または
フェーズ2信号の高レベル・パルスの終期に反転ストロ
ーブ・パルスが発生したとき起こる準安定(メタスタビ
リティ metastability)の問題を解決す
るように相互接続されている。
フェーズ2信号の高レベル・パルスの終期に反転ストロ
ーブ・パルスが発生したとき起こる準安定(メタスタビ
リティ metastability)の問題を解決す
るように相互接続されている。
【0064】回路80は、ANDゲート90,92、O
Rゲート94、Dラッチ96および98を備える。同様
に、ラッチ回路82は、ANDゲート100,102、
ORゲート104、Dラッチ106および108を備え
る。これらは回路80の対応する構成要素と同じように
相互に接続されている。
Rゲート94、Dラッチ96および98を備える。同様
に、ラッチ回路82は、ANDゲート100,102、
ORゲート104、Dラッチ106および108を備え
る。これらは回路80の対応する構成要素と同じように
相互に接続されている。
【0065】ライン43からの反転ストローブ・パルス
はORゲート94および104の一つの入力端に入力さ
れ、他の入力端はANDゲート90および100の出力
ライン91および101に接続されている。ANDゲー
ト92および102の入力は、ORゲート94および1
04の出力ライン95および105ならびにDラッチ9
6および106の反転Q出力ライン97および107で
ある。
はORゲート94および104の一つの入力端に入力さ
れ、他の入力端はANDゲート90および100の出力
ライン91および101に接続されている。ANDゲー
ト92および102の入力は、ORゲート94および1
04の出力ライン95および105ならびにDラッチ9
6および106の反転Q出力ライン97および107で
ある。
【0066】ANDゲート92および102の出力ライ
ン93および103はラッチ96および106のD入力
端に接続されている。これらのラッチはクロック入力端
Cがそれぞれライン24および26に接続され、C入力
端上のクロック信号がUPレベルのとき、D入力端上の
信号のレベルを有する信号をQ出力ライン99および1
09に供給する。
ン93および103はラッチ96および106のD入力
端に接続されている。これらのラッチはクロック入力端
Cがそれぞれライン24および26に接続され、C入力
端上のクロック信号がUPレベルのとき、D入力端上の
信号のレベルを有する信号をQ出力ライン99および1
09に供給する。
【0067】ラッチ96および106のQ出力ライン9
9および109はラッチ98および108のD入力端に
接続され、そのクロック入力端はそれぞれライン26お
よび24に接続されている。ラッチ98および108の
Q出力ラインは、クロック信号の前縁がクロック入力端
に現れたとき、D入力端上の信号のレベルにセットされ
る。
9および109はラッチ98および108のD入力端に
接続され、そのクロック入力端はそれぞれライン26お
よび24に接続されている。ラッチ98および108の
Q出力ラインは、クロック信号の前縁がクロック入力端
に現れたとき、D入力端上の信号のレベルにセットされ
る。
【0068】ANDゲート90および100の入力端の
一方は、ラッチ98および108の反転Q出力ライン1
10および112に接続されている。これらのANDゲ
ートの他の入力端はラッチ96および106のQ出力ラ
イン99および109に接続されている。
一方は、ラッチ98および108の反転Q出力ライン1
10および112に接続されている。これらのANDゲ
ートの他の入力端はラッチ96および106のQ出力ラ
イン99および109に接続されている。
【0069】初期状態では、すべてのラッチがリセット
されるので、それらはUPレベル信号をそれぞれの反転
Q出力ライン上に供給する。
されるので、それらはUPレベル信号をそれぞれの反転
Q出力ライン上に供給する。
【0070】従って、ラッチ回路80および82は反転
ストローブ・パルスを処理する状態になる。
ストローブ・パルスを処理する状態になる。
【0071】フェーズ1信号がUPレベルのときに反転
ストローブ・パルスが現れると、これは回路80によっ
て処理される。フェーズ1信号がUPレベルにある間
は、ストローブ・パルスが消滅した場合でも、ストロー
ブ・パルスがラッチ96のQ出力99から再出力され
る。このようなことが起こるのは、ラッチ96はUPレ
ベル信号をANDゲート90の入力端に供給し、AND
ゲート90には、ラッチ98がリセットされているので
他の入力にもUPレベル信号が入力されるためである。
ストローブ・パルスが現れると、これは回路80によっ
て処理される。フェーズ1信号がUPレベルにある間
は、ストローブ・パルスが消滅した場合でも、ストロー
ブ・パルスがラッチ96のQ出力99から再出力され
る。このようなことが起こるのは、ラッチ96はUPレ
ベル信号をANDゲート90の入力端に供給し、AND
ゲート90には、ラッチ98がリセットされているので
他の入力にもUPレベル信号が入力されるためである。
【0072】従って、UPレベル信号は、フェーズ2信
号の前縁が現れるまでラッチ96のD入力端に供給され
る。フェーズ2信号の前縁が現れた時、ラッチ98のQ
出力ライン64のレベルはUPレベルにセットされ、1
クロック周期の間このレベルを維持する。
号の前縁が現れるまでラッチ96のD入力端に供給され
る。フェーズ2信号の前縁が現れた時、ラッチ98のQ
出力ライン64のレベルはUPレベルにセットされ、1
クロック周期の間このレベルを維持する。
【0073】回路82は、フェーズ2信号がUPレベル
のときに現れた反転ストローブ・パルスを上記と同じよ
うに処理する。
のときに現れた反転ストローブ・パルスを上記と同じよ
うに処理する。
【0074】ラッチ96と106の間はANDゲート9
2および102を通して接続されているので、一方の回
路80または82だけが反転ストローブ・パルスを処理
することを保障している。その結果、フェーズ1信号と
フェーズ2信号の遷移期間にストローブ・パルスが生じ
ると、このパルスは、UPレベルの安定したQ出力信号
を出力できる最初のラッチ96または106によって検
出される。
2および102を通して接続されているので、一方の回
路80または82だけが反転ストローブ・パルスを処理
することを保障している。その結果、フェーズ1信号と
フェーズ2信号の遷移期間にストローブ・パルスが生じ
ると、このパルスは、UPレベルの安定したQ出力信号
を出力できる最初のラッチ96または106によって検
出される。
【0075】図6は、ライン43上のストローブ・パル
スの位置に応じた、ライン93および103、99およ
び109、64および66上の信号、ならびにその結果
としてのライン32上の有効性検査信号を示している。
スの位置に応じた、ライン93および103、99およ
び109、64および66上の信号、ならびにその結果
としてのライン32上の有効性検査信号を示している。
【0076】
【発明の効果】本発明によれば、受信したストローブ・
パルスの同期化はデータ・サンプリングと並行して行わ
れる。従って可能な限り高速化することができる。ま
た、最小限の個数のロジック・セルを使用して、非常に
幅の狭いストローブ・パルスが検出できる。
パルスの同期化はデータ・サンプリングと並行して行わ
れる。従って可能な限り高速化することができる。ま
た、最小限の個数のロジック・セルを使用して、非常に
幅の狭いストローブ・パルスが検出できる。
【図1】本発明による同期化装置を実施することが可能
なデータ処理システムを示すブロック図である。
なデータ処理システムを示すブロック図である。
【図2】本発明によって解決された問題を示すタイミン
グ図である。
グ図である。
【図3】本発明による同期化装置を示すブロック図であ
る。
る。
【図4】図3の同期化ロジック回路28の全体を示す説
明図である。
明図である。
【図5】同期化デバイス41の1つを示す回路図であ
る。
る。
【図6】同期化デバイスのオペレーションを示すタイミ
ング図である。
ング図である。
10 バス 17 同期化ライン(ストローブライン) 22 非オーバラップ・クロック生成手段(クロック・
スプリッタ) 24 クロック入力端 26 クロック入力端 28 2ステージ同期化手段(同期化デバイス、同期化
回路) 30 ゲート信号ライン 32 有効性検査信号ライン 34 第1ストア手段(レジスタ1) 36 第2ストア手段(レジスタ2) 38 ユニット・データ処理ロジック 41 第1の2ステージ同期化デバイス 42 第2の2ステージ同期化デバイス 46 選択回路 64 第3出力ライン 66 第4出力ライン 72 第1出力手段 76 第1出力手段 78 第1出力手段 80 ラッチ回路1(第1ステージ) 82 ラッチ回路2(第2ステージ) 90 同期パルス入力手段 92 禁止手段 93 データ入力端 94 同期パルス入力手段 96 第1ラッチ手段 97 禁止手段 98 第1出力手段 99 第1出力ライン 102 禁止手段 103 データ入力端 107 禁止手段 106 第2ラッチ手段 108 第2出力手段 109 第2出力ライン PH1 第1フェーズ・クロック信号 PH2 第2フェーズ・クロック信号 UP 第1レベル
スプリッタ) 24 クロック入力端 26 クロック入力端 28 2ステージ同期化手段(同期化デバイス、同期化
回路) 30 ゲート信号ライン 32 有効性検査信号ライン 34 第1ストア手段(レジスタ1) 36 第2ストア手段(レジスタ2) 38 ユニット・データ処理ロジック 41 第1の2ステージ同期化デバイス 42 第2の2ステージ同期化デバイス 46 選択回路 64 第3出力ライン 66 第4出力ライン 72 第1出力手段 76 第1出力手段 78 第1出力手段 80 ラッチ回路1(第1ステージ) 82 ラッチ回路2(第2ステージ) 90 同期パルス入力手段 92 禁止手段 93 データ入力端 94 同期パルス入力手段 96 第1ラッチ手段 97 禁止手段 98 第1出力手段 99 第1出力ライン 102 禁止手段 103 データ入力端 107 禁止手段 106 第2ラッチ手段 108 第2出力手段 109 第2出力ライン PH1 第1フェーズ・クロック信号 PH2 第2フェーズ・クロック信号 UP 第1レベル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ クレイン フランス国 06800 カニュ−シュール −メール ルートゥ ドゥ フランス 51
Claims (7)
- 【請求項1】 同期化ライン(17)上を送信される関
連の同期パルス(ストローブ)と一緒にバス(10)を
介してソース(送信元)ユニットとターゲット(送信
先)ユニット間でビットが転送され、ターゲット・ユー
ザによって受信された同期化パルスは受信ビットをサン
プルするために使用され、これらのビットがシステムの
各ユニットに配布される周期Tの内部クロック信号の制
御の下で処理されるようなデータ通信システムにおい
て、サンプルした受信ビットをターゲット・ユニットの
内部クロック信号と再同期化する装置であって、 該同期化装置は各ユニットに実装され、 バスから受信したビットが関連の同期パルスの制御の下
で入力される第1ストア手段(34)と、 第1ステージ(80)が内部クロック信号の第1半周期
の間に生じた同期パルスに応答し、第2ステージ(8
2)は第2半周期の間に生じた同期パルスに応答して、
内部クロック周期の第2半分の間にゲート・パルスをゲ
ート・ライン(30)上に生成し、有効性検査ライン
(32)上の有効性検査信号を次の内部クロック周期が
持続している間、アクティブ状態にセットする少なくと
も1つの2ステージ同期化手段(28)と、 前記第1ストア手段にストアされたビットがゲート・パ
ルスの制御の下で転送されて、有効性検査信号がアクテ
ィブ・レベルにあるとき内部クロック信号の制御の下で
ユニット・データ処理手段(38)によって処理される
第2ストア手段(36)とを備えたことを特徴とする装
置。 - 【請求項2】 請求項1に記載の同期化装置において、 第1と第2の2ステージ同期化手段(41、42)と、 前記第1と第2の同期化手段に択一的に同期化パルスを
供給する選択手段(46)とを備えたことを特徴とする
同期化装置。 - 【請求項3】 請求項1または2に記載の同期化装置に
おいて、 内部クロック信号に応答して、内部クロック周期の第1
半分の間に第1レベル(UP)レベルにある第1フェー
ズ・クロック信号(PH1)を生成し、内部クロック周
期の第2半分の間に第1レベルにある第2フェーズ・ク
ロック信号(PH2)を生成する、非オーバラップ・ク
ロック生成手段(22)を備え、 各同期化手段は、 データ入力端(93)と第1フェーズ・クロック信号が
供給されるクロック入力端(24)とを設け、およびク
ロック入力端上の信号のレベルが第1レベル(UP)の
ときに、データ入力端上の信号のレベルにセットされる
出力信号を第1出力ライン(99)上に生成する第1ラ
ッチ手段(96)と、前記第1ラッチ手段の第1出力ラ
イン上の信号と第2フェーズ・クロック信号と内部クロ
ック信号とに応答して、第1フェーズ・クロック信号が
第1レベルにあるときに同期化信号が生じると、ゲート
・パルスおよび有効性検査信号を生成する第1出力手段
(98,72,78,76)とを有する第1ステージ
と、 データ入力端(103)と第2フェーズ・クロック信号
が入力されるクロック入力端(26)とを設け、および
クロック入力端上の信号のレベルが第1レベル(UP)
のとき、データ入力端上の信号のレベルにセットされる
出力信号を第2出力ライン(109)上に生成する第2
ラッチ手段(106)と、前記第2ラッチ手段の第2出
力ライン上の信号および第1フェーズ・クロック信号お
よび内部クロック信号に応答して、第2フェーズ・クロ
ック信号が第1レベルにあるときに同期化信号が生じる
と、ゲート・パルスおよび有効性検査信号を生成する第
2出力手段(108,72,78,76)とを有する第
2ステージと、 一つのラッチ手段だけが同一の同期化パルスに応答する
ように、前記第1ラッチ手段および前記第2ラッチ手段
を相互接続する禁止手段(92,107,102,9
7)とを備えたことを特徴とする同期化装置。 - 【請求項4】 請求項3に記載の同期化装置において、 前記第1出力手段は、第1ラッチ手段の第1出力端に接
続されたデータ入力端と、第2フェーズ・クロック信号
が供給されるクロック入力端(26)とを有する第3ラ
ッチ手段(98)を備え、該第3ラッチ手段は、第2フ
ェーズ・クロック信号のパルスの前縁が現れたとき、第
1レベル(UP)の信号を第3出力端(64)上に供給
し、 前記第2出力手段は、第2ラッチ手段の第2出力端に接
続されたデータ入力端、および第1フェーズ・クロック
信号が供給されるクロック入力端(24)を有する第4
ラッチ手段(108)を備え、該第4ラッチ手段は、第
1フェーズ・クロック信号のパルスの前縁が現れたと
き、第1レベル(UP)の信号を第4出力端(66)上
に供給することを特徴とする同期化装置。 - 【請求項5】 請求項4に記載の同期化装置において、
前記第1出力手段および前記第2出力手段は、 第3および第4出力端(64,66)に接続された入力
端を有するOR回路手段と、 OR回路手段の出力端に接続されたデータ入力端(7
4)と、内部クロック信号が供給されるクロック入力端
(16)とを有する第5ラッチ手段であって、有効性検
査信号をその出力ライン(32)上に出力する第5ラッ
チ手段と、 OR回路手段の出力端に接続された入力端を有し、ゲー
ト・パルスをその出力ライン(30)上に供給するAN
D回路手段とを備えることを特徴とする同期化装置。 - 【請求項6】 請求項4または5に記載の同期化装置に
おいて、 前記第1ラッチ手段は、同期化パルスを受信し、第1フ
ェーズ・クロック信号が第1レベルにあるときに同期化
パルスが現れると、該パルスをゲートして前記第1ラッ
チ手段のデータ入力端に出力する同期化パルス入力手段
(90,94,92)を備え、 該入力手段は第1ラッチ手段の第1出力端上の信号およ
び第3ラッチ手段の第3出力端上の反転出力信号に応答
して、ストローブ・パルスが消滅した場合であっても、
第2フェーズ・クロック信号が第1レベルにセットされ
るまで第1ラッチ手段のデータ入力端を第1レベルに維
持することを特徴とする同期化装置。 - 【請求項7】 請求項4ないし6のいずれかに記載の同
期化装置において、前記第2ラッチ手段は、同期化パル
スを受信し、前記第2フェーズ・クロック信号が第1レ
ベルにあるときに該同期パルスが生じると、該パルスを
ゲートして第2ラッチ手段のデータ入力端に出力する同
期化パルス入力手段(100,104,102)を備
え、 該入力手段はまた、第2ラッチ手段の第2出力端上の信
号および第4ラッチ手段の第4出力端上の反転出力信号
に応答して、ストローブ・パルスが消滅した場合であっ
ても、第1フェーズ・クロック信号が第1レベルにセッ
トされるまで第2ラッチ手段のデータ入力端を第1レベ
ルに維持することを特徴とする同期化装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP92480141A EP0590212A1 (en) | 1992-09-30 | 1992-09-30 | Synchronization apparatus for a synchronous data communication system |
FR92480141.8 | 1992-09-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06175976A JPH06175976A (ja) | 1994-06-24 |
JP2502030B2 true JP2502030B2 (ja) | 1996-05-29 |
Family
ID=8211805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5210752A Expired - Lifetime JP2502030B2 (ja) | 1992-09-30 | 1993-08-25 | 同期式デ―タ処理システム用の同期化装置 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0590212A1 (ja) |
JP (1) | JP2502030B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1625503A1 (en) | 2003-05-09 | 2006-02-15 | Koninklijke Philips Electronics N.V. | Method for data signal transfer across different clock-domains |
EP1901474B1 (en) | 2006-09-13 | 2011-11-30 | Stmicroelectronics Sa | System for synchronizing modules in an integrated circuit in mesochronous clock domains |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2106835C3 (de) * | 1971-02-13 | 1982-07-15 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Modemkoppler |
JPH01302459A (ja) * | 1988-05-31 | 1989-12-06 | Toshiba Corp | 高速同期式データ転送方式 |
US5040109A (en) * | 1988-07-20 | 1991-08-13 | Digital Equipment Corporation | Efficient protocol for communicating between asychronous devices |
JP2536929B2 (ja) * | 1989-07-21 | 1996-09-25 | 富士通株式会社 | 位相整合回路 |
-
1992
- 1992-09-30 EP EP92480141A patent/EP0590212A1/en not_active Withdrawn
-
1993
- 1993-08-25 JP JP5210752A patent/JP2502030B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0590212A1 (en) | 1994-04-06 |
JPH06175976A (ja) | 1994-06-24 |
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