JP2502030B2 - 同期式デ―タ処理システム用の同期化装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスで結合された複数
のユニットを備え、データがユニット間で転送され、各
ユニットに配布されるクロック信号の制御の下で受信側
ユニットによって処理される同期式データ処理システム
で使用されることを目的とした同期化装置に関する。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たるフランス国特許出願第９２４８０１４１．８
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。

【０００３】

【従来の技術】データ処理システムにおいて、複数のデ
ータ処理ユニットを、データの交換ができるように共通
バスで相互接続することは普通に行われている。バスへ
のアクセスは、ユニットからバスへのアクセス要求を受
け取り、選択されたユニットにバスを許可する仲裁デバ
イス（ａｒｂｉｔｒａｔｉｏｎｇ ｄｅｖｉｃｅ）によ
って管理されている。 同期式データ処理システムで
は、ソース（送信元）ユニットからターゲット（送信
先）ユニットへのデータ・ビットの伝送、ターゲット・
ユニットによるデータ・ビットの受信、およびそのユニ
ット内でのデータの処理は、中央クロック・デバイスか
ら各ユニットへ配布されるクロック信号によって制御さ
れる。

【０００４】従来、この種の同期式システムでは、各ユ
ニットが同じクロック信号の制御の下で動作するので、
同期化回路は必要でなかった。しかし、システムのパフ
ォーマンスを向上するためにクロック信号の周波数が増
加された場合には、クロック信号の周期に対する２つの
ユニット間におけるデータ・ビットの伝送遅延が無視で
きない。

【０００５】たとえば、ユニットがＣＭＯＳテクノロジ
で実現されたロッジク回路で作られた場合には、伝送遅
延は約３５ナノ秒に相当し、これは、クロック信号の周
期が４５ナノ秒であるときは無視することができない。

【０００６】一般的に、伝送遅延に起因する問題は、デ
ータの交換のために通常使用されるバス・ラインに少な
くとも１つのクロック・ラインを追加し、受信データを
サンプルするために受信側ユニットによって使用される
同期化クロック信号（ストローブ（ＳＴＲＯＢＥ）信号
とも呼ぶ）を送ることによって解決される。

【０００７】データ信号が後に続く、この同期化クロッ
クを使用すると、ユニットを結合するバス上のデータ・
ビットの伝送遅延に起因する問題は解決されるが、受信
側ユニットがサンプルするデータ・ビットは、中央クロ
ック・デバイスからそのユニットに送られた内部クロッ
ク信号と位相が同じにならない。

【０００８】米国特許第４，６１１，２７９号は、同期
式マイクロコンピュータ・システムで使用される回路を
記載しているが、このシステムでは、メモリのダイレク
ト・メモリ・アクセス・コントローラはマイクロプロセ
ッサのクロック信号と同期がとられていない。メモリ・
アクセスの最悪条件を受け入れるようにマイクロプロセ
ッサのクロック信号を変更するのではなく、最悪の条件
が生じたときだけダイレクト・メモリ・アクセス・コン
トローラのクロックを変更して、データ紛失を防止して
いる。この回路は、受信データ・ビットを同期式データ
処理システム中のクロック信号と再同期化するという問
題を解決していない。

【０００９】

【発明が解決しようとする課題】本発明の目的は、ソー
ス（送信元）ユニットとターゲット（送信先）ユニット
間でデータビットが転送される同期式通信システムにお
いて実施されて、ターゲット・ユニットが受信したデー
タ・ビットをそのユニット内部のクロック信号と再同期
化するための同期化装置を提供することである。

【００１０】本発明の別の目的は、データ・ビットが後
に続き、ターゲット・ユニットが受信したデータビット
を内部クロック信号の周期内でサンプルするために使用
される、Ｍ同期パルスの位置と幅に関係なく、正しく動
作する同期化装置を提供することである。

【００１１】

【課題を解決するための手段】本発明による装置は、同
期ライン上で伝送される関連同期化パルス（ストロー
ブ）と共にバスを通ってビットがソース・ユニットとタ
ーゲット・ユニット間で転送されるデータ通信システム
中で実施される。ターゲット側のユーザによって受信さ
れる同期パルスは、受信ビットのサンプリングのために
使用され、そのビットは、システムの各ユニットに配布
される周期Ｔの内部クロック信号の制御の下で処理され
る。装置の機能は、サンプルした受信ビットをターゲッ
ト・ユニットの内部クロック信号と再同期化することで
ある。装置の構成は次のとおりである。

【００１２】− 第１レジスタ。このレジスタには、バ
スから受信したビットが関連同期化パルスの制御の下で
入力される。

【００１３】− 少なくとも１つの２ステージ同期化デ
バイス。このデバイスの第１ステージは内部クロック信
号の最初の半周期の間に生じた同期化パルスに応答し、
第２ステージは次の半周期の間に生じた同期化パルスに
応答して、内部クロック周期の後半の間にゲート・パル
スをゲート・ライン上に生成し、次の内部クロック周期
の間、有効性検査信号（ｖａｌｉｄａｔｉｏｎ ｓｉｇ
ｎａｌ）をアクティブ状態にセットする。

【００１４】− 第２レジスタ。このレジスタでは、第
１レジスタ手段にストアされたビットがゲート・パルス
の制御の下で転送され、有効性検査信号がアクティブ状
態にあるとき、ユーザのデータ処理手段によって内部ク
ロック信号の制御の下で処理される。

【００１５】本発明の好適実施例では、２つの同期化デ
バイスが設けられており、第１および第２の同期化デバ
イスに２者択一的に同期化パルスを供給する選択回路の
制御の下で、２者択一的に同期化パルスを処理する。

【００１６】同期化デバイスは次のものを備える。

【００１７】− 非オーバラップ（ｎｏｎ−ｏｖｅｒｌ
ａｐｐｅｄ）クロック生成回路。この回路は内部クロッ
ク信号に対応して動作して、内部クロック周期の第１の
半周期の間に第１レベル（ＵＰ）にある第１フェーズ
（位相）クロック信号（ＰＨ１）と、内部クロック周期
の第２の半周期の間に第１レベルにある第２フェーズ・
クロック信号（ＰＨ２）を生成する。

【００１８】各２ステージ同期化デバイスは次のものを
備える。

【００１９】− 第１ステージ。第１ステージは、デー
タ入力端と、第１フェーズ・クロック信号が供給される
クロック入力端とを有し、クロック入力端上の信号のレ
ベルが第１レベル（ＵＰ）にあるとき、データ入力端上
の信号のレベルにセットされる出力信号を第１出力ライ
ン上に生成する第１ラッチと、第１ラッチの第１出力ラ
イン上の信号、第２フェーズ・クロック信号、および内
部クロック信号に応じて、第１フェーズ・クロック信号
が第１レベルにあるとき同期信号が現れると、ゲート・
パルスと有効性検査信号を生成する第１出力ロジック回
路とを含む。

【００２０】− 第２ステージ。第２ステージは、デー
タ入力端と、第２フェーズ・クロック信号が供給される
クロック入力端とを有し、クロック入力端上の信号のレ
ベルが第１レベル（ＵＰ）にあるとき、データ入力端上
の信号のレベルにセットされる出力信号を第２出力ライ
ン上に生成する第２ラッチと、第２ラッチ手段の第２出
力ライン上の信号、第２フェーズ・クロック信号、およ
び内部クロック信号に応じて、第２フェーズ・クロック
信号が第１レベルにあるとき同期信号が現れると、ゲー
ト・パルスと有効性検査信号を生成する第２出力ロジッ
ク回路とを含む。

【００２１】− 第１ラッチと第２ラッチとを相互に接
続し、同一の同期パルスに応答して一つのステージだけ
がゲート・パルスおよび有効性検査信号を生成すること
を補償する禁止手段。

【００２２】請求項１に記載の発明は、同期化ライン
（１７）上を送信される関連の同期パルス（ストロー
ブ）と一緒にバス（１０）を介してソース（送信元）ユ
ニットとターゲット（送信先）ユニット間でビットが転
送され、ターゲット・ユーザによって受信された同期化
パルスは受信ビットをサンプルするために使用され、こ
れらのビットがシステムの各ユニットに配布される周期
Ｔの内部クロック信号の制御の下で処理されるようなデ
ータ通信システムにおいて、サンプルした受信ビットを
ターゲット・ユニットの内部クロック信号と再同期化す
る装置であって、該同期化装置は各ユニットに実装さ
れ、バスから受信したビットが関連の同期パルスの制御
の下で入力される第１ストア手段（３４）と、第１ステ
ージ（８０）が内部クロック信号の第１半周期の間に生
じた同期パルスに応答し、第２ステージ（８２）は第２
半周期の間に生じた同期パルスに応答して、内部クロッ
ク周期の第２半分の間にゲート・パルスをゲート・ライ
ン（３０）上に生成し、有効性検査ライン（３２）上の
有効性検査信号を次の内部クロック周期が持続している
間、アクティブ状態にセットする少なくとも１つの２ス
テージ同期化手段（２８）と、前記第１ストア手段にス
トアされたビットがゲート・パルスの制御の下で転送さ
れて、有効性検査信号がアクティブ・レベルにあるとき
内部クロック信号の制御の下でユニット・データ処理手
段（３８）によって処理される第２ストア手段（３６）
とを備えたことを特徴とする。

【００２３】請求項２に記載の発明は、請求項１に記載
の同期化装置において、第１と第２の２ステージ同期化
手段（４１、４２）と、前記第１と第２の同期化手段に
択一的に同期化パルスを供給する選択手段（４６）とを
備えたことを特徴とする。

【００２４】請求項３に記載の発明は、請求項１または
２に記載の同期化装置において、内部クロック信号に応
答して、内部クロック周期の第１半分の間に第１レベル
（ＵＰ）レベルにある第１フェーズ・クロック信号（Ｐ
Ｈ１）を生成し、内部クロック周期の第２半分の間に第
１レベルにある第２フェーズ・クロック信号（ＰＨ２）
を生成する、非オーバラップ・クロック生成手段（２
２）を備え、各同期化手段は、データ入力端（９３）と
第１フェーズ・クロック信号が供給されるクロック入力
端（２４）とを設け、およびクロック入力端上の信号の
レベルが第１レベル（ＵＰ）のときに、データ入力端上
の信号のレベルにセットされる出力信号を第１出力ライ
ン（９９）上に生成する第１ラッチ手段（９６）と、前
記第１ラッチ手段の第１出力ライン上の信号と第２フェ
ーズ・クロック信号と内部クロック信号とに応答して、
第１フェーズ・クロック信号が第１レベルにあるときに
同期化信号が生じると、ゲート・パルスおよび有効性検
査信号を生成する第１出力手段（９８，７２，７８，７
６）とを有する第１ステージと、データ入力端（１０
３）と第２フェーズ・クロック信号が入力されるクロッ
ク入力端（２６）とを設け、およびクロック入力端上の
信号のレベルが第１レベル（ＵＰ）のとき、データ入力
端上の信号のレベルにセットされる出力信号を第２出力
ライン（１０９）上に生成する第２ラッチ手段（１０
６）と、前記第２ラッチ手段の第２出力ライン上の信号
および第１フェーズ・クロック信号および内部クロック
信号に応答して、第２フェーズ・クロック信号が第１レ
ベルにあるときに同期化信号が生じると、ゲート・パル
スおよび有効性検査信号を生成する第２出力手段（１０
８，７２，７８，７６）とを有する第２ステージと、一
つのラッチ手段だけが同一の同期化パルスに応答するよ
うに、前記第１ラッチ手段および前記第２ラッチ手段を
相互接続する禁止手段（９２，１０７，１０２，９７）
とを備えたことを特徴とする。

【００２５】請求項４に記載の発明は、請求項３に記載
の同期化装置において、前記第１出力手段は、第１ラッ
チ手段の第１出力端に接続されたデータ入力端と、第２
フェーズ・クロック信号が供給されるクロック入力端
（２６）とを有する第３ラッチ手段（９８）を備え、該
第３ラッチ手段は、第２フェーズ・クロック信号のパル
スの前縁が現れたとき、第１レベル（ＵＰ）の信号を第
３出力端（６４）上に供給し、前記第２出力手段は、第
２ラッチ手段の第２出力端に接続されたデータ入力端、
および第１フェーズ・クロック信号が供給されるクロッ
ク入力端（２４）を有する第４ラッチ手段（１０８）を
備え、該第４ラッチ手段は、第１フェーズ・クロック信
号のパルスの前縁が現れたとき、第１レベル（ＵＰ）の
信号を第４出力端（６６）上に供給することを特徴とす
る。

【００２６】請求項５に記載の発明は、請求項４に記載
の同期化装置において、前記第１出力手段および前記第
２出力手段は、第３および第４出力端（６４，６６）に
接続された入力端を有するＯＲ回路手段と、ＯＲ回路手
段の出力端に接続されたデータ入力端（７４）と、内部
クロック信号が供給されるクロック入力端（１６）とを
有する第５ラッチ手段であって、有効性検査信号をその
出力ライン（３２）上に出力する第５ラッチ手段と、Ｏ
Ｒ回路手段の出力端に接続された入力端を有し、ゲート
・パルスをその出力ライン（３０）上に供給するＡＮＤ
回路手段とを備えることを特徴とする。

【００２７】請求項６に記載の発明は、請求項４または
５に記載の同期化装置において、前記第１ラッチ手段
は、同期化パルスを受信し、第１フェーズ・クロック信
号が第１レベルにあるときに同期化パルスが現れると、
該パルスをゲートして前記第１ラッチ手段のデータ入力
端に出力する同期化パルス入力手段（９０，９４，９
２）を備え、該入力手段は第１ラッチ手段の第１出力端
上の信号および第３ラッチ手段の第３出力端上の反転出
力信号に応答して、ストローブ・パルスが消滅した場合
であっても、第２フェーズ・クロック信号が第１レベル
にセットされるまで第１ラッチ手段のデータ入力端を第
１レベルに維持することを特徴とする。

【００２８】請求項７に記載の発明は、請求項４ないし
６のいずれかに記載の同期化装置において、前記第２ラ
ッチ手段は、同期化パルスを受信し、前記第２フェーズ
・クロック信号が第１レベルにあるときに該同期パルス
が生じると、該パルスをゲートして第２ラッチ手段のデ
ータ入力端に出力する同期化パルス入力手段（１００，
１０４，１０２）を備え、該入力手段はまた、第２ラッ
チ手段の第２出力端上の信号および第４ラッチ手段の第
４出力端上の反転出力信号に応答して、ストローブ・パ
ルスが消滅した場合であっても、第１フェーズ・クロッ
ク信号が第１レベルにセットされるまで第２ラッチ手段
のデータ入力端を第１レベルに維持することを特徴とす
る。

【００２９】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００３０】図１に、本発明に係る同期化装置を組み入
れることができるデータ処理システムを示す。このシス
テムはユニット１，２，３および４で示す、バス１０に
よって相互に結合されたユニットを備える。選択された
ユニットによるバスのアクセスはアービタ（ａｒｂｉｔ
ｅｒ−仲裁）回路１２によって制御される。バス１０は
ユニットごとに要求ラインと許可ラインとを有し、バス
へのアクセス要求を行う各ユニットはその要求ライン上
に要求信号を掲示する。アービタは選択アルゴリズムに
基づいて一つのユニットを選択し、選択したユニットに
対してその許可ライン上に許可信号を与える。中央クロ
ック・デバイス１４はライン１６上に各ユニットに配布
するクロック信号を生成する。

【００３１】例えば、このようなシステムは、ヨーロッ
パ特許出願第０３６５７３１号の図８に記載されている
種類のものであってもよい。ユニット１は共用メモリ、
ユニット２は中央制御システム、ユニット３および４は
中央制御システムの制御の下で共用メモリを介してメッ
セージを交換する通信アダプタであってもよい。

【００３２】上掲の特許出願に記載されているように、
メッセージは、通信アダプタに接続されているユーザ間
で共用メモリを介して交換される。

【００３３】バスは通常の場合と同じようにアドレス、
データおよび制御ラインを有し、これらは情報を別のユ
ニットへ送るためにユニットによって使用される。

【００３４】このシステムでは、各ユニットはソース
（送信元）ユニットとターゲット（宛先）ユニットとに
なることができる。このことは、全てのユニットが要求
をバスを介してターゲット・ユニットへ送ることができ
ることを意味する。この要求はターゲット・ユニットに
実行させるオペレーションのタイプを識別する情報を含
む。ターゲット・ユニットは要求を受け取ると、受信通
知をソース・ユニットへ送信する。そのあと、ターゲッ
ト・ユニットは要求を処理し、オペレーションのタイプ
によって必要があるときは、ソース・ユニットになって
応答をユニットへ送信する。

【００３５】図２に示すように、情報ビットは、ライン
１６上で中央クロック・デバイスからユニットへ送られ
た図２のＡで示すクロック信号の前縁が現れたとき、バ
ス１０上のソース・ユニットによってセットされる。こ
れらのビットはＢに示すように１クロック周期の期間バ
ス１０上で有効である。Ｃで示すストローブ・パルス
は、ソース・ユニットがアービタによって選択されたと
き、双方向コンパニオン・クロック・ライン１７上でソ
ース・ユニットによって送信される。このストローブ・
パルスは１個の反転クロック・パルスから作られ、バス
１０上の情報ビットと共にライン１７上を伝送される。
このクロック・パルスは、ターゲット・ユニットが受信
した情報ビットをサンプルするために使用される。

【００３６】Ｄはバス１０からターゲット・ユニットに
送られた情報ビットを表し、Ｅはそのユニットが受信し
たストローブ・パルスを表す。情報ビットとストローブ
・パルスの伝送遅延は同一なので、受信したストローブ
・パルスの前縁が現れたときターゲット・ユニットによ
ってサンプルされる受信情報ビットは有効である。

【００３７】しかし、この情報ビットは、Ｆで示すよう
に、中央クロック・デバイスから受信側ターゲット・ユ
ニットへ送られる内部クロック信号と同位相ではない場
合もある。

【００３８】本発明の同期化装置によれば、受信側ユニ
ットの内部クロック信号に対する受信ストローブ・パル
スＥの位置と幅に関係なく、受信したデータ・ビットを
受信側ユニットの内部クロック信号と再同期化すること
ができる。

【００３９】図３は、ある１つのソース・ユニットＳが
ユニット１〜４の中から選択されて、バス１０へアクセ
スし、アドレス、制御およびデータ・ビットをバス１０
を介してターゲット・ユニットＴへ送る様子を示す概略
図である。

【００４０】本発明によれば、各ユニットは、バス１０
上の受信データ・ビットをライン１６から受信した内部
クロック信号と再同期化するために使用される受信回路
２０を備える。図３では、ターゲット・ユニットＴの受
信回路だけが示されているが、全てのユニットが、それ
がターゲット・ユニットになることができるのであれ
ば、本発明に係る同期化装置を有する前記受信回路を備
えることが理解されるだろう。

【００４１】受信回路はクロック・スプリッタ回路（ｃ
ｌｏｃｋ ｓｐｌｉｔｔｅｒ ｃｉｒｃｕｉｔ−クロッ
ク分割回路）２２を備える。この回路は、ライン１６か
ら受信したクロック信号から、図２のＧとＨに示すよう
な、２個の非オーバラップ・クロック信号をライン２
４、２６上に生成する。このクロック・スプリッタ回路
は、クロック信号を遅延させ、遅延したクロック信号と
クロック信号とを適当なロジック回路へ供給し、図２に
示す信号ＧとＨを得るように、簡単に設計することがで
きる。

【００４２】ライン２４および２６からの非オーバラッ
プ・クロック信号とライン１６からの内部クロック信号
は同期化デバイス２８へ送られる（その詳細は図４を参
照して後述する）。同期化デバイス２８はゲート信号を
ライン３０上に、および有効性検査信号をライン３２上
に供給する。

【００４３】バス１０から受信したビットは第１レジス
タ３４へ供給される。このレジスタはバス１０のライン
と同数のＤラッチで構成することができる。バスの各ラ
インは対応するＤラッチのＤ入力端に接続されている。
Ｄラッチのクロック入力端（Ｃ入力端）はストローブ・
ライン１７に接続され、レジスタ３４のラッチのＱ出力
は、ストローブ・パルスの前縁が現れたとき、Ｄ入力端
のビットの状態（ステータス）をとる。

【００４４】第１レジスタ３４のＤラッチのＱ出力端は
第２レジスタ３６のＤラッチのＤ入力端に接続され、そ
のクロック入力端は同期化回路２８からのゲート・ライ
ン３０に接続され、ストローブ・パルスの幅と位置がラ
イン１６上の内部クロック信号に対してどのようになっ
ているかに関係なく、レジスタ３６のラッチのＱ出力は
バス１０からのビットの状態をとる。加えて、同期化回
路２８はライン３２上に有効性検査信号を生成し、この
信号は受信ビットの処理を担当するロジック回路３８に
供給される。この回路は、処理がライン１６からの内部
クロック信号と完全に同期するように、この信号がアク
ティベートされたときレジスタ３６に入っているビット
を処理する。

【００４５】図４および図５を参照して同期化デバイス
のオペレーションについて説明する。

【００４６】本発明の好適実施例では、同期化装置は２
つの同一の同期化デバイス１および２、４１および４２
を備え、これらのデバイスは、連続して受信するストロ
ーブ・パルスにより、選択ステージ１および選択ステー
ジ２のライン４３，４４に生成された選択信号によって
択一的に選択される。

【００４７】２つの同期化デバイスが設けられているの
で、連続して受信したストローブ・パルスの幅と位置が
内部クロック信号に対してどのようになっているかに関
係なく、受信したデータ・ビットを内部クロック信号と
同期化するオペレーションを内部クロックの各サイクル
ごとに行うことができる。

【００４８】選択回路４６は、図２にＩで示した、イン
バータ５０の出力ライン４８上の反転ストローブ信号に
応じる。

【００４９】選択回路はＤラッチ５２およびＡＮＤゲー
ト５８および６０を備える。Ｄラッチのクロック入力端
は反転ストローブ・ライン４８に接続され、Ｄ入力端は
反転Ｑ出力ライン５４に接続されている。

【００５０】反転Ｑライン５４およびＱライン５６はそ
れぞれＡＮＤゲート５８および６０の一つの入力端に接
続され、ＡＮＤゲートの他の入力端はライン４８に接続
されている。

【００５１】選択ステージ１信号または選択ステージ２
信号が、Ｄラッチ５２の状態に応じてライン４３または
４４上に生成される。

【００５２】初期状態では、Ｄラッチ５２はライン６２
のリセット信号によってリセットされ、その反転Ｑ出力
ラインは「１」レベルになっている。

【００５３】反転Ｑラインは、最初の反転ストローブ・
パルスが受信されるまでそのレベルのままになってい
る。クロック入力端にパルスの前縁が現れると、Ｑ出力
ラインはＵＰレベルにセットされ、反転Ｑ出力ラインは
ＤＯＷＮレベルにセットされるので、最初の反転ストロ
ーブ・パルスがＡＮＤゲート６０の出力ライン４３上に
供給され、このパルスは第１同期化デバイス４１によっ
て処理される。反転Ｑ出力信号はＤＯＷＮレベルにセッ
トされており、次の反転ストローブ・パルスの前縁が現
れると、Ｑ出力ライン５６はＤ入力のレベル、つまり、
ＤＯＷＮレベルにセットされるので、反転Ｑ出力は
「１」にセットされ、反転ストローブ・パルスが選択ス
テージ２のライン４４上に供給され、第２同期化デバイ
ス４２によって処理される。

【００５４】各デバイス４１、４２は２つの出力ライン
６４，６６および６８，７０を有し、これらのラインは
ＯＲ回路７２の入力端に接続されている。

【００５５】ＯＲ回路７２は、ストローブ・パルスの位
置と幅に関係なく、内部クロック周期の持続時間をもつ
拡大ストローブ・パルスを供給する。

【００５６】ライン７４はＡＮＤゲート７６の入力端に
接続され、ＡＮＤゲート７６はその第２の入力端で内部
クロック信号を受け取り、ゲート信号をレジスタ３６へ
接続された出力ライン３０上に出力する（図２）。

【００５７】出力ライン７４はＤラッチ７８の入力端に
も接続され、そのクロック入力端は内部クロック・ライ
ン１６に接続されている。

【００５８】ラッチ７８は、内部クロック信号と完全に
同期した有効性検査信号をライン３２上に生成する。

【００５９】各同期化デバイス４１，４２は２つのラッ
チ回路から構成されている。

【００６０】図５に一つのデバイス、例えば４１を示
す。このデバイスはラッチ回路８０および８２を有す
る。回路８０はライン２４上のフェーズ１信号Ｇのハイ
・レベル・パルス期間に生じた、ライン４３からの反転
ストローブ・パルスを検出し、増大した持続時間を有す
るストローブ・パルスをその出力ライン６４上に再生成
する。

【００６１】回路８２はライン２６上のフェーズ２信号
Ｈのハイ・レベル・パルス期間に生じた反転ストローブ
・パルスをライン４３から検出して、増大した持続時間
を有するストローブ・パルスをその出力ライン６６上に
再生成する。

【００６２】出力ライン６４および６６はＯＲ回路７２
の入力端に接続されている。

【００６３】回路８０および８２は、フェーズ１または
フェーズ２信号の高レベル・パルスの終期に反転ストロ
ーブ・パルスが発生したとき起こる準安定（メタスタビ
リティ ｍｅｔａｓｔａｂｉｌｉｔｙ）の問題を解決す
るように相互接続されている。

【００６４】回路８０は、ＡＮＤゲート９０，９２、Ｏ
Ｒゲート９４、Ｄラッチ９６および９８を備える。同様
に、ラッチ回路８２は、ＡＮＤゲート１００，１０２、
ＯＲゲート１０４、Ｄラッチ１０６および１０８を備え
る。これらは回路８０の対応する構成要素と同じように
相互に接続されている。

【００６５】ライン４３からの反転ストローブ・パルス
はＯＲゲート９４および１０４の一つの入力端に入力さ
れ、他の入力端はＡＮＤゲート９０および１００の出力
ライン９１および１０１に接続されている。ＡＮＤゲー
ト９２および１０２の入力は、ＯＲゲート９４および１
０４の出力ライン９５および１０５ならびにＤラッチ９
６および１０６の反転Ｑ出力ライン９７および１０７で
ある。

【００６６】ＡＮＤゲート９２および１０２の出力ライ
ン９３および１０３はラッチ９６および１０６のＤ入力
端に接続されている。これらのラッチはクロック入力端
Ｃがそれぞれライン２４および２６に接続され、Ｃ入力
端上のクロック信号がＵＰレベルのとき、Ｄ入力端上の
信号のレベルを有する信号をＱ出力ライン９９および１
０９に供給する。

【００６７】ラッチ９６および１０６のＱ出力ライン９
９および１０９はラッチ９８および１０８のＤ入力端に
接続され、そのクロック入力端はそれぞれライン２６お
よび２４に接続されている。ラッチ９８および１０８の
Ｑ出力ラインは、クロック信号の前縁がクロック入力端
に現れたとき、Ｄ入力端上の信号のレベルにセットされ
る。

【００６８】ＡＮＤゲート９０および１００の入力端の
一方は、ラッチ９８および１０８の反転Ｑ出力ライン１
１０および１１２に接続されている。これらのＡＮＤゲ
ートの他の入力端はラッチ９６および１０６のＱ出力ラ
イン９９および１０９に接続されている。

【００６９】初期状態では、すべてのラッチがリセット
されるので、それらはＵＰレベル信号をそれぞれの反転
Ｑ出力ライン上に供給する。

【００７０】従って、ラッチ回路８０および８２は反転
ストローブ・パルスを処理する状態になる。

【００７１】フェーズ１信号がＵＰレベルのときに反転
ストローブ・パルスが現れると、これは回路８０によっ
て処理される。フェーズ１信号がＵＰレベルにある間
は、ストローブ・パルスが消滅した場合でも、ストロー
ブ・パルスがラッチ９６のＱ出力９９から再出力され
る。このようなことが起こるのは、ラッチ９６はＵＰレ
ベル信号をＡＮＤゲート９０の入力端に供給し、ＡＮＤ
ゲート９０には、ラッチ９８がリセットされているので
他の入力にもＵＰレベル信号が入力されるためである。

【００７２】従って、ＵＰレベル信号は、フェーズ２信
号の前縁が現れるまでラッチ９６のＤ入力端に供給され
る。フェーズ２信号の前縁が現れた時、ラッチ９８のＱ
出力ライン６４のレベルはＵＰレベルにセットされ、１
クロック周期の間このレベルを維持する。

【００７３】回路８２は、フェーズ２信号がＵＰレベル
のときに現れた反転ストローブ・パルスを上記と同じよ
うに処理する。

【００７４】ラッチ９６と１０６の間はＡＮＤゲート９
２および１０２を通して接続されているので、一方の回
路８０または８２だけが反転ストローブ・パルスを処理
することを保障している。その結果、フェーズ１信号と
フェーズ２信号の遷移期間にストローブ・パルスが生じ
ると、このパルスは、ＵＰレベルの安定したＱ出力信号
を出力できる最初のラッチ９６または１０６によって検
出される。

【００７５】図６は、ライン４３上のストローブ・パル
スの位置に応じた、ライン９３および１０３、９９およ
び１０９、６４および６６上の信号、ならびにその結果
としてのライン３２上の有効性検査信号を示している。

【００７６】

【発明の効果】本発明によれば、受信したストローブ・
パルスの同期化はデータ・サンプリングと並行して行わ
れる。従って可能な限り高速化することができる。ま
た、最小限の個数のロジック・セルを使用して、非常に
幅の狭いストローブ・パルスが検出できる。

【図面の簡単な説明】

【図１】本発明による同期化装置を実施することが可能
なデータ処理システムを示すブロック図である。

【図２】本発明によって解決された問題を示すタイミン
グ図である。

【図３】本発明による同期化装置を示すブロック図であ
る。

【図４】図３の同期化ロジック回路２８の全体を示す説
明図である。

【図５】同期化デバイス４１の１つを示す回路図であ
る。

【図６】同期化デバイスのオペレーションを示すタイミ
ング図である。

【符号の説明】

１０ バス １７ 同期化ライン（ストローブライン） ２２ 非オーバラップ・クロック生成手段（クロック・
スプリッタ） ２４ クロック入力端 ２６ クロック入力端 ２８ ２ステージ同期化手段（同期化デバイス、同期化
回路） ３０ ゲート信号ライン ３２ 有効性検査信号ライン ３４ 第１ストア手段（レジスタ１） ３６ 第２ストア手段（レジスタ２） ３８ ユニット・データ処理ロジック ４１ 第１の２ステージ同期化デバイス ４２ 第２の２ステージ同期化デバイス ４６ 選択回路 ６４ 第３出力ライン ６６ 第４出力ライン ７２ 第１出力手段 ７６ 第１出力手段 ７８ 第１出力手段 ８０ ラッチ回路１（第１ステージ） ８２ ラッチ回路２（第２ステージ） ９０ 同期パルス入力手段 ９２ 禁止手段 ９３ データ入力端 ９４ 同期パルス入力手段 ９６ 第１ラッチ手段 ９７ 禁止手段 ９８ 第１出力手段 ９９ 第１出力ライン １０２ 禁止手段 １０３ データ入力端 １０７ 禁止手段 １０６ 第２ラッチ手段 １０８ 第２出力手段 １０９ 第２出力ライン ＰＨ１ 第１フェーズ・クロック信号 ＰＨ２ 第２フェーズ・クロック信号 ＵＰ 第１レベル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ クレイン フランス国 06800 カニュ−シュール −メール ルートゥ ドゥ フランス 51

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 同期化ライン（１７）上を送信される関
   連の同期パルス（ストローブ）と一緒にバス（１０）を
   介してソース（送信元）ユニットとターゲット（送信
   先）ユニット間でビットが転送され、ターゲット・ユー
   ザによって受信された同期化パルスは受信ビットをサン
   プルするために使用され、これらのビットがシステムの
   各ユニットに配布される周期Ｔの内部クロック信号の制
   御の下で処理されるようなデータ通信システムにおい
   て、サンプルした受信ビットをターゲット・ユニットの
   内部クロック信号と再同期化する装置であって、 該同期化装置は各ユニットに実装され、 バスから受信したビットが関連の同期パルスの制御の下
   で入力される第１ストア手段（３４）と、 第１ステージ（８０）が内部クロック信号の第１半周期
   の間に生じた同期パルスに応答し、第２ステージ（８
   ２）は第２半周期の間に生じた同期パルスに応答して、
   内部クロック周期の第２半分の間にゲート・パルスをゲ
   ート・ライン（３０）上に生成し、有効性検査ライン
   （３２）上の有効性検査信号を次の内部クロック周期が
   持続している間、アクティブ状態にセットする少なくと
   も１つの２ステージ同期化手段（２８）と、 前記第１ストア手段にストアされたビットがゲート・パ
   ルスの制御の下で転送されて、有効性検査信号がアクテ
   ィブ・レベルにあるとき内部クロック信号の制御の下で
   ユニット・データ処理手段（３８）によって処理される
   第２ストア手段（３６）とを備えたことを特徴とする装
   置。
2. 【請求項２】 請求項１に記載の同期化装置において、 第１と第２の２ステージ同期化手段（４１、４２）と、 前記第１と第２の同期化手段に択一的に同期化パルスを
   供給する選択手段（４６）とを備えたことを特徴とする
   同期化装置。
3. 【請求項３】 請求項１または２に記載の同期化装置に
   おいて、 内部クロック信号に応答して、内部クロック周期の第１
   半分の間に第１レベル（ＵＰ）レベルにある第１フェー
   ズ・クロック信号（ＰＨ１）を生成し、内部クロック周
   期の第２半分の間に第１レベルにある第２フェーズ・ク
   ロック信号（ＰＨ２）を生成する、非オーバラップ・ク
   ロック生成手段（２２）を備え、 各同期化手段は、 データ入力端（９３）と第１フェーズ・クロック信号が
   供給されるクロック入力端（２４）とを設け、およびク
   ロック入力端上の信号のレベルが第１レベル（ＵＰ）の
   ときに、データ入力端上の信号のレベルにセットされる
   出力信号を第１出力ライン（９９）上に生成する第１ラ
   ッチ手段（９６）と、前記第１ラッチ手段の第１出力ラ
   イン上の信号と第２フェーズ・クロック信号と内部クロ
   ック信号とに応答して、第１フェーズ・クロック信号が
   第１レベルにあるときに同期化信号が生じると、ゲート
   ・パルスおよび有効性検査信号を生成する第１出力手段
   （９８，７２，７８，７６）とを有する第１ステージ
   と、 データ入力端（１０３）と第２フェーズ・クロック信号
   が入力されるクロック入力端（２６）とを設け、および
   クロック入力端上の信号のレベルが第１レベル（ＵＰ）
   のとき、データ入力端上の信号のレベルにセットされる
   出力信号を第２出力ライン（１０９）上に生成する第２
   ラッチ手段（１０６）と、前記第２ラッチ手段の第２出
   力ライン上の信号および第１フェーズ・クロック信号お
   よび内部クロック信号に応答して、第２フェーズ・クロ
   ック信号が第１レベルにあるときに同期化信号が生じる
   と、ゲート・パルスおよび有効性検査信号を生成する第
   ２出力手段（１０８，７２，７８，７６）とを有する第
   ２ステージと、 一つのラッチ手段だけが同一の同期化パルスに応答する
   ように、前記第１ラッチ手段および前記第２ラッチ手段
   を相互接続する禁止手段（９２，１０７，１０２，９
   ７）とを備えたことを特徴とする同期化装置。
4. 【請求項４】 請求項３に記載の同期化装置において、 前記第１出力手段は、第１ラッチ手段の第１出力端に接
   続されたデータ入力端と、第２フェーズ・クロック信号
   が供給されるクロック入力端（２６）とを有する第３ラ
   ッチ手段（９８）を備え、該第３ラッチ手段は、第２フ
   ェーズ・クロック信号のパルスの前縁が現れたとき、第
   １レベル（ＵＰ）の信号を第３出力端（６４）上に供給
   し、 前記第２出力手段は、第２ラッチ手段の第２出力端に接
   続されたデータ入力端、および第１フェーズ・クロック
   信号が供給されるクロック入力端（２４）を有する第４
   ラッチ手段（１０８）を備え、該第４ラッチ手段は、第
   １フェーズ・クロック信号のパルスの前縁が現れたと
   き、第１レベル（ＵＰ）の信号を第４出力端（６６）上
   に供給することを特徴とする同期化装置。
5. 【請求項５】 請求項４に記載の同期化装置において、
   前記第１出力手段および前記第２出力手段は、 第３および第４出力端（６４，６６）に接続された入力
   端を有するＯＲ回路手段と、 ＯＲ回路手段の出力端に接続されたデータ入力端（７
   ４）と、内部クロック信号が供給されるクロック入力端
   （１６）とを有する第５ラッチ手段であって、有効性検
   査信号をその出力ライン（３２）上に出力する第５ラッ
   チ手段と、 ＯＲ回路手段の出力端に接続された入力端を有し、ゲー
   ト・パルスをその出力ライン（３０）上に供給するＡＮ
   Ｄ回路手段とを備えることを特徴とする同期化装置。
6. 【請求項６】 請求項４または５に記載の同期化装置に
   おいて、 前記第１ラッチ手段は、同期化パルスを受信し、第１フ
   ェーズ・クロック信号が第１レベルにあるときに同期化
   パルスが現れると、該パルスをゲートして前記第１ラッ
   チ手段のデータ入力端に出力する同期化パルス入力手段
   （９０，９４，９２）を備え、 該入力手段は第１ラッチ手段の第１出力端上の信号およ
   び第３ラッチ手段の第３出力端上の反転出力信号に応答
   して、ストローブ・パルスが消滅した場合であっても、
   第２フェーズ・クロック信号が第１レベルにセットされ
   るまで第１ラッチ手段のデータ入力端を第１レベルに維
   持することを特徴とする同期化装置。
7. 【請求項７】 請求項４ないし６のいずれかに記載の同
   期化装置において、前記第２ラッチ手段は、同期化パル
   スを受信し、前記第２フェーズ・クロック信号が第１レ
   ベルにあるときに該同期パルスが生じると、該パルスを
   ゲートして第２ラッチ手段のデータ入力端に出力する同
   期化パルス入力手段（１００，１０４，１０２）を備
   え、 該入力手段はまた、第２ラッチ手段の第２出力端上の信
   号および第４ラッチ手段の第４出力端上の反転出力信号
   に応答して、ストローブ・パルスが消滅した場合であっ
   ても、第１フェーズ・クロック信号が第１レベルにセッ
   トされるまで第２ラッチ手段のデータ入力端を第１レベ
   ルに維持することを特徴とする同期化装置。