JPH061457B2 - マルチバスコンピュータシステムにおいてバスを相互接続する方法及び装置 - Google Patents
マルチバスコンピュータシステムにおいてバスを相互接続する方法及び装置Info
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- JPH061457B2 JPH061457B2 JP63507914A JP50791488A JPH061457B2 JP H061457 B2 JPH061457 B2 JP H061457B2 JP 63507914 A JP63507914 A JP 63507914A JP 50791488 A JP50791488 A JP 50791488A JP H061457 B2 JPH061457 B2 JP H061457B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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Description
【発明の詳細な説明】 背景技術 本発明は、データ処理システムに係り、より詳細には、
多数のバスを用いたデータ処理システムに係る。
多数のバスを用いたデータ処理システムに係る。
コンピュータ及びデータ処理システムにおいては、シス
テムの種々の要素を相互接続するのにバスが一般に使用
される。例えば、中央処理ユニットは、典型的に、各要
素の動作に関連した信号を搬送することのできるバスを
介して、メモリ要素や、入力/出力(I/O)装置等に
接続される。上記信号は、例えば、データ信号や、クロ
ック信号や、他の制御信号を含む。バスは、コンピュー
タシステムによって所望の動作を実行できるようにする
ためには、バスに接続された全ての要素にこのような信
号を搬送できねばならない。
テムの種々の要素を相互接続するのにバスが一般に使用
される。例えば、中央処理ユニットは、典型的に、各要
素の動作に関連した信号を搬送することのできるバスを
介して、メモリ要素や、入力/出力(I/O)装置等に
接続される。上記信号は、例えば、データ信号や、クロ
ック信号や、他の制御信号を含む。バスは、コンピュー
タシステムによって所望の動作を実行できるようにする
ためには、バスに接続された全ての要素にこのような信
号を搬送できねばならない。
コンピュータシステムが次第に高いレベルの性能を実現
できるようになるにつれて、コンピュータシステムに2
つ以上のバスを設けることがしばしば所望される。例え
ば、プロセッサと高速メモリ要素とを相互接続する高速
主システムバスを設けると共に、ディスクドライブやテ
ープドライブのようなI/O装置をI/Oコントローラ
に相互接続する個別のバスを設けることが所望される。
できるようになるにつれて、コンピュータシステムに2
つ以上のバスを設けることがしばしば所望される。例え
ば、プロセッサと高速メモリ要素とを相互接続する高速
主システムバスを設けると共に、ディスクドライブやテ
ープドライブのようなI/O装置をI/Oコントローラ
に相互接続する個別のバスを設けることが所望される。
マルチバスコンピュータシステムにおいて個別のバスを
相互接続しなければならないことは、システムを甚だ複
雑なものにする。バスを相互接続する1つの方法は、バ
スの1つに各々接続された第1及び第2のアダプタモジ
ュールと、これら2つのアダプタモジュールを接続する
相互接続バスとで構成されたバス相互接続アダプタを設
けることである。1つのバスから他のバスへデータを転
送すべきときには、一般にプロトコルと称される所定の
1組のルールに基づいて1つのバスにおいてトランザク
ションが開始される。トランザクションが開始されたバ
スに接続されたアダプタモジュールは、典型的に、相互
接続バスに「要求」信号を発生することによって相互接
続バスの制御権を得る。他方のアダプタモジュールは、
もし相互接続バスの制御権をまだ得ていなければ、「許
可」信号でそれに応答する。トランザクションが開始さ
れたアダプタモジュールは、相互接続バスの制御権を得
て、データ転送トランザクションを構成する信号を発生
し始める。この「要求/許可」の解決策は多くの用途で
受け入れられるが、バス間でデータを転送できる速度に
制約を招く結果となる。
相互接続しなければならないことは、システムを甚だ複
雑なものにする。バスを相互接続する1つの方法は、バ
スの1つに各々接続された第1及び第2のアダプタモジ
ュールと、これら2つのアダプタモジュールを接続する
相互接続バスとで構成されたバス相互接続アダプタを設
けることである。1つのバスから他のバスへデータを転
送すべきときには、一般にプロトコルと称される所定の
1組のルールに基づいて1つのバスにおいてトランザク
ションが開始される。トランザクションが開始されたバ
スに接続されたアダプタモジュールは、典型的に、相互
接続バスに「要求」信号を発生することによって相互接
続バスの制御権を得る。他方のアダプタモジュールは、
もし相互接続バスの制御権をまだ得ていなければ、「許
可」信号でそれに応答する。トランザクションが開始さ
れたアダプタモジュールは、相互接続バスの制御権を得
て、データ転送トランザクションを構成する信号を発生
し始める。この「要求/許可」の解決策は多くの用途で
受け入れられるが、バス間でデータを転送できる速度に
制約を招く結果となる。
あるマルチバスコンピュータシステムにおいては、バス
が互いに異なるサイクルタイムで動作する。これは、バ
ス間のデータ転送の問題を更に複雑なものにする。この
ような複雑さを招く理由は、バスにおける主たる事象
が、バスのサイクルタイムを制御するクロック信号、例
えば、主クロック信号又はこの主クロック信号から導出
された多相クロック信号の状態変化と同期して生じるか
らである。サイクルタイムの異なるバス間でデータを転
送すべき場合には、バスの一方に接続された回路によっ
て発生される制御信号がその他方のバスに接続された回
路によって確認されそしてそれによって作用を受けるよ
うに確保しなければならない。
が互いに異なるサイクルタイムで動作する。これは、バ
ス間のデータ転送の問題を更に複雑なものにする。この
ような複雑さを招く理由は、バスにおける主たる事象
が、バスのサイクルタイムを制御するクロック信号、例
えば、主クロック信号又はこの主クロック信号から導出
された多相クロック信号の状態変化と同期して生じるか
らである。サイクルタイムの異なるバス間でデータを転
送すべき場合には、バスの一方に接続された回路によっ
て発生される制御信号がその他方のバスに接続された回
路によって確認されそしてそれによって作用を受けるよ
うに確保しなければならない。
サイクルタイムの異なる2つのバス間で同期をとってト
ランザクションを実行する場合に、低速のバスから高速
のバスへ信号を送信することは比較的簡単である。即
ち、低速バスのサイクルタイムに基づいて動作する制御
信号は、高速バスの少なくとも1つの全サイクル中その
アサートされた状態に保たれ、従って、信号がそのアサ
ートされた状態で高速バスによって捕らえられそして確
認されるよう確保される。
ランザクションを実行する場合に、低速のバスから高速
のバスへ信号を送信することは比較的簡単である。即
ち、低速バスのサイクルタイムに基づいて動作する制御
信号は、高速バスの少なくとも1つの全サイクル中その
アサートされた状態に保たれ、従って、信号がそのアサ
ートされた状態で高速バスによって捕らえられそして確
認されるよう確保される。
然し乍ら、高速バスから低速バスへ信号を送信すること
はもっと困難である。というのは、高速バスに1つのバ
スサイクル中だけアサートされた信号は、低速バスのク
ロックが1つの状態から別の状態へ移行する前にそのデ
アサート状態に戻ってしまうからである。入ってくる制
御信号は、低速バスのクロック信号に状態変化が生じた
際にのみ同期がとられ、即ち確認されるので、高速バス
により発生された一定巾の制御信号が低速バスによって
確認されないことが考えられる。
はもっと困難である。というのは、高速バスに1つのバ
スサイクル中だけアサートされた信号は、低速バスのク
ロックが1つの状態から別の状態へ移行する前にそのデ
アサート状態に戻ってしまうからである。入ってくる制
御信号は、低速バスのクロック信号に状態変化が生じた
際にのみ同期がとられ、即ち確認されるので、高速バス
により発生された一定巾の制御信号が低速バスによって
確認されないことが考えられる。
このような問題に向けられた種々の技術が知られてい
る。例えば、高速バスによって発生された制御信号は、
その低速バスに送られる前に多段カウンタ回路に通され
て、多数の高速バスクロックサイクルの時間にわたって
その制御信号のアサート時間が「延長」され、この延長
された制御信号が低速バスのサイクルタイムよりも大き
なアサート時間をもつようにされる。この方法には、制
御信号を発生するための比較的複雑な論理を必要とする
という欠点があり、多数の制御信号を発生しなければな
らない場合には特に望ましくない特性となる。更に、制
御信号のアサート時間が低速バスのサイクルタイムより
も僅かに長いだけの場合には、低速バスに関連した回路
が、その制御信号がデアサート状態に戻るまでにこれを
検出する機会が1つしかないことになる。システムにノ
イズが存在する場合には、このノイズによって低速バス
が制御信号の1つの状態変化を確認し損なうことにな
り、システムの信頼性が低いものとなる。
る。例えば、高速バスによって発生された制御信号は、
その低速バスに送られる前に多段カウンタ回路に通され
て、多数の高速バスクロックサイクルの時間にわたって
その制御信号のアサート時間が「延長」され、この延長
された制御信号が低速バスのサイクルタイムよりも大き
なアサート時間をもつようにされる。この方法には、制
御信号を発生するための比較的複雑な論理を必要とする
という欠点があり、多数の制御信号を発生しなければな
らない場合には特に望ましくない特性となる。更に、制
御信号のアサート時間が低速バスのサイクルタイムより
も僅かに長いだけの場合には、低速バスに関連した回路
が、その制御信号がデアサート状態に戻るまでにこれを
検出する機会が1つしかないことになる。システムにノ
イズが存在する場合には、このノイズによって低速バス
が制御信号の1つの状態変化を確認し損なうことにな
り、システムの信頼性が低いものとなる。
高速バスから低速バスへ制御信号を送信するもう1つの
公知方法は、低速バス側の入ってくる制御信号を用いて
同期回路のクロック端子を制御し、エッジトリガ式の制
御信号受け入れ回路を形成することである。高速バスに
よって発生された制御信号で、高速バスのサイクルタイ
ムに等しい巾を有する制御信号は、もし全てが良好に達
すれば、低速バス側の制御信号として受け取られる。然
し乍ら、上記した「延長」方法の場合と同様に、低速バ
スの回路は、入ってくる制御信号がそのデアサート状態
に戻るまでにそれを検出する機会は1度しかなく、従っ
て、システムはノイズに影響され易いものとなる。更
に、鮮明なエッジをもつ入力制御信号がエッジトリガ式
の受け取り回路を正確に動作しなければならない。従っ
て、エッジトリガ式の回路を用いたシステムは、発生さ
れた信号の良好な電気的完全性を確保するように入念に
設計しなければならない。このような厳密な設計が要求
される場合には、システムのコスト増加となる。
公知方法は、低速バス側の入ってくる制御信号を用いて
同期回路のクロック端子を制御し、エッジトリガ式の制
御信号受け入れ回路を形成することである。高速バスに
よって発生された制御信号で、高速バスのサイクルタイ
ムに等しい巾を有する制御信号は、もし全てが良好に達
すれば、低速バス側の制御信号として受け取られる。然
し乍ら、上記した「延長」方法の場合と同様に、低速バ
スの回路は、入ってくる制御信号がそのデアサート状態
に戻るまでにそれを検出する機会は1度しかなく、従っ
て、システムはノイズに影響され易いものとなる。更
に、鮮明なエッジをもつ入力制御信号がエッジトリガ式
の受け取り回路を正確に動作しなければならない。従っ
て、エッジトリガ式の回路を用いたシステムは、発生さ
れた信号の良好な電気的完全性を確保するように入念に
設計しなければならない。このような厳密な設計が要求
される場合には、システムのコスト増加となる。
従って、マルチバスコンピュータシステムにおいて高速
バスから低速バスへ制御信号を送信する公知のシステム
の中で、完全に満足なものは皆無である。
バスから低速バスへ制御信号を送信する公知のシステム
の中で、完全に満足なものは皆無である。
発明の要旨 本発明の目的は、マルチバスコンピュータシステムにお
いてバスを接続するための方法及び装置で、バス間にデ
ータを転送するトランザクションに必要なクロック信号
の数を減少することのできる方法及び装置を提供するこ
とである。
いてバスを接続するための方法及び装置で、バス間にデ
ータを転送するトランザクションに必要なクロック信号
の数を減少することのできる方法及び装置を提供するこ
とである。
本発明の別の目的は、バスのサイクルタイムが異なるよ
うなマルチバスコンピュータシステムのバスを相互接続
するための方法及び装置を提供することである。
うなマルチバスコンピュータシステムのバスを相互接続
するための方法及び装置を提供することである。
本発明の更に別の目的は、いずれのバスからでもトラン
ザクションを開始できるようなマルチバスコンピュータ
システムのバスを相互接続するための方法及び装置を提
供することである。
ザクションを開始できるようなマルチバスコンピュータ
システムのバスを相互接続するための方法及び装置を提
供することである。
本発明の更に別の目的は、システムバスの1つが保留バ
スでありそして他方が非保留バスであるようなマルチバ
スコンピュータシステムのバスを相互接続するための方
法及び装置を提供することである。
スでありそして他方が非保留バスであるようなマルチバ
スコンピュータシステムのバスを相互接続するための方
法及び装置を提供することである。
本発明の更に別の目的及び効果は、その一部分は以下の
説明に記載されており、又、その一部分は以下の説明か
ら明らかであり、或いは本発明の実施によって学び取る
ことができよう。本発明の目的及び効果は、請求の範囲
に特に指摘した手段及びその組合せによって実現及び達
成することができよう。
説明に記載されており、又、その一部分は以下の説明か
ら明らかであり、或いは本発明の実施によって学び取る
ことができよう。本発明の目的及び効果は、請求の範囲
に特に指摘した手段及びその組合せによって実現及び達
成することができよう。
上記目的を達成するためにそして本発明の目的によれ
ば、ここに広く実施して説明するように、本発明は、コ
ンピュータシステムの第1バスと第2バスとの間に情報
経路を形成するバスアダプタを備え、上記第1及び第2
バスの各々は、第1及び第2のクロック信号によって各
々制御される繰り返しのバスサイクル中にデータを伝播
し、上記第1バスは、第2バスよりも速いサイクルタイ
ムを有している。上記アダプタは、相互接続バスと、第
1アダプタモジュールとを備えており、この第1アダプ
タモジュールは、上記相互接続バスに接続された第1の
相互接続インターフェイス回路と、第1のバスに接続さ
れる第1バスインターフェイス回路と、第2バスから第
1バスへ転送されるべきデータを記憶するためのバッフ
ァとを含んでいる。上記第1アダプタモジュールは、更
に、第1制御手段を備えていて、この制御手段は、バッ
ファがデータを受け入れられるときに上記相互接続バス
にBUFFER AVAILABLE(バッファ使用可能)信号をアサー
トし、上記相互接続バスに受け入れられたBUFFER LOADE
D(バッファロード済み)信号のみに応答して上記BUFFE
R AVAILABLE信号をデアサートし、そして上記BUFFER LO
ADED信号に応答して上記バッファから第1バスへデータ
を送信するように上記第1バスインターフェイス回路を
作動する。更に、アダプタは、第2アダプタモジュール
も備えており、これは、上記相互接続バスに接続された
第2の相互接続インターフェイス回路と、第2バスへ接
続される第2バスインターフェイス回路と、第2バスを
経て受け取った信号に応答して第1バスと第2バスとの
間で相互接続バスを経てデータを転送するトランザクシ
ョンを開始するための第2制御手段とを備えており、上
記トランザクションは、第2アダプタモジュールから第
1アダプタモジュールへ所定量のデータを転送すること
を必要とするものである。上記第2制御手段は、上記BU
FFER AVAILABLE信号がアサートされたときにのみ相互接
続バスを経て第2アダプタモジュールから第1アダプタ
モジュールへデータを送信する手段と、上記所定量のデ
ータが第1アダプタモジュールへ送信されたときにBUFF
ER LOADED信号を発生する手段とを備えている。
ば、ここに広く実施して説明するように、本発明は、コ
ンピュータシステムの第1バスと第2バスとの間に情報
経路を形成するバスアダプタを備え、上記第1及び第2
バスの各々は、第1及び第2のクロック信号によって各
々制御される繰り返しのバスサイクル中にデータを伝播
し、上記第1バスは、第2バスよりも速いサイクルタイ
ムを有している。上記アダプタは、相互接続バスと、第
1アダプタモジュールとを備えており、この第1アダプ
タモジュールは、上記相互接続バスに接続された第1の
相互接続インターフェイス回路と、第1のバスに接続さ
れる第1バスインターフェイス回路と、第2バスから第
1バスへ転送されるべきデータを記憶するためのバッフ
ァとを含んでいる。上記第1アダプタモジュールは、更
に、第1制御手段を備えていて、この制御手段は、バッ
ファがデータを受け入れられるときに上記相互接続バス
にBUFFER AVAILABLE(バッファ使用可能)信号をアサー
トし、上記相互接続バスに受け入れられたBUFFER LOADE
D(バッファロード済み)信号のみに応答して上記BUFFE
R AVAILABLE信号をデアサートし、そして上記BUFFER LO
ADED信号に応答して上記バッファから第1バスへデータ
を送信するように上記第1バスインターフェイス回路を
作動する。更に、アダプタは、第2アダプタモジュール
も備えており、これは、上記相互接続バスに接続された
第2の相互接続インターフェイス回路と、第2バスへ接
続される第2バスインターフェイス回路と、第2バスを
経て受け取った信号に応答して第1バスと第2バスとの
間で相互接続バスを経てデータを転送するトランザクシ
ョンを開始するための第2制御手段とを備えており、上
記トランザクションは、第2アダプタモジュールから第
1アダプタモジュールへ所定量のデータを転送すること
を必要とするものである。上記第2制御手段は、上記BU
FFER AVAILABLE信号がアサートされたときにのみ相互接
続バスを経て第2アダプタモジュールから第1アダプタ
モジュールへデータを送信する手段と、上記所定量のデ
ータが第1アダプタモジュールへ送信されたときにBUFF
ER LOADED信号を発生する手段とを備えている。
以下、本発明の好ましい実施例を示した添付図面を参照
し、本発明の原理を詳細に説明する。
し、本発明の原理を詳細に説明する。
図面の簡単な説明 第1図は、複数のバスを含む本発明によるデータ処理シ
ステムのブロック図、 第2図は、第1図に示された本発明によるバスアダプタ
のブロック図、 第3A図及び第3B図は、第2図のバスアダプタにおけ
るクロック信号を示すタイミング図、 第4図は、相互接続バスによって搬送される信号を示し
た第2図のバスアダプタのブロック図、 第5図は、第2図のバスアダプタにおける状態及び制御
信号の発生を示す回路図、 第6図は、第7図及び第8図の受信及び送信レジスタフ
ァイルと第4図に示された相互接続バス信号との関係を
示す図、 第7図は、第2図に示された受信レジスタファイルのフ
ォーマットを示す詳細図、 第8図は、第2図の送信レジスタファイルのフォーマッ
トを示す詳細図、 第9図は、第1図に示されたI/Oバスから開始された
書き込みトランザクション中に第2図の制御及びシーケ
ンサ論理回路によって発生される信号を示す代表的なタ
イミング図、 第10図は、第1図に示されたI/Oバスから開始され
た読み取りトランザクション中に第2図の制御及びシー
ケンサ論理回路によって発生される信号を示す代表的な
タイミング図、 第11図は、第1図に示されたシステムバスにより開始
された書き込みトランザクション中に第2図の制御及び
シーケンサ論理回路によって発生される信号を示す代表
的なタイミング図、 第12図は、第1図に示されたシステムバスにより開始
された読み取りトランザクション中に第2図の制御及び
シーケンサ論理回路によって発生される信号を示す代表
的なタイミング図、 第13図は、第2図のI/Oバスアダプタモジュールの
回路の一部分を示す部分回路部分ブロック図、そして 第14図は、第2図に示されたシステムバスアダプタモ
ジュールのゲートアレイに存在する回路の一部分を示す
回路図である。
ステムのブロック図、 第2図は、第1図に示された本発明によるバスアダプタ
のブロック図、 第3A図及び第3B図は、第2図のバスアダプタにおけ
るクロック信号を示すタイミング図、 第4図は、相互接続バスによって搬送される信号を示し
た第2図のバスアダプタのブロック図、 第5図は、第2図のバスアダプタにおける状態及び制御
信号の発生を示す回路図、 第6図は、第7図及び第8図の受信及び送信レジスタフ
ァイルと第4図に示された相互接続バス信号との関係を
示す図、 第7図は、第2図に示された受信レジスタファイルのフ
ォーマットを示す詳細図、 第8図は、第2図の送信レジスタファイルのフォーマッ
トを示す詳細図、 第9図は、第1図に示されたI/Oバスから開始された
書き込みトランザクション中に第2図の制御及びシーケ
ンサ論理回路によって発生される信号を示す代表的なタ
イミング図、 第10図は、第1図に示されたI/Oバスから開始され
た読み取りトランザクション中に第2図の制御及びシー
ケンサ論理回路によって発生される信号を示す代表的な
タイミング図、 第11図は、第1図に示されたシステムバスにより開始
された書き込みトランザクション中に第2図の制御及び
シーケンサ論理回路によって発生される信号を示す代表
的なタイミング図、 第12図は、第1図に示されたシステムバスにより開始
された読み取りトランザクション中に第2図の制御及び
シーケンサ論理回路によって発生される信号を示す代表
的なタイミング図、 第13図は、第2図のI/Oバスアダプタモジュールの
回路の一部分を示す部分回路部分ブロック図、そして 第14図は、第2図に示されたシステムバスアダプタモ
ジュールのゲートアレイに存在する回路の一部分を示す
回路図である。
好ましい実施例の詳細な説明 本発明の現在好ましいと考えられる実施例が示された添
付図面を参照して以下に詳細に説明する。これらの添付
図面全体にわたり、同様の要素が同じ参照番号で示され
ている。
付図面を参照して以下に詳細に説明する。これらの添付
図面全体にわたり、同様の要素が同じ参照番号で示され
ている。
第1図は、本発明によるデータ処理システム20の一例
を示している。このシステム20は、多数のプロセッサ
とメモリサブシステムとI/Oシステムとの間で通信を
行なえるようにする同期バスであるシステムバス25を
備えている。システムバス25を経ての通信は、周期的
なバスサイクルを用いて同期的に行なわれる。
を示している。このシステム20は、多数のプロセッサ
とメモリサブシステムとI/Oシステムとの間で通信を
行なえるようにする同期バスであるシステムバス25を
備えている。システムバス25を経ての通信は、周期的
なバスサイクルを用いて同期的に行なわれる。
第1図において、システムバス25は、2つのプロセッ
サ31及び35と、メモリ39と、1つのI/Oインタ
ーフェイス41と、1つのI/Oユニット51とに接続
される。I/Oユニット53は、バスアダプタを構成す
るI/Oバス45及びI/Oインターフェイス41によ
ってシステムバス25に接続される。第1図のI/Oバ
ス45には1つのI/Oユニット53しか接続されてい
ないが、I/Oコントローラや、メモリモジュールや、
プロセッサのような複数の装置をI/Oバス45に接続
することができる。
サ31及び35と、メモリ39と、1つのI/Oインタ
ーフェイス41と、1つのI/Oユニット51とに接続
される。I/Oユニット53は、バスアダプタを構成す
るI/Oバス45及びI/Oインターフェイス41によ
ってシステムバス25に接続される。第1図のI/Oバ
ス45には1つのI/Oユニット53しか接続されてい
ないが、I/Oコントローラや、メモリモジュールや、
プロセッサのような複数の装置をI/Oバス45に接続
することができる。
システムバス25及びI/Oバス45は、システムバス
クロック信号及びI/Oバスクロック信号によって各々
制御される繰り返しバスサイクル中にデータを伝播す
る。好ましい実施例においては、システムバス25はサ
イクルタイムが64nsの64ビット保留バスであり、
そしてI/Oバス45はサイクルタイムが200nsの
32ビット非保留バスである。システムバス25におい
てトランザクションを開始するためのプロトコルは、本
発明の譲受人に譲渡されたリチャードBギレット二世及
びダグラスDウィリアムズによる1987年5月1日出
願の「マルチプロセッサコンピュータシステムにおける
プロセッサによるシステムリソースへの充分なアクセス
を確保する方法及び装置(METHOD AND APPARATUS FOR AS
SURING ADEQUATE ACCESS TO SYSTEM RESOURCES BY PROC
ESSORS IN A MULTIPROCESSOR COMPUTER SYSTEM)」と題
する米国特許出願第07/044,952号に完全に説
明されている。I/Oバス45において開始されるトラ
ンザクションのプロトコルは、本発明の譲受人に譲渡さ
れたフランクCボンバ氏等の1987年4月28日付け
の米国特許第4,661,905号に開示されている。
上記特許出願及び特許の開示を参考として個々に取り上
げる。
クロック信号及びI/Oバスクロック信号によって各々
制御される繰り返しバスサイクル中にデータを伝播す
る。好ましい実施例においては、システムバス25はサ
イクルタイムが64nsの64ビット保留バスであり、
そしてI/Oバス45はサイクルタイムが200nsの
32ビット非保留バスである。システムバス25におい
てトランザクションを開始するためのプロトコルは、本
発明の譲受人に譲渡されたリチャードBギレット二世及
びダグラスDウィリアムズによる1987年5月1日出
願の「マルチプロセッサコンピュータシステムにおける
プロセッサによるシステムリソースへの充分なアクセス
を確保する方法及び装置(METHOD AND APPARATUS FOR AS
SURING ADEQUATE ACCESS TO SYSTEM RESOURCES BY PROC
ESSORS IN A MULTIPROCESSOR COMPUTER SYSTEM)」と題
する米国特許出願第07/044,952号に完全に説
明されている。I/Oバス45において開始されるトラ
ンザクションのプロトコルは、本発明の譲受人に譲渡さ
れたフランクCボンバ氏等の1987年4月28日付け
の米国特許第4,661,905号に開示されている。
上記特許出願及び特許の開示を参考として個々に取り上
げる。
データ処理システム20の好ましい実施例では、中央ア
ービタ28もシステムバス25に接続されている。この
アービタ28は、幾つかのタイミング及びバス仲裁信号
をシステムバス25上の他の装置へ直接供給すると共
に、これら装置と幾つかの信号を共有する。
ービタ28もシステムバス25に接続されている。この
アービタ28は、幾つかのタイミング及びバス仲裁信号
をシステムバス25上の他の装置へ直接供給すると共
に、これら装置と幾つかの信号を共有する。
第1図に示された実施例は、現在好ましいと考えられる
ものであり、必ずしも本発明をこれに限定するものと解
釈すべきではない。例えば、I/Oインターフェイスユ
ニット41は、装置コントローラを構成し、I/Oバス
45は、装置コントローラを磁気ディスクドライブユニ
ットのようなI/O装置に接続するバスを構成する。
ものであり、必ずしも本発明をこれに限定するものと解
釈すべきではない。例えば、I/Oインターフェイスユ
ニット41は、装置コントローラを構成し、I/Oバス
45は、装置コントローラを磁気ディスクドライブユニ
ットのようなI/O装置に接続するバスを構成する。
本発明の説明に用いる用語として、プロセッサ31及び
35、メモリ39、バスアダプタ41、I/O装置51
及び53は、全て「ノード」と称する。「ノード」と
は、バスに接続されるハードウェア装置として定められ
る。
35、メモリ39、バスアダプタ41、I/O装置51
及び53は、全て「ノード」と称する。「ノード」と
は、バスに接続されるハードウェア装置として定められ
る。
本発明を説明するのに用いる用語によれば、「信号」又
は「ライン」は、物理的なワイヤの名称を指すものとし
て交換可能に用いられる。「データ」又は「レベル」と
いう用語は、信号又はラインがとり得る値を指すのに用
いられる。
は「ライン」は、物理的なワイヤの名称を指すものとし
て交換可能に用いられる。「データ」又は「レベル」と
いう用語は、信号又はラインがとり得る値を指すのに用
いられる。
ノードは、システムバス25を介して他のノードとの転
送を実行する。「転送」は、共通の送信器及び共通のア
ービタを共有する1つ以上の連続的なサイクルである。
例えば、あるノードによって開始されてシステムバス2
5上の別のノードから情報を読み取るための読み取り動
作は、第1ノードから第2ノードへコマンドを転送し、
その後、ある程度の時間がたってから、第2ノードから
第1ノードへ1つ以上の返送データ転送を行なうことを
必要とする。
送を実行する。「転送」は、共通の送信器及び共通のア
ービタを共有する1つ以上の連続的なサイクルである。
例えば、あるノードによって開始されてシステムバス2
5上の別のノードから情報を読み取るための読み取り動
作は、第1ノードから第2ノードへコマンドを転送し、
その後、ある程度の時間がたってから、第2ノードから
第1ノードへ1つ以上の返送データ転送を行なうことを
必要とする。
「トランザクション」とは、バスにおいて実行される完
全な論理タスクであると定義され、2つ以上の転送を含
むことができる。例えば、コマンド転送の後に1つ以上
の返送データ転送を行なうことにより成る読み取り動作
は、1つのトランザクションである。又、トランザクシ
ョンは、1つのバス上のノードから別のバス上のノード
へ開始されてもよい。
全な論理タスクであると定義され、2つ以上の転送を含
むことができる。例えば、コマンド転送の後に1つ以上
の返送データ転送を行なうことにより成る読み取り動作
は、1つのトランザクションである。又、トランザクシ
ョンは、1つのバス上のノードから別のバス上のノード
へ開始されてもよい。
システムバス25の好ましい実施例においては、許され
るトランザクションが種々のデータ長さの転送をサポー
トし、これは、読み取り(READ)、書き込み(WRITE)(マ
スクされた)、インターロック読み取り、アンロック書
き込み及び割り込み動作を含む。インターロック読み取
りと、通常の即ち非インターロックの読み取りとの相違
は、特定位置へのインターロック読み取りの場合に、そ
の位置に記憶された情報が検索され、そして次のインタ
ーロック読み取りコマンドによるアクセスがその記憶さ
れた情報へ制限されるということである。アクセスの制
限は、ロック機構をセットすることによって行なわれ
る。その後のアンロック書き込みコマンドは、情報をそ
の特定の位置に記憶し、そしてその位置におけるロック
機構をリセットすることにより他のノードがその記憶さ
れた情報を再びアクセスできるようにする。従って、イ
ンターロック読み取り/アンロック書き込み動作は、あ
る形式の読み取り−変更−書き込み命令である。
るトランザクションが種々のデータ長さの転送をサポー
トし、これは、読み取り(READ)、書き込み(WRITE)(マ
スクされた)、インターロック読み取り、アンロック書
き込み及び割り込み動作を含む。インターロック読み取
りと、通常の即ち非インターロックの読み取りとの相違
は、特定位置へのインターロック読み取りの場合に、そ
の位置に記憶された情報が検索され、そして次のインタ
ーロック読み取りコマンドによるアクセスがその記憶さ
れた情報へ制限されるということである。アクセスの制
限は、ロック機構をセットすることによって行なわれ
る。その後のアンロック書き込みコマンドは、情報をそ
の特定の位置に記憶し、そしてその位置におけるロック
機構をリセットすることにより他のノードがその記憶さ
れた情報を再びアクセスできるようにする。従って、イ
ンターロック読み取り/アンロック書き込み動作は、あ
る形式の読み取り−変更−書き込み命令である。
システムバス25は、「保留」バスであるから、応答を
待機して浪費されてしまうバスサイクルを他のノードが
使用できるようにすることにより、バスリソースの効率
的な使用を促す。保留バスにおいては、あるノードがト
ランザクションを開始した後に、他のノードがそのトラ
ンザクションが完了する前にバスへアクセスすることが
できる。従って、そのトランザクションを開始したノー
ドは、全トランザクション時間中バスを拘束するのでは
ない。これに対して、非保留のI/Oバス45において
は、全トランザクション中バスが拘束される。例えば、
システムバス25においては、あるノードが読み取りト
ランザクションを開始してコマンド転送を行なった後
に、そのコマンド転送が向けられるノードがその要求さ
れたデータを直ちに返送できないかもしれない。このと
き、読み取りトランザクションのコマンド転送と返送デ
ータ転送との間でバス25のサイクルを使用することが
できる。システムバス25は、他のノードがこれらのサ
イクルを使用できるようにする。
待機して浪費されてしまうバスサイクルを他のノードが
使用できるようにすることにより、バスリソースの効率
的な使用を促す。保留バスにおいては、あるノードがト
ランザクションを開始した後に、他のノードがそのトラ
ンザクションが完了する前にバスへアクセスすることが
できる。従って、そのトランザクションを開始したノー
ドは、全トランザクション時間中バスを拘束するのでは
ない。これに対して、非保留のI/Oバス45において
は、全トランザクション中バスが拘束される。例えば、
システムバス25においては、あるノードが読み取りト
ランザクションを開始してコマンド転送を行なった後
に、そのコマンド転送が向けられるノードがその要求さ
れたデータを直ちに返送できないかもしれない。このと
き、読み取りトランザクションのコマンド転送と返送デ
ータ転送との間でバス25のサイクルを使用することが
できる。システムバス25は、他のノードがこれらのサ
イクルを使用できるようにする。
システムバス25を用いる際には、各々のノードが情報
の転送を実行するために異なった役割を果たすことがで
きる。これらの役割の1つは、現在進行中のトランザク
ションを開始したノードとして定められる「コマンダ」
である。例えば、書き込み又は読み取り動作において
は、コマンダは、書き込み又は読み取り動作を要求した
ノードであり、即ち必ずしもデータを送信又は受信する
ノードではない。システムバス25の好ましいプロトコ
ルにおいては、トランザクションの幾つかのサイクル中
にたとえ別のノードがシステムバス25の所有権を得た
としても、そのノードがトランザクション全体にわたっ
てコマンダとして保持される。例えば、1つのノードは
読み取りトランザクションのコマンド転送に応答してデ
ータの転送中にシステムバス25の制御権を得るが、そ
の1つのノードはバスのコマンダにはならない。そうで
なくては、このノードは「レスポンダ」と称される。
の転送を実行するために異なった役割を果たすことがで
きる。これらの役割の1つは、現在進行中のトランザク
ションを開始したノードとして定められる「コマンダ」
である。例えば、書き込み又は読み取り動作において
は、コマンダは、書き込み又は読み取り動作を要求した
ノードであり、即ち必ずしもデータを送信又は受信する
ノードではない。システムバス25の好ましいプロトコ
ルにおいては、トランザクションの幾つかのサイクル中
にたとえ別のノードがシステムバス25の所有権を得た
としても、そのノードがトランザクション全体にわたっ
てコマンダとして保持される。例えば、1つのノードは
読み取りトランザクションのコマンド転送に応答してデ
ータの転送中にシステムバス25の制御権を得るが、そ
の1つのノードはバスのコマンダにはならない。そうで
なくては、このノードは「レスポンダ」と称される。
レスポンダは、コマンダに応答する。例えばノードAか
らノードBにデータを書き込むためにコマンダが書き込
み動作を開始した場合には、ノードBがレスポンダとな
る。更に、データ処理システム20においては、ノード
はコマンダであると同時にレスポンダでもある。
らノードBにデータを書き込むためにコマンダが書き込
み動作を開始した場合には、ノードBがレスポンダとな
る。更に、データ処理システム20においては、ノード
はコマンダであると同時にレスポンダでもある。
送信器及び受信器は、個々の転送においてノードがとる
べき役割を果たす。「送信器」は、転送中にシステムバ
ス25に出される情報のソースであるノードとして定め
られる。「受信器」は、転送中にシステムバス25に出
された情報を受け取るノードとして定められる。例え
ば、読み取りトランザクション中には、コマンダが最初
にコマンド転送中に送信器となり、次いで、戻りデータ
転送中に受信器となる。
べき役割を果たす。「送信器」は、転送中にシステムバ
ス25に出される情報のソースであるノードとして定め
られる。「受信器」は、転送中にシステムバス25に出
された情報を受け取るノードとして定められる。例え
ば、読み取りトランザクション中には、コマンダが最初
にコマンド転送中に送信器となり、次いで、戻りデータ
転送中に受信器となる。
システムバス25に接続されたノードがシステムバス2
5上の送信器になろうとしているときには、そのノード
が、中央アービタ28とその特定のノードとの間に接続
された2本の要求ラインCMD REQ(コマンド要
求)及びRES REQ(レスポンダ要求)の一方をア
サートする。コマンダの要求ライン及びレスポンダの要
求ラインは、仲裁信号であると考えられる。第1図に示
されたように、仲裁信号は、中央アービタ28から各ノ
ードへ送られるポイント/ポイントの条件許可信号と、
多数のバスサイクル転送を実施するためのシステムバス
延長信号と、例えば、メモリのようなノードがシステム
バス25のトラフィックを保持することが瞬間的にでき
ないときに新たなバストランザクションの開始を制御す
るためのシステムバス抑制信号とを含んでいる。
5上の送信器になろうとしているときには、そのノード
が、中央アービタ28とその特定のノードとの間に接続
された2本の要求ラインCMD REQ(コマンド要
求)及びRES REQ(レスポンダ要求)の一方をア
サートする。コマンダの要求ライン及びレスポンダの要
求ラインは、仲裁信号であると考えられる。第1図に示
されたように、仲裁信号は、中央アービタ28から各ノ
ードへ送られるポイント/ポイントの条件許可信号と、
多数のバスサイクル転送を実施するためのシステムバス
延長信号と、例えば、メモリのようなノードがシステム
バス25のトラフィックを保持することが瞬間的にでき
ないときに新たなバストランザクションの開始を制御す
るためのシステムバス抑制信号とを含んでいる。
システムバス25を構成することのできる他の形式の信
号は、情報転送信号と、応答信号と、制御信号と、コン
ソール/フロントパネル信号と、若干のその他の信号と
を含んでいる。情報転送信号は、データ信号と、現在サ
イクル中にシステムバスにおいて実行されるファンクシ
ョンを表わすファンクション信号と、コマンダを識別す
る識別子信号と、パリティ信号とを備えている。応答信
号は、一般に、データ転送の状態を送信器に知らせるた
めの受信器からのアクノーリッジ即ち確認信号を含んで
いる。
号は、情報転送信号と、応答信号と、制御信号と、コン
ソール/フロントパネル信号と、若干のその他の信号と
を含んでいる。情報転送信号は、データ信号と、現在サ
イクル中にシステムバスにおいて実行されるファンクシ
ョンを表わすファンクション信号と、コマンダを識別す
る識別子信号と、パリティ信号とを備えている。応答信
号は、一般に、データ転送の状態を送信器に知らせるた
めの受信器からのアクノーリッジ即ち確認信号を含んで
いる。
システムバス25の制御信号は、クロック信号と、低ラ
イン電圧即ち低DC電圧を識別するような警報信号と、
初期化中に用いられるリセット信号と、ノード欠陥信号
と、アイドルバスサイクル中に使用される欠陥信号と、
エラー信号とを含んでいる。コンソール/フロントパネ
ル信号は、直列データをシステムコンソールに送信した
りそこから受信したりするための信号と、始動中にブー
トプロセッサの特性を制御するためのブート信号と、シ
ステムバス25上のプロセッサの消去可能なPROMを
変更できるようにする信号と、フロントパネルの運転ラ
イト(RUN LIGHT)を制御するための信号と、あるノード
のクロック論理にバッテリ電力を供給するための信号と
を含む。その他の信号は、スペア信号に加えて、各ノー
ドがその識別コードを定めることができるようにする識
別信号を含む。
イン電圧即ち低DC電圧を識別するような警報信号と、
初期化中に用いられるリセット信号と、ノード欠陥信号
と、アイドルバスサイクル中に使用される欠陥信号と、
エラー信号とを含んでいる。コンソール/フロントパネ
ル信号は、直列データをシステムコンソールに送信した
りそこから受信したりするための信号と、始動中にブー
トプロセッサの特性を制御するためのブート信号と、シ
ステムバス25上のプロセッサの消去可能なPROMを
変更できるようにする信号と、フロントパネルの運転ラ
イト(RUN LIGHT)を制御するための信号と、あるノード
のクロック論理にバッテリ電力を供給するための信号と
を含む。その他の信号は、スペア信号に加えて、各ノー
ドがその識別コードを定めることができるようにする識
別信号を含む。
第2図は、バシアダプタ41を詳細に示している。バス
アダプタ41は、各バス上のノードとして機能すること
により、システムバス25とI/Oバス45との間の情
報経路を形成する。バスアダプタ41のトランザクショ
ンは、システムバス25又はI/Oバス45のいずれか
によって開始することができる。システムバスで開始さ
れるトランザクションは、以下、CPUトランザクショ
ンと称し、そしてI/Oバスで開始されるトランザクシ
ョンは、DMAトランザクションと称する。
アダプタ41は、各バス上のノードとして機能すること
により、システムバス25とI/Oバス45との間の情
報経路を形成する。バスアダプタ41のトランザクショ
ンは、システムバス25又はI/Oバス45のいずれか
によって開始することができる。システムバスで開始さ
れるトランザクションは、以下、CPUトランザクショ
ンと称し、そしてI/Oバスで開始されるトランザクシ
ョンは、DMAトランザクションと称する。
バスアダプタ41は、以下IBUS64と称する相互接
続バス64によって相互接続された第1アダプタモジュ
ール60及び第2アダプラモジュール62を備えてい
る。IBUS64は、4本のコマンドラインI(3:
0)と、32本のデータラインD(31:0)と、パリ
ティラインP(0)と、4本のアドレスラインFADD
R(3:0)と、以下で詳細に述べる複数の制御ライン
とを備えている。上記表示法では、括弧内の数字が頭文
字により指示されたバスフィールドの高及び低の終了ビ
ット数を各々表わしている。例えば、D(31:0)
は、下位ビット数0から上位ビット31まで延びる32
ビットのデータフィールドを表わしている。
続バス64によって相互接続された第1アダプタモジュ
ール60及び第2アダプラモジュール62を備えてい
る。IBUS64は、4本のコマンドラインI(3:
0)と、32本のデータラインD(31:0)と、パリ
ティラインP(0)と、4本のアドレスラインFADD
R(3:0)と、以下で詳細に述べる複数の制御ライン
とを備えている。上記表示法では、括弧内の数字が頭文
字により指示されたバスフィールドの高及び低の終了ビ
ット数を各々表わしている。例えば、D(31:0)
は、下位ビット数0から上位ビット31まで延びる32
ビットのデータフィールドを表わしている。
物理的には、第1及び第2のアダプタモジュール60及
び62は、システムバス25及びI/Oバス45に接続
されたシステム要素を各々含むキャビネットに各々挿入
されるプリント回路カードで構成される。IBUS64
は、第1及び第2のアダプタモジュール60及び62の
一方に各端が接続された4本のケーブルより成る。
び62は、システムバス25及びI/Oバス45に接続
されたシステム要素を各々含むキャビネットに各々挿入
されるプリント回路カードで構成される。IBUS64
は、第1及び第2のアダプタモジュール60及び62の
一方に各端が接続された4本のケーブルより成る。
第1のアダプタモジュール60(以下、XBIAモジュ
ール60と称する)は、IBUS64に接続された第1
の相互接続インターフェイス回路66と、システムバス
25に接続される第1のバスインターフェイス回路68
とを備えている。相互接続インターフェイス回路66
は、IBUS64へ信号を送信したりそこから信号を受
信したりするための複数のバストランシーバ回路を備え
ており、これについては詳細に説明する。バスインター
フェイス回路68は、前記した米国特許出願第07/0
44,952号に詳細に示されている。
ール60と称する)は、IBUS64に接続された第1
の相互接続インターフェイス回路66と、システムバス
25に接続される第1のバスインターフェイス回路68
とを備えている。相互接続インターフェイス回路66
は、IBUS64へ信号を送信したりそこから信号を受
信したりするための複数のバストランシーバ回路を備え
ており、これについては詳細に説明する。バスインター
フェイス回路68は、前記した米国特許出願第07/0
44,952号に詳細に示されている。
XBIAモジュール60には、大規模集積(LSI)ゲ
ートアレイ回路70を備えており、この回路は、ノード
バス72によってバスインターフェイス回路68に接続
されると共に、モジュールデータバス74及びモジュー
ル制御バス76によって相互接続インターフェイス回路
66に接続されている。ゲートアレイ70は、同期論理
回路78、ノード制御論理回路80及びバッファ記憶領
域82を備えている。バッファ記憶領域82は、受信レ
ジスタファイル84と、送信レジスタファイル86とを
備えている。
ートアレイ回路70を備えており、この回路は、ノード
バス72によってバスインターフェイス回路68に接続
されると共に、モジュールデータバス74及びモジュー
ル制御バス76によって相互接続インターフェイス回路
66に接続されている。ゲートアレイ70は、同期論理
回路78、ノード制御論理回路80及びバッファ記憶領
域82を備えている。バッファ記憶領域82は、受信レ
ジスタファイル84と、送信レジスタファイル86とを
備えている。
以下XBIBモジュール62と称する第2のアダプタモ
ジュール62は、IBUS64に接続された第2の相互
接続インターフェイス回路90と、第2のバスインター
フェイス回路92とを備えている。相互接続インターフ
ェイス回路90は、IBUS64を経て信号を送信及び
受信するための複数のバストランシーバ回路を備えてい
る。第2のバスインターフェイス回路92は、以下BC
Iバスと称するデータバス92に接続される。このBC
Iバス94は、レジスタ及び転送回路96を経て第2の
相互接続インターフェイス回路90に接続される。BC
Iバス94は、パリティ、コマンド、対応するパリティ
及びコマンドからバッファされるデータライン、及びI
/Oバス45のデータラインを含んでいる。レジスタ及
び転送回路96は、データバス94と第2の相互接続イ
ンターフェイス回路90との間でデータを転送するため
にゲートアレイ内に実施されたバッファデータ路より成
る。
ジュール62は、IBUS64に接続された第2の相互
接続インターフェイス回路90と、第2のバスインター
フェイス回路92とを備えている。相互接続インターフ
ェイス回路90は、IBUS64を経て信号を送信及び
受信するための複数のバストランシーバ回路を備えてい
る。第2のバスインターフェイス回路92は、以下BC
Iバスと称するデータバス92に接続される。このBC
Iバス94は、レジスタ及び転送回路96を経て第2の
相互接続インターフェイス回路90に接続される。BC
Iバス94は、パリティ、コマンド、対応するパリティ
及びコマンドからバッファされるデータライン、及びI
/Oバス45のデータラインを含んでいる。レジスタ及
び転送回路96は、データバス94と第2の相互接続イ
ンターフェイス回路90との間でデータを転送するため
にゲートアレイ内に実施されたバッファデータ路より成
る。
又、XBIBモジュール62は、マスターシーケンサ論
理回路98と、スレーブシーケンサ論理回路100とを
備えており、これらは、システムバス25とI/Oバス
45との間でデータを転送するトランザクションを制御
するのに用いられる。マスター及びスレーブシーケンサ
論理回路98及び100は、102及び104で各々示
された制御BCIラインによってバスインターフェイス
回路92に接続される。又、マスター及びスレーブシー
ケンサ論理回路98及び100は、同期論理回路106
に接続され、次いで、この回路は相互接続インターフェ
イス回路90に接続されている。
理回路98と、スレーブシーケンサ論理回路100とを
備えており、これらは、システムバス25とI/Oバス
45との間でデータを転送するトランザクションを制御
するのに用いられる。マスター及びスレーブシーケンサ
論理回路98及び100は、102及び104で各々示
された制御BCIラインによってバスインターフェイス
回路92に接続される。又、マスター及びスレーブシー
ケンサ論理回路98及び100は、同期論理回路106
に接続され、次いで、この回路は相互接続インターフェ
イス回路90に接続されている。
バスインターフェイス回路92は、以下BIIC回路と
称するバスインターフェイス集積回路108を含んでい
る。BIIC回路108は、本発明の譲受人に譲渡され
たワインCパーカ及びジョーンWメイ氏の1986年9
月30日付けの前記米国特許第4,614,905号及
び米国特許第4,661,882号に完全に示されてい
る。米国特許第4,661,882号の記載を参考とし
てここに取り上げる。
称するバスインターフェイス集積回路108を含んでい
る。BIIC回路108は、本発明の譲受人に譲渡され
たワインCパーカ及びジョーンWメイ氏の1986年9
月30日付けの前記米国特許第4,614,905号及
び米国特許第4,661,882号に完全に示されてい
る。米国特許第4,661,882号の記載を参考とし
てここに取り上げる。
又、バスインターフェイス回路92は、クロック論理回
路110を備えている。クロック論理回路110は、発
振器と、I/Oバス45のバスサイクルを制御するクロ
ック信号を発生するための適当な回路とを備えている。
或いは又、I/Oバス45に接続された別のノードは、
I/Oバス45を制御するためのマスタークロック信号
を発生することができ、この場合、クロック論理回路1
10は、I/Oバス45から受け取ったI/Oマスター
クロック信号の制御のものとでローカルクロック信号を
導出する。好ましい実施例では、I/Oバスクロック信
号は、I/Oバス45に200nsのバスサイクルタイ
ムを確立する。
路110を備えている。クロック論理回路110は、発
振器と、I/Oバス45のバスサイクルを制御するクロ
ック信号を発生するための適当な回路とを備えている。
或いは又、I/Oバス45に接続された別のノードは、
I/Oバス45を制御するためのマスタークロック信号
を発生することができ、この場合、クロック論理回路1
10は、I/Oバス45から受け取ったI/Oマスター
クロック信号の制御のものとでローカルクロック信号を
導出する。好ましい実施例では、I/Oバスクロック信
号は、I/Oバス45に200nsのバスサイクルタイ
ムを確立する。
本発明は、I/Oバス45を制御するクロック信号から
多相クロック信号を発生するための手段を備えている。
ここに実施するように、多相クロック信号の発生手段
は、XBIBクロック発生回路112を備え、これは、
I/Oバスクロック信号から4相クロック信号T0、T
50、T100及びT150を発生し、多相クロック信
号の各相は巾が50nsである。多相クロック信号T0
−T150は第3B図に示されている。
多相クロック信号を発生するための手段を備えている。
ここに実施するように、多相クロック信号の発生手段
は、XBIBクロック発生回路112を備え、これは、
I/Oバスクロック信号から4相クロック信号T0、T
50、T100及びT150を発生し、多相クロック信
号の各相は巾が50nsである。多相クロック信号T0
−T150は第3B図に示されている。
バスアダプタ41の重要な機能は、システムバス25に
接続されたノードがI/Oバス45に取り付けられたノ
ードへデータを転送したりそこからのデータを転送した
りするトランザクションを開始できるようにすると共
に、I/Oバス45に取り付けられたノードがシステム
バス25に取り付けられたノードへデータを転送したり
そこからのデータを転送したりするトランザクションを
開始できるようにすることである。各々の場合に、ある
バス上のノードから別のバス上のノードへ或いはそれと
反対にデータを転送し始めるトランザクションは、その
開始したバス上の他の全てのトランザクションと全く同
様に、適当なバスプロトコルを用いて開始される。
接続されたノードがI/Oバス45に取り付けられたノ
ードへデータを転送したりそこからのデータを転送した
りするトランザクションを開始できるようにすると共
に、I/Oバス45に取り付けられたノードがシステム
バス25に取り付けられたノードへデータを転送したり
そこからのデータを転送したりするトランザクションを
開始できるようにすることである。各々の場合に、ある
バス上のノードから別のバス上のノードへ或いはそれと
反対にデータを転送し始めるトランザクションは、その
開始したバス上の他の全てのトランザクションと全く同
様に、適当なバスプロトコルを用いて開始される。
バスアダプタ41の一般的な動作は、第2図を参照して
以下に説明する。システムバス25に接続されたノード
との間でデータをやり取りするためにI/Oバス45に
おいて開始されたトランザクションにより、コマンド/
アドレス情報はBIIC108によって受け取られて、
BICバス94を経てデータ路レジスタ及び転送回路9
6に転送される。ライン104の制御ラインBCI C
LI(第13図)は、I/Oバス45上でトランザクシ
ョンを行なえることを指示するためにBIIC108に
よってアサートされる。
以下に説明する。システムバス25に接続されたノード
との間でデータをやり取りするためにI/Oバス45に
おいて開始されたトランザクションにより、コマンド/
アドレス情報はBIIC108によって受け取られて、
BICバス94を経てデータ路レジスタ及び転送回路9
6に転送される。ライン104の制御ラインBCI C
LI(第13図)は、I/Oバス45上でトランザクシ
ョンを行なえることを指示するためにBIIC108に
よってアサートされる。
XBIAモジュール60からの適当な状態信号がアサー
トされた場合には(以下で詳細に述べるように)相互接
続インターフェイス回路90がコマンド/アドレス情報
をIBUS64を経てそして相互接続インターフェイス
回路66を経て書き込んでバッファ記憶領域82のレジ
スタファイル86に記憶するようにIBUS64を経て
トランザクションが開始される。
トされた場合には(以下で詳細に述べるように)相互接
続インターフェイス回路90がコマンド/アドレス情報
をIBUS64を経てそして相互接続インターフェイス
回路66を経て書き込んでバッファ記憶領域82のレジ
スタファイル86に記憶するようにIBUS64を経て
トランザクションが開始される。
IBUS64を経て開始されるトランザクションは、所
定量のデータをXBIBモジュール62からXBIAモ
ジュール60へ送信することを必要とする。例えば、I
/Oバス45に接続されたノードが4つのデータワード
をシステムバス25に接続されたノードに書き込もうと
する場合には、XBIBモジュール62からXBIAモ
ジュール60へ全部で5つのワード(即ち、コマンド/
アドレスワードと、4つのデータワード)を送信しなけ
ればならない。I/Oバス45で開始されたトランザク
ションは、XBIAモジュール60からシステムバス2
5への情報転送を必要とするDMAトランザクションを
構成するので、適当なコマンド/アドレス及びデータワ
ードが一度に1ワードづつ転送され、どのDMAバッフ
ァがフリーであるかに基づいて、レジスタファイル86
のDMA−A又はDMA−Bバッファのいずれかに書き
込まれる。4つのデータワードのうちの最後のワードが
転送されると、XBIBモジュール62はXBIAモジ
ュール60へ制御信号を発生し(以下で詳細に述べるよ
うに)、XBIAモジュール60の制御論理回路80が
システムバス25上のバスインターフェイス回路68を
経てコマンド/アドレス及びデータワードを送信する書
き込みトランザクションを開始するようにさせる。
定量のデータをXBIBモジュール62からXBIAモ
ジュール60へ送信することを必要とする。例えば、I
/Oバス45に接続されたノードが4つのデータワード
をシステムバス25に接続されたノードに書き込もうと
する場合には、XBIBモジュール62からXBIAモ
ジュール60へ全部で5つのワード(即ち、コマンド/
アドレスワードと、4つのデータワード)を送信しなけ
ればならない。I/Oバス45で開始されたトランザク
ションは、XBIAモジュール60からシステムバス2
5への情報転送を必要とするDMAトランザクションを
構成するので、適当なコマンド/アドレス及びデータワ
ードが一度に1ワードづつ転送され、どのDMAバッフ
ァがフリーであるかに基づいて、レジスタファイル86
のDMA−A又はDMA−Bバッファのいずれかに書き
込まれる。4つのデータワードのうちの最後のワードが
転送されると、XBIBモジュール62はXBIAモジ
ュール60へ制御信号を発生し(以下で詳細に述べるよ
うに)、XBIAモジュール60の制御論理回路80が
システムバス25上のバスインターフェイス回路68を
経てコマンド/アドレス及びデータワードを送信する書
き込みトランザクションを開始するようにさせる。
I/Oバス45に取り付けられたノードがシステムバス
25に取り付けられたノードに記憶されたデータを読み
取ろうとする場合には、そのノードがI/Oバス45に
おいてDMA READトランザクションを開始し、こ
れは、単一のコマンド/アドレスワードをI/Oバス4
5からXBIBモジュール62及びXBIAモジュール
60を経てシステムバス25へ転送してシステムバス2
5上の適当なノードへ供給することにより成る。I/O
バス45は非保留バスであり、一方、システムバス25
は保留バスであるから、I/Oバス45は、要求された
データが指定のシステムバスノードからシステムバス2
5、XBIAモジュール60、IBUS64及びXBI
Bモジュール62を経てI/Oバス45へ転送されると
きまで拘束される。
25に取り付けられたノードに記憶されたデータを読み
取ろうとする場合には、そのノードがI/Oバス45に
おいてDMA READトランザクションを開始し、こ
れは、単一のコマンド/アドレスワードをI/Oバス4
5からXBIBモジュール62及びXBIAモジュール
60を経てシステムバス25へ転送してシステムバス2
5上の適当なノードへ供給することにより成る。I/O
バス45は非保留バスであり、一方、システムバス25
は保留バスであるから、I/Oバス45は、要求された
データが指定のシステムバスノードからシステムバス2
5、XBIAモジュール60、IBUS64及びXBI
Bモジュール62を経てI/Oバス45へ転送されると
きまで拘束される。
一方、システムバス25は保留バスであり、これは、読
み取りトランザクションにおいて指定されたノードが所
望のデータを得ている間にシステムバス25を介して他
のトランザクションを実行できることを意味する。ノー
ドがシステムバス25からI/Oバス45上の要求を発
しているノードへデータを返送する準備ができたときに
は、このようなノードは、前記米国特許第07/04
4,952号に詳細に述べられたようにシステムバス2
5において応答トランザクションを開始し、XBIAモ
ジュール60の受信レジスタファイル84のDMA受信
バッファに適当なデータを記憶させる。制御論理回路8
0は、適当な制御信号をIBUS64を経てXBIBモ
ジュール62にアサートさせる。スレーブシーケンサ1
00は、第2の相互接続インターフェイス回路90、I
BUS64および第1の相互接続インターフェイス回路
66を経て適当な制御信号を供給し、I/Oバス45に
適合するフォーマットに変換されてDMA受信レジスタ
ファイル84に記憶されているデータをIBUS64を
経てデータ路レジスタ及び転送回路96に読み込み、バ
スインターフェイス回路92を経てI/Oバス45に送
信するようにする。
み取りトランザクションにおいて指定されたノードが所
望のデータを得ている間にシステムバス25を介して他
のトランザクションを実行できることを意味する。ノー
ドがシステムバス25からI/Oバス45上の要求を発
しているノードへデータを返送する準備ができたときに
は、このようなノードは、前記米国特許第07/04
4,952号に詳細に述べられたようにシステムバス2
5において応答トランザクションを開始し、XBIAモ
ジュール60の受信レジスタファイル84のDMA受信
バッファに適当なデータを記憶させる。制御論理回路8
0は、適当な制御信号をIBUS64を経てXBIBモ
ジュール62にアサートさせる。スレーブシーケンサ1
00は、第2の相互接続インターフェイス回路90、I
BUS64および第1の相互接続インターフェイス回路
66を経て適当な制御信号を供給し、I/Oバス45に
適合するフォーマットに変換されてDMA受信レジスタ
ファイル84に記憶されているデータをIBUS64を
経てデータ路レジスタ及び転送回路96に読み込み、バ
スインターフェイス回路92を経てI/Oバス45に送
信するようにする。
第3A図及び第3B図は、XBIAモジュール60及び
XBIBモジュール62によって各々発生されたクロッ
ク信号を示している。第3A図から明らかなように、X
BIAモジュール60は、各々10.7ns周期を有す
る6つのクロック信号相を発生する。これらの相は、シ
ステムバス25によって搬送されてシステムバス25に
対する64nsのサイクルタイムを確立するマスターク
ロック信号から導出される。同様に、第3B図は、50
nsの周期を各々有する4つのクロック信号相を示して
いる。第3B図に示された相は、I/Oバス45によっ
て搬送されてI/Oバス45の200nsのサイクルタ
イムを確立するマスタークロック信号から導出される。
XBIBモジュール62によって各々発生されたクロッ
ク信号を示している。第3A図から明らかなように、X
BIAモジュール60は、各々10.7ns周期を有す
る6つのクロック信号相を発生する。これらの相は、シ
ステムバス25によって搬送されてシステムバス25に
対する64nsのサイクルタイムを確立するマスターク
ロック信号から導出される。同様に、第3B図は、50
nsの周期を各々有する4つのクロック信号相を示して
いる。第3B図に示された相は、I/Oバス45によっ
て搬送されてI/Oバス45の200nsのサイクルタ
イムを確立するマスタークロック信号から導出される。
第4図は、IBUS64を構成する信号を示している。
図示されたように、IBUS64は、I(3:0)、D
(31:0)およびP(0)によって表わされた複数の
データ信号を有するデータ路を備えている。又、相互接
続バス64は、データ信号の制御に関連した複数の第1
制御信号を有する第1制御路を備えている。好ましい実
施例においては、第1制御信号が第4図で130で示さ
れている。IBUS64は、更に、データ路の制御に関
連しない複数の第2制御信号を有する第2制御路も備え
ている。好ましい実施例では、第2制御信号が第4図に
132で示されている。IBUS64を構成する信号
は、以下で詳細に説明する。
図示されたように、IBUS64は、I(3:0)、D
(31:0)およびP(0)によって表わされた複数の
データ信号を有するデータ路を備えている。又、相互接
続バス64は、データ信号の制御に関連した複数の第1
制御信号を有する第1制御路を備えている。好ましい実
施例においては、第1制御信号が第4図で130で示さ
れている。IBUS64は、更に、データ路の制御に関
連しない複数の第2制御信号を有する第2制御路も備え
ている。好ましい実施例では、第2制御信号が第4図に
132で示されている。IBUS64を構成する信号
は、以下で詳細に説明する。
IBUS両方向性信号 * IB D(31:00) (IBUS Data Field)− IB D(31:0)フィールドは、レジスタファイル
84及び86とアドレス及びデータをやり取りするのに
用いられる。フィールドは、BIIC108のBCI
D(31:0)フィールドに直接マップされる。
84及び86とアドレス及びデータをやり取りするのに
用いられる。フィールドは、BIIC108のBCI
D(31:0)フィールドに直接マップされる。
このフィールドは、レジスタファイル84及び86の内
容がモジュール62の制御のもとで読み取られるか又は
書き込まれるたきに200ns間アサートされる。
容がモジュール62の制御のもとで読み取られるか又は
書き込まれるたきに200ns間アサートされる。
* IB I(3:0) (IBUS Instruction Field)− IB I(3:0)フィールドは、コマンド、読み取り
状態コード及び書き込みマスクをレジスタファイル84
及び86とやり取りするのに用いられる。このフィール
ドは、BIIC108のBCI I(3:0)フィール
ドに直接マップされる。
状態コード及び書き込みマスクをレジスタファイル84
及び86とやり取りするのに用いられる。このフィール
ドは、BIIC108のBCI I(3:0)フィール
ドに直接マップされる。
このフィールドは、レジスタファイル84及び86の内
容がモジュール62の制御のもとで読み取られるか又は
書き込まれるときに200ns間アサートされる。
容がモジュール62の制御のもとで読み取られるか又は
書き込まれるときに200ns間アサートされる。
* IB P0(IBUS Parity)− IB P(0)は、IB D(31:0)及びIB I
(3:0)フィールドのパリティビットである。このビ
ットは、BIIC92のBCIパリティビットに直接マ
ップされる。パリティは奇数である。
(3:0)フィールドのパリティビットである。このビ
ットは、BIIC92のBCIパリティビットに直接マ
ップされる。パリティは奇数である。
このフィールドは、レジスタファイル84及び86の内
容がXBIBモジュールの制御のもとで読み取られたり
書き込まれたりするときに200ns間アサートされ
る。
容がXBIBモジュールの制御のもとで読み取られたり
書き込まれたりするときに200ns間アサートされ
る。
XBIBからXBIAへの制御信号 * IM FADDR(3:0)L (Reg File Address Field)− IM FADDR(3:0) Lフィールドは、レジス
タファイル84及び86の16個の考えられる位置の1
つをアドレスするためにXBIBモジュールによって使
用される(IBUS側から見たとき)。
タファイル84及び86の16個の考えられる位置の1
つをアドレスするためにXBIBモジュールによって使
用される(IBUS側から見たとき)。
このフィールドは、レジスタファイル84及び86の内
容がXBIBモジュールの制御のもとで読み取られるか
又は書き込まれたときに200ns間アサートされる。
容がXBIBモジュールの制御のもとで読み取られるか
又は書き込まれたときに200ns間アサートされる。
* IM FILE LOAD STROBE L− IM FILE LOAD STROBE Lは、IB
D(31:0)、IB I(3:0)及びIB P0に
現在アサートされたデータを、アドレスラインIM F
ADDR(3:0) Lによって指定されたアドレスに
おいてレジスタファイル86にロードするようにする。
D(31:0)、IB I(3:0)及びIB P0に
現在アサートされたデータを、アドレスラインIM F
ADDR(3:0) Lによって指定されたアドレスに
おいてレジスタファイル86にロードするようにする。
XBIBモジュールは、IB D(31:0)、IB
I(3:0)、IB P0及びIM FADDR(3:
0) Lをアサートした50ns後にIM FILE
LOAD STROBE Lをアサートする。又、XB
IBモジュールは、IB D(31:0)、IB I
(3:0)、IB P0及びIM FADDR(3:
0) Lをデアサートする50ns前にIM FILE
LOAD STROBE Lをデアサートする。
I(3:0)、IB P0及びIM FADDR(3:
0) Lをアサートした50ns後にIM FILE
LOAD STROBE Lをアサートする。又、XB
IBモジュールは、IB D(31:0)、IB I
(3:0)、IB P0及びIM FADDR(3:
0) Lをデアサートする50ns前にIM FILE
LOAD STROBE Lをデアサートする。
* IM FILE READ ENABLE L− IM FILE READ ENABLE Lは、アサ
ートされると、アドレスラインIM FADDR(3:
0) Lによって指定されたアドレスにおいてレジスタ
ファイル84に含まれた内容をIBUSのIB D(3
1:0)、IB I(3:0)及びIB P0にアサー
トさせる。
ートされると、アドレスラインIM FADDR(3:
0) Lによって指定されたアドレスにおいてレジスタ
ファイル84に含まれた内容をIBUSのIB D(3
1:0)、IB I(3:0)及びIB P0にアサー
トさせる。
XBIBモジュールは、レジスタファイル内の位置の内
容を読み取るときに少なくとも200ns間はIM F
ILE READ ENABLE Lをアサートする。
容を読み取るときに少なくとも200ns間はIM F
ILE READ ENABLE Lをアサートする。
* IM DMA READ CMD L− IM DMA READ CMD Lは、XBIBがI
/Oバスコマンド/アドレスデータをロードする時間中
にXBIAがIBUSパリティエラーを検出したときに
I/OバスからシステムバスへのDMA読み取りトラン
ザクションが進行中であるかどうかを決定するためにX
BIAによって使用される。この情報は、システムバス
25にシステムクラッシュトランザクションを発生する
必要があるかどうかを決定するためにXBIAによって
使用される。この信号がアサートされ、IBUSパリテ
ィエラーがXBIAによって検出され、XBIA60が
ラインI(3:0)の読み取りコマンドをデコードする
場合に、XBIAがこのトランザクションを中止し、I
R READ DATA FAULT LをXBIBへ
発生する。
/Oバスコマンド/アドレスデータをロードする時間中
にXBIAがIBUSパリティエラーを検出したときに
I/OバスからシステムバスへのDMA読み取りトラン
ザクションが進行中であるかどうかを決定するためにX
BIAによって使用される。この情報は、システムバス
25にシステムクラッシュトランザクションを発生する
必要があるかどうかを決定するためにXBIAによって
使用される。この信号がアサートされ、IBUSパリテ
ィエラーがXBIAによって検出され、XBIA60が
ラインI(3:0)の読み取りコマンドをデコードする
場合に、XBIAがこのトランザクションを中止し、I
R READ DATA FAULT LをXBIBへ
発生する。
* IM CPU XACTION DONE L− IM CPU XACTION DONE Lは、CP
UコマンドがXBIBモジュールによって処理されてい
て、CPUトランザクションをこれでXBIAモジュー
ルによって完了できることを指示する。
UコマンドがXBIBモジュールによって処理されてい
て、CPUトランザクションをこれでXBIAモジュー
ルによって完了できることを指示する。
XBIBモジュールは、IBUSインターフェイスを介
してCPUコマンドの処理を完了したときに200ns
間IM CPU XACTION DONE Lをアサ
ートする。コマンドが書き込みであった場合には(付加
的な転送を完了する必要がない)、XBIAモジュール
は、CPUバッファを更に別のトランザクションに解放
する。コマンドが読み取りであった場合には(データを
コマンダに戻すために付加的な転送を必要とする)、X
BIAが戻りデータ転送を完了し、次いで、CPUバッ
ファを更に別のトランザクションに解放する。
してCPUコマンドの処理を完了したときに200ns
間IM CPU XACTION DONE Lをアサ
ートする。コマンドが書き込みであった場合には(付加
的な転送を完了する必要がない)、XBIAモジュール
は、CPUバッファを更に別のトランザクションに解放
する。コマンドが読み取りであった場合には(データを
コマンダに戻すために付加的な転送を必要とする)、X
BIAが戻りデータ転送を完了し、次いで、CPUバッ
ファを更に別のトランザクションに解放する。
* IM CPU LOC RESPONSE L− IM CPU LOC RESPONSE Lは、I/
Oバスに発生されたINTERLOCKED READ
CPUコマンドを、リソースがI/Oバスにロックさ
れているために完了できないことを指示する。
Oバスに発生されたINTERLOCKED READ
CPUコマンドを、リソースがI/Oバスにロックさ
れているために完了できないことを指示する。
XBIBモジュールは、I/Oバス上のリソースがロッ
クされたために要求されたトランザクションを完了でき
ないときに、IM CPU LOC RESPONSE
LをIM CPU XACTION DONE Lと
共に200ns間アサートする。XBIAモジュール
は、CPUバッファを更に別のトランザクションに解放
し、LOC応答をシステムバスに発生する。
クされたために要求されたトランザクションを完了でき
ないときに、IM CPU LOC RESPONSE
LをIM CPU XACTION DONE Lと
共に200ns間アサートする。XBIAモジュール
は、CPUバッファを更に別のトランザクションに解放
し、LOC応答をシステムバスに発生する。
* IM DMAA BUF LOADED L− IM DMAA BUF LOADED Lは、XBI
BモジュールがIBUSを経てDMA−Aバッファにコ
マンド/データ(もし適用できれば)をロードしたこと
を指示する。XBIBモジュールは、IM DMAA
BUF LOADEDLを200ns間アサートする。
XBIAモジュールがIM DMAA BUF LOA
DED Lをアサートすると、システムバス25を経て
トランザクションを処理する。
BモジュールがIBUSを経てDMA−Aバッファにコ
マンド/データ(もし適用できれば)をロードしたこと
を指示する。XBIBモジュールは、IM DMAA
BUF LOADEDLを200ns間アサートする。
XBIAモジュールがIM DMAA BUF LOA
DED Lをアサートすると、システムバス25を経て
トランザクションを処理する。
DMAトランザクションが書き込みであった場合には、
状態がXBIBに返送されず、トランザクションはXB
IAによって完了される。
状態がXBIBに返送されず、トランザクションはXB
IAによって完了される。
DMAトランザクションが読み取りであった場合には
(即ち、IR READ DATA AVAIL L、
IR DMA LOC RESPONSE L、IR
READ DATA FAULT L)、読み取り状態
がXBIBモジュールへ返送される。
(即ち、IR READ DATA AVAIL L、
IR DMA LOC RESPONSE L、IR
READ DATA FAULT L)、読み取り状態
がXBIBモジュールへ返送される。
* IM DMAB BUF LOADED L− IM DMAB BUF LOADED Lは、XBI
Bモジュールがコマンド/データ(もし適用できれば)
をIBUSを経てDMA−Bバッファにロードしたこと
を指示する。XBIBモジュールは、IM DMAB
BUF LOADEDLを200ns間アサートする。
XBIAモジュールは、IMDMAB BUF LOA
DED Lを感知すると、バスアダプタインターフェイ
ス68を経てトランザクションを処理する。
Bモジュールがコマンド/データ(もし適用できれば)
をIBUSを経てDMA−Bバッファにロードしたこと
を指示する。XBIBモジュールは、IM DMAB
BUF LOADEDLを200ns間アサートする。
XBIAモジュールは、IMDMAB BUF LOA
DED Lを感知すると、バスアダプタインターフェイ
ス68を経てトランザクションを処理する。
DMAトランザクションが書き込みであった場合には、
状態がXBIBに返送されず、トランザクションはXB
IAによって完了される。
状態がXBIBに返送されず、トランザクションはXB
IAによって完了される。
DMAトランザクションが読み取りであった場合には、
読み取り状態がXBIBモジュールに返送される(即
ち、IR READ DATA AVAIL L、IR
DMA LOC RESPONSE L、IR RE
AD DATA FAULT L)。
読み取り状態がXBIBモジュールに返送される(即
ち、IR READ DATA AVAIL L、IR
DMA LOC RESPONSE L、IR RE
AD DATA FAULT L)。
* IM CLR READ STATUS L− XBIBモジュールは、DMA読み取り状態情報の処理
を完了し、従ってXBIAモジュールのDMA読み取り
状態フラグをクリアしようとしたときに、IM CLR
READ STATUS Lを200ns間アサート
する。
を完了し、従ってXBIAモジュールのDMA読み取り
状態フラグをクリアしようとしたときに、IM CLR
READ STATUS Lを200ns間アサート
する。
XBIBモジュールによりIM CLR READ S
TATUS Lをアサートすると、XBIAモジュール
がIR READ DATE FALT L、IR D
MA LOC RESPONSE L及びIR REA
D DATA AVAIL Lをクリアさせる。
TATUS Lをアサートすると、XBIAモジュール
がIR READ DATE FALT L、IR D
MA LOC RESPONSE L及びIR REA
D DATA AVAIL Lをクリアさせる。
* IM XACTION FAULT L− XBIBモジュールは、CPUトランザクションのエラ
ーを検出すると、IM XACTION FAULT
LをIM CPU XACTION DONE Lと共
に200ns間アサートする。「CPU READ C
MD」フラグに対応するXBIAがセットされると、X
BIAはXMIに対するRER応答を発生する。XBI
Aの「CPU READ CMD」フラグがセットされ
ない場合には、XBIAがトランザクションを終了し、
形式フィールドにセットされたMEM WRITEER
RORでIVINTRトランザクションを発生する。
ーを検出すると、IM XACTION FAULT
LをIM CPU XACTION DONE Lと共
に200ns間アサートする。「CPU READ C
MD」フラグに対応するXBIAがセットされると、X
BIAはXMIに対するRER応答を発生する。XBI
Aの「CPU READ CMD」フラグがセットされ
ない場合には、XBIAがトランザクションを終了し、
形式フィールドにセットされたMEM WRITEER
RORでIVINTRトランザクションを発生する。
XBIBモジュールは、DMAトランザクションのエラ
ーを検出すると、IM XACTION FAULT
LをIMDMAA BUF LOADED L又はIM
DMAB BUF LOADED Lと共に200n
s間アサートする。XBIAは、それに応答して、その
DMAバッファのロード中に検出したエラーを無視し、
保留中のトランザクションを中断し、DMAバッファを
次のトランザクションに解放する。
ーを検出すると、IM XACTION FAULT
LをIMDMAA BUF LOADED L又はIM
DMAB BUF LOADED Lと共に200n
s間アサートする。XBIAは、それに応答して、その
DMAバッファのロード中に検出したエラーを無視し、
保留中のトランザクションを中断し、DMAバッファを
次のトランザクションに解放する。
* IM CLR INTR L− XBIBは、IR XBIA ERR BIT SET
LがアサートされたときにIM CLR INTR
Lを200ns間アサートし、XBIBは、ビット19
がセットされたIDENT LEVELフィールドと共
にシステムバスIDENTコマンドをデコードする。
LがアサートされたときにIM CLR INTR
Lを200ns間アサートし、XBIBは、ビット19
がセットされたIDENT LEVELフィールドと共
にシステムバスIDENTコマンドをデコードする。
XBIAモジュールは、IM CLR INTR Lを
受け取ると、200ns以内にIR XBIA ERR
BITSET Lのアサートをクリアする。
受け取ると、200ns以内にIR XBIA ERR
BITSET Lのアサートをクリアする。
* IM BI BAD L− IM BI BAD Lは、I/Oバス上のノード欠陥
に応答するために使用される。これは、I/Oバスから
の「BIBAD L」から直接マップされる。
に応答するために使用される。これは、I/Oバスから
の「BIBAD L」から直接マップされる。
BI BAD Lがアサートされると、XMI BAD
Lがアサートされる。
Lがアサートされる。
* IM XBIB POWER OK(3:0)H− IM XBIB POWER OK(3:0) Hは、
XBIBモジュールが始動されそしてIBUSプロトコ
ルによってコマンド/データに正しく応答できるはずで
あることをXBIAモジュールに指示する。
XBIBモジュールが始動されそしてIBUSプロトコ
ルによってコマンド/データに正しく応答できるはずで
あることをXBIAモジュールに指示する。
又、4本のIBUSケーブル全部がそれらの正しいスロ
ットに差し込まれたことをXBIAモジュールに指示す
る。各ケーブルは、独特のIM XBIB POWER
OK H信号を有する。この信号は、各ケーブルの別
々のピン位置に出力される。これら4つの信号がXBI
Aにおいてアンドされると、ケーブルがXBIA及びX
BIBの両方に差し込まれたことと、それらが両方のモ
ジュールの適切な位置に差し込まれたこととを指示する
XBIAレジスタのビットがアサートされる。
ットに差し込まれたことをXBIAモジュールに指示す
る。各ケーブルは、独特のIM XBIB POWER
OK H信号を有する。この信号は、各ケーブルの別
々のピン位置に出力される。これら4つの信号がXBI
Aにおいてアンドされると、ケーブルがXBIA及びX
BIBの両方に差し込まれたことと、それらが両方のモ
ジュールの適切な位置に差し込まれたこととを指示する
XBIAレジスタのビットがアサートされる。
* IM BUF BI RESET L− IM BUF BI RESET Lは、I/Oバスか
ら発したBI RESET Lのバッファされたもので
ある。これがアサートされると、XBIAモジュール
は、IM XBIB POWER OK(3:0) H
もアサートされた場合に、システムバスにXMI RE
SET Lをアサートしなければならない。
ら発したBI RESET Lのバッファされたもので
ある。これがアサートされると、XBIAモジュール
は、IM XBIB POWER OK(3:0) H
もアサートされた場合に、システムバスにXMI RE
SET Lをアサートしなければならない。
* IM BI AC LO L− IM AC BI LO Lは、I/Oバスから発した
BI AC LO Lのバッファされたものである。こ
れがアサートされると、XBIAモジュールは、「XB
IAエラーサマリーレジスタ」のBCI AC LO状
態ビットをセットし、IVINTR(システム電源故
障)をシステムバスに発生する。
BI AC LO Lのバッファされたものである。こ
れがアサートされると、XBIAモジュールは、「XB
IAエラーサマリーレジスタ」のBCI AC LO状
態ビットをセットし、IVINTR(システム電源故
障)をシステムバスに発生する。
XBIAからXBIBへの制御信号 * IR DMAA BUF AVAIL L− IR DMAA BUF AVAIL Lは、XBIA
ファイル86のDMA−AバッファがXBIBモジュー
ルによりコマンド及びデータ(もし適用できれば)をロ
ードするのに使用することを指示する。
ファイル86のDMA−AバッファがXBIBモジュー
ルによりコマンド及びデータ(もし適用できれば)をロ
ードするのに使用することを指示する。
XBIAモジュールは、第1のバス相互接続インターフ
ェイス68を経てDMA−Aバッファの保留中のコマン
ド/データの処理を完了したときに、IM DMAA
BUF AVAIL Lをアサートし、DMA−Aバッ
ファが使用できることをXBIBモジュールに指示す
る。
ェイス68を経てDMA−Aバッファの保留中のコマン
ド/データの処理を完了したときに、IM DMAA
BUF AVAIL Lをアサートし、DMA−Aバッ
ファが使用できることをXBIBモジュールに指示す
る。
XBIAモジュールは、IM DMAA BUF LO
ADED LがXBIBモジュールによってアサートさ
れたときにIR DMAA BUF AVAIL Lを
デアサートし、新たなコマンド/データがXBIBモジ
ュールによってDMA−Aバッファにロードされたこと
を指示する。
ADED LがXBIBモジュールによってアサートさ
れたときにIR DMAA BUF AVAIL Lを
デアサートし、新たなコマンド/データがXBIBモジ
ュールによってDMA−Aバッファにロードされたこと
を指示する。
* IR DMAB BUF AVAIL L− IR DMAB BUF AVAIL Lは、XBIA
ファイル86のDMA−BバッファがXBIBモジュー
ルによりコマンド及びデータ(もし適用できれば)をロ
ードするのに使用することを指示する。
ファイル86のDMA−BバッファがXBIBモジュー
ルによりコマンド及びデータ(もし適用できれば)をロ
ードするのに使用することを指示する。
XBIAモジュールは、バスアダプタインターフェイス
68を経てDMABバッファの保留中のコマンド/デー
タの処理を完了したときにIM DMAB BUF A
VAIL Lをアサートして、DMABバッファが使用
できることをXBIBモジュールに指示する。
68を経てDMABバッファの保留中のコマンド/デー
タの処理を完了したときにIM DMAB BUF A
VAIL Lをアサートして、DMABバッファが使用
できることをXBIBモジュールに指示する。
XBIAモジュールは、IM DMAB BUF LO
ADED LがXBIBモジュールによってアサートさ
れたときにIR DMAB BUF AVAIL Lを
デアサートして、新たなコマンド/データがXBIBモ
ジュールによってDMA−Bバッファにロードされたこ
とを指示する。
ADED LがXBIBモジュールによってアサートさ
れたときにIR DMAB BUF AVAIL Lを
デアサートして、新たなコマンド/データがXBIBモ
ジュールによってDMA−Bバッファにロードされたこ
とを指示する。
* IR CPU BUF LOADED L− IR CPU BUF LOADED Lは、CPUコ
マンドがバスアダプタインターフェイス68からXBI
Aファイル84のCPUバッファにロードされて、XB
IBモジュールによって処理される準備ができたことを
指示する。
マンドがバスアダプタインターフェイス68からXBI
Aファイル84のCPUバッファにロードされて、XB
IBモジュールによって処理される準備ができたことを
指示する。
IR CPU BUF LOADED Lは、XBIB
モジュールからのIM CPU XACTION DO
NE L又はIM CPU XACTION DONE
L及びIM XACTION FAULT Lを検出
したときに、XBIAモジュールによってデアサートさ
れる。
モジュールからのIM CPU XACTION DO
NE L又はIM CPU XACTION DONE
L及びIM XACTION FAULT Lを検出
したときに、XBIAモジュールによってデアサートさ
れる。
* IR XMI ERR BIT SEL L− IR XMI ERR BIT SEL Lは、XBI
Aの特定のエラーレジスタの1つにエラービットがセッ
トされたことを指示する。この状態ビットは、XBIB
モジュールがベクター命令(INTR)コマンドをシス
テムバス25へ開始するようにさせる。
Aの特定のエラーレジスタの1つにエラービットがセッ
トされたことを指示する。この状態ビットは、XBIB
モジュールがベクター命令(INTR)コマンドをシス
テムバス25へ開始するようにさせる。
* IR READ DATA AVAIL L− IR READ DATA AVAIL Lは、既に開
始されたDMA読み取りトランザクションのデータがX
BIAファイル84のDMA−A/B受信バッファに得
られ、XBIBモジュールによって読み取られることを
指示する。
始されたDMA読み取りトランザクションのデータがX
BIAファイル84のDMA−A/B受信バッファに得
られ、XBIBモジュールによって読み取られることを
指示する。
IR READ DATA AVAIL Lは、XBI
AファイルのDMA−A/B受信バッファにXMITイ
ンターフェイス68からのデータをロードしたときにX
BIAモジュールによってアサートされる。
AファイルのDMA−A/B受信バッファにXMITイ
ンターフェイス68からのデータをロードしたときにX
BIAモジュールによってアサートされる。
IR READ DATA AVAIL Lは、XBI
BモジュールがIM CLR READ STATUS
Lをアサートしたときに、このモジュールにより「直
接クリア入力」を経てラッチ/フリップへデアサートさ
れる。
BモジュールがIM CLR READ STATUS
Lをアサートしたときに、このモジュールにより「直
接クリア入力」を経てラッチ/フリップへデアサートさ
れる。
* IR READ DATA FAULT L− IR READ DATA FAULT Lは、既に開
始されたDMA読み取りトランザクションが第1の相互
接続モジュール60における回復不能な欠陥によって失
敗に終ったことを指示する。
始されたDMA読み取りトランザクションが第1の相互
接続モジュール60における回復不能な欠陥によって失
敗に終ったことを指示する。
IR READ DATA FAULT Lは、XBI
Aモジュールが次のエラーの1つを検出したときにこの
モジュールによってアサートされる。
Aモジュールが次のエラーの1つを検出したときにこの
モジュールによってアサートされる。
○ XMIファンクションフィールドにおいてデコード
されたRER応答。
されたRER応答。
○ XMIファンクションフィールドにおいて検出され
た読み取りシーケンスエラー。
た読み取りシーケンスエラー。
○ システムバス25の時間切れ。
IR READ DATA FAULT Lは、XBI
BモジュールがIM CLR READ STATUS
Lをアサートするときにこのモジュールにより「直接
クリア入力」を介してラッチ/フリップへデアサートさ
れる。
BモジュールがIM CLR READ STATUS
Lをアサートするときにこのモジュールにより「直接
クリア入力」を介してラッチ/フリップへデアサートさ
れる。
* IR DMA LOC RESPONSE L− IR DMA LOC RESPONSE Lは、既に
開始されたDMA読み取りトランザクションが「ロック
された応答(LOC)」を第1バス相互接続インターフ
ェイス68に返送したことを指示する。
開始されたDMA読み取りトランザクションが「ロック
された応答(LOC)」を第1バス相互接続インターフ
ェイス68に返送したことを指示する。
IR DMA LOC RESPONSE Lは、DM
A読み取り返送データのXMIファンクションフィール
ドにおいてLOC応答が検出された場合に、XBIAモ
ジュールによってアサートされる。
A読み取り返送データのXMIファンクションフィール
ドにおいてLOC応答が検出された場合に、XBIAモ
ジュールによってアサートされる。
IR DMA LOC RESPONSE Lは、XB
IBモジュールがIM CLR READ STATU
S Lをアサートしたときに、このモジュールにより
「直接クリア入力」を経てラッチ/フリップにデアサー
トされる。
IBモジュールがIM CLR READ STATU
S Lをアサートしたときに、このモジュールにより
「直接クリア入力」を経てラッチ/フリップにデアサー
トされる。
* IR ADAPTER RESET L− IR ADAPTER RESET Lは、XBIAの
XMI BERレジスタの(ノードリセット)をアサー
トすることによって発生される。この信号をアサートす
ると、I/Oバス45において電源故障シーケンスが開
始される。
XMI BERレジスタの(ノードリセット)をアサー
トすることによって発生される。この信号をアサートす
ると、I/Oバス45において電源故障シーケンスが開
始される。
* IR XMI AC LO H− IR XMI AC LO Hは、システムバス25か
ら発生される。これがアサートされると、XBIBモジ
ュールはI/Oバス45にBI DC LOをアサート
しなければならない。
ら発生される。これがアサートされると、XBIBモジ
ュールはI/Oバス45にBI DC LOをアサート
しなければならない。
* IR XMI DC LO H− IR XMI DC LO Hは、XMIシステムバス
25から発生される。これがアサートされると、XBI
Bモジュールは、I/Oバス45にBI DC LOを
アサートしなければならない。
25から発生される。これがアサートされると、XBI
Bモジュールは、I/Oバス45にBI DC LOを
アサートしなければならない。
* IR XMI RESET L− IR XMI RESET Lは、システムバス25か
ら発生される。
ら発生される。
前記したように、I/Oバス45の低速のバスサイクル
タイムに基づいて動作する回路へ送信するためにシステ
ムバス25の比較的速いバスサイクルタイムに基づいて
制御信号を発生しようと試みるときに問題が生じる。本
発明は、公知技術の問題を第5図に明確に示したように
克服する。
タイムに基づいて動作する回路へ送信するためにシステ
ムバス25の比較的速いバスサイクルタイムに基づいて
制御信号を発生しようと試みるときに問題が生じる。本
発明は、公知技術の問題を第5図に明確に示したように
克服する。
本発明は、第1インターフェイス回路に接続されてい
て、第1グループの第1制御信号を発生するための信号
発生手段を備えており、これら第1グループの第1制御
信号の各々は、無限のアサーション巾を有する状態信号
を構成し、上記信号発生手段は、これら状態信号に対し
てアサートのみの機能を有している。ここに実施するよ
うに、信号発生手段は、第5図に示す制御論理回路80
と、同期論理回路78とを備えている。
て、第1グループの第1制御信号を発生するための信号
発生手段を備えており、これら第1グループの第1制御
信号の各々は、無限のアサーション巾を有する状態信号
を構成し、上記信号発生手段は、これら状態信号に対し
てアサートのみの機能を有している。ここに実施するよ
うに、信号発生手段は、第5図に示す制御論理回路80
と、同期論理回路78とを備えている。
第5図を参照すれば、ゲートアレイ70の制御論理回路
80から発する制御信号152は、その巾が64nsで
あり、即ちこれはI/Oバス25のサイクルタイムであ
る。この信号152は、同期論理回路78の二重ランク
同期装置として働くフリップ−フロップ158及び16
0の各リセット端子154及び156に供給される。こ
れにより、同期装置のフリップ−フロップ158及び1
60がリセットされる。フリップ−フロップ158の出
力162は、フリップ−フロップ158がリセットされ
たときにデアサートされる。フリップ−フロップ158
のデアサートされた出力162は、インバータ164及
び反転ドライバ166を経て供給されて、IBUS64
に状態信号168(低レベルでアサート)を形成する。
従って、制御信号152は、無限のアサート時間を有す
るアサート状態の状態信号168、AVAIL L、に
変換される。この状態信号168は、IBUS64上の
XBIAモジュール60によって受け取られたLOAD
ED L信号のみに応答してデアサートされる。
80から発する制御信号152は、その巾が64nsで
あり、即ちこれはI/Oバス25のサイクルタイムであ
る。この信号152は、同期論理回路78の二重ランク
同期装置として働くフリップ−フロップ158及び16
0の各リセット端子154及び156に供給される。こ
れにより、同期装置のフリップ−フロップ158及び1
60がリセットされる。フリップ−フロップ158の出
力162は、フリップ−フロップ158がリセットされ
たときにデアサートされる。フリップ−フロップ158
のデアサートされた出力162は、インバータ164及
び反転ドライバ166を経て供給されて、IBUS64
に状態信号168(低レベルでアサート)を形成する。
従って、制御信号152は、無限のアサート時間を有す
るアサート状態の状態信号168、AVAIL L、に
変換される。この状態信号168は、IBUS64上の
XBIAモジュール60によって受け取られたLOAD
ED L信号のみに応答してデアサートされる。
信号168、AVAIL L、は、反転バス受信回路1
70を経て、フリップ−フロップ174及び176で構
成された二重ランク同期装置172の入力に供給され
る。フリップ−フロップ174は、I/Oバス45を制
御するクロック信号から導出された多相クロック信号の
1つの相によってクロックされる。フリップ−フロップ
174の出力178は、フリップ−フロップ176の入
力に供給される。フリップ−フロップ176の出力信号
180はクロック端子によってクロックされ、この端子
は、I/Oバス45を制御するクロック信号から導出さ
れた多相クロック信号の第2相が供給される。フリップ
−フロップ176の出力180は、二重ランク同期装置
172の同期作用により、状態信号168の論理レベル
AVAIL Lに確実に確立される。従って、比較的速
いシステムバス25のクロック信号から導出された制御
信号152は、比較的低速のI/Oバス45から導出さ
れたクロック信号に対して同期作動される回路100に
よって用いるように正確に且つ確実に捕らえられる。
70を経て、フリップ−フロップ174及び176で構
成された二重ランク同期装置172の入力に供給され
る。フリップ−フロップ174は、I/Oバス45を制
御するクロック信号から導出された多相クロック信号の
1つの相によってクロックされる。フリップ−フロップ
174の出力178は、フリップ−フロップ176の入
力に供給される。フリップ−フロップ176の出力信号
180はクロック端子によってクロックされ、この端子
は、I/Oバス45を制御するクロック信号から導出さ
れた多相クロック信号の第2相が供給される。フリップ
−フロップ176の出力180は、二重ランク同期装置
172の同期作用により、状態信号168の論理レベル
AVAIL Lに確実に確立される。従って、比較的速
いシステムバス25のクロック信号から導出された制御
信号152は、比較的低速のI/Oバス45から導出さ
れたクロック信号に対して同期作動される回路100に
よって用いるように正確に且つ確実に捕らえられる。
回路100は、出力180からの同期した状態信号を検
出した際に、例えば、200ns(I/Oバス45のバ
スサイクルタイム)の一定巾を有する制御信号182を
発生する。本発明は、相互接続バスを経て制御手段に接
続されていて第2グループの第1制御信号に応答して状
態信号をデアサートするためのデアサート手段を備えて
いる。ここに実施するように、デアサート手段は、バス
受信回路186と、2入力のオアゲート188とを備え
ている。
出した際に、例えば、200ns(I/Oバス45のバ
スサイクルタイム)の一定巾を有する制御信号182を
発生する。本発明は、相互接続バスを経て制御手段に接
続されていて第2グループの第1制御信号に応答して状
態信号をデアサートするためのデアサート手段を備えて
いる。ここに実施するように、デアサート手段は、バス
受信回路186と、2入力のオアゲート188とを備え
ている。
制御信号182は、ドライバ回路184を経、IBUS
64を経、受信回路186を経て、オアゲート188に
供給される。オアゲート188の出力は、二重ランク同
期装置150のフリップ−フロップ160の入力に供給
される。フリップ−フロップ206のクロック端子19
2には、システムバス25を制御する例えば64nsの
高速クロック信号から導出された多相クロック信号の1
つの相が供給される。フリップ−フロップ160の出力
190はフリップ−フロップ158の入力に送られ、そ
のクロック端子194には、システムバス25を制御す
る高速クロック信号から導出された多相クロック信号の
第2の相が供給される。出力信号162はオアゲート1
88の入力端子にフィードバックされ、これにより、同
期装置150のフリップ−フロップ158及び160が
それらのクロック入力端子192及び194によってリ
セットされないようにする。フリップ−フロップ158
の出力162は、システムバス25から導出されたクロ
ック信号に対して同期して作動される回路80によって
用いるように、制御信号182、LOADED L、の
アサート論理状態に確実に確立される。従って、比較的
低速のI/Oバス45のクロック信号から導出された制
御信号182は、比較的高速のシステムバス25から導
出されたクロック信号に対して同期して作動される回路
80によって用いるように、正確に且つ確実に捕らえら
れる。制御論理回路80は、次いで、システムバス25
上のAVAIL及びLOADED信号に関連したバッフ
ァにデータを送信するためにシステムバス25において
トランザクションを開始する。
64を経、受信回路186を経て、オアゲート188に
供給される。オアゲート188の出力は、二重ランク同
期装置150のフリップ−フロップ160の入力に供給
される。フリップ−フロップ206のクロック端子19
2には、システムバス25を制御する例えば64nsの
高速クロック信号から導出された多相クロック信号の1
つの相が供給される。フリップ−フロップ160の出力
190はフリップ−フロップ158の入力に送られ、そ
のクロック端子194には、システムバス25を制御す
る高速クロック信号から導出された多相クロック信号の
第2の相が供給される。出力信号162はオアゲート1
88の入力端子にフィードバックされ、これにより、同
期装置150のフリップ−フロップ158及び160が
それらのクロック入力端子192及び194によってリ
セットされないようにする。フリップ−フロップ158
の出力162は、システムバス25から導出されたクロ
ック信号に対して同期して作動される回路80によって
用いるように、制御信号182、LOADED L、の
アサート論理状態に確実に確立される。従って、比較的
低速のI/Oバス45のクロック信号から導出された制
御信号182は、比較的高速のシステムバス25から導
出されたクロック信号に対して同期して作動される回路
80によって用いるように、正確に且つ確実に捕らえら
れる。制御論理回路80は、次いで、システムバス25
上のAVAIL及びLOADED信号に関連したバッフ
ァにデータを送信するためにシステムバス25において
トランザクションを開始する。
フリップ−フロップ158のアサートされた出力162
は、インバータ164及び反転ドライバ166を経てI
BUS64に供給される。従って、制御信号152は、
状態信号168、AVAILのデアサート状態に変換さ
れる。
は、インバータ164及び反転ドライバ166を経てI
BUS64に供給される。従って、制御信号152は、
状態信号168、AVAILのデアサート状態に変換さ
れる。
スレーブシーケンサ論理回路100は、アダプタモジュ
ール60と62との間の全ての転送を制御する。従っ
て、スレーブシーケンサ論理回路100は、第1バスと
第2バスとの間のデータ転送を制御すると共に第2グル
ープの第1制御信号を発生するための制御手段を構成
し、上記第2グループの第1制御信号の各々は、一定の
巾を有しており、そして上記信号発生手段は、上記制御
信号に対してアサート及びデアサート機能を有してい
る。二重ランクの同期装置172は、相互接続バスを経
て信号発生手段に接続された同期手段であって、第2の
クロック信号に基づいて状態信号を制御手段へ通すよう
な同期手段を構成する。
ール60と62との間の全ての転送を制御する。従っ
て、スレーブシーケンサ論理回路100は、第1バスと
第2バスとの間のデータ転送を制御すると共に第2グル
ープの第1制御信号を発生するための制御手段を構成
し、上記第2グループの第1制御信号の各々は、一定の
巾を有しており、そして上記信号発生手段は、上記制御
信号に対してアサート及びデアサート機能を有してい
る。二重ランクの同期装置172は、相互接続バスを経
て信号発生手段に接続された同期手段であって、第2の
クロック信号に基づいて状態信号を制御手段へ通すよう
な同期手段を構成する。
第4図に130で示されていてXBIAモジュール60
からXBIBモジュール62へ伝播する信号は、第5図
の信号168と同様に作用し、第1グループの第1制御
信号を構成する。第4図に130で示されていてXBI
Bモジュール62からXBIAモジュール60へと伝播
する信号は、第5図の信号182と同様に作用して、第
2グループの第1制御信号を構成する。
からXBIBモジュール62へ伝播する信号は、第5図
の信号168と同様に作用し、第1グループの第1制御
信号を構成する。第4図に130で示されていてXBI
Bモジュール62からXBIAモジュール60へと伝播
する信号は、第5図の信号182と同様に作用して、第
2グループの第1制御信号を構成する。
例えば、レジスタファイル86のバッファがデータの受
け取りに使用できるときには、BUFFER AVAI
LABLE信号が発生されて、IBUS64を経て供給
される。次いで、データは、XBIBモジュール62か
ら、BUFFER AVAILABLE信号に関連した
レジスタファイルへ書き込まれる。実行されているトラ
ンザクションの形式によって決定される全ての必要なデ
ータがバッファに書き込まれると、XBIBモジュール
62は、I/Oバス45のサイクルタイムに等しいアサ
ート時間巾を有するBUFFER LOADED信号を
発生する。
け取りに使用できるときには、BUFFER AVAI
LABLE信号が発生されて、IBUS64を経て供給
される。次いで、データは、XBIBモジュール62か
ら、BUFFER AVAILABLE信号に関連した
レジスタファイルへ書き込まれる。実行されているトラ
ンザクションの形式によって決定される全ての必要なデ
ータがバッファに書き込まれると、XBIBモジュール
62は、I/Oバス45のサイクルタイムに等しいアサ
ート時間巾を有するBUFFER LOADED信号を
発生する。
従って、本発明は、バッファがデータを受け取りできる
ときにIBUSにBUFFER AVAILABLE信
号をアサートし、IBUS64を経て受け取ったBUF
FER LOADED信号のみに応答してBUFFER
LOADED信号をデアサートし、そしてBUFFE
R LOADED信号に応答してバッファからシステム
バス25へバスインターフェイス回路68を作動させる
ための第1制御手段を具備する。ここに実施するよう
に、この第1制御手段は、制御論理回路80と、同期論
理回路78と、バス受信回路186と、XBIAモジュ
ール60のオアゲート188とを備えている。
ときにIBUSにBUFFER AVAILABLE信
号をアサートし、IBUS64を経て受け取ったBUF
FER LOADED信号のみに応答してBUFFER
LOADED信号をデアサートし、そしてBUFFE
R LOADED信号に応答してバッファからシステム
バス25へバスインターフェイス回路68を作動させる
ための第1制御手段を具備する。ここに実施するよう
に、この第1制御手段は、制御論理回路80と、同期論
理回路78と、バス受信回路186と、XBIAモジュ
ール60のオアゲート188とを備えている。
本発明は、更に、I/Oバス45を経て受け取った信号
に応答してシステムバス25とI/Oバス45との間で
IBUS64を経てデータを転送するトランザクション
を開始するための第2制御信号を備えている。これらの
トランザクションでは、XBIBモジュールからXBI
Aモジュールへ所定量のデータを転送することが必要と
される。この制御手段は、BUFFER AVAILA
BLE信号がアサートされたときにのみIBUS64を
介してXBIBアダプタモジュール62からXBIAア
ダプタモジュール60へデータを送信するための手段
と、所定量のデータがXBIAアダプタモジュール62
へ送信されたときにBUFFER LOADED信号を
発生するための手段とを備えている。ここに実施するよ
うに、データを送信しそして信号を発生する手段を含む
第2制御手段は、マスター及びスレーブシーケンサ論理
回路98及び100を備えている。
に応答してシステムバス25とI/Oバス45との間で
IBUS64を経てデータを転送するトランザクション
を開始するための第2制御信号を備えている。これらの
トランザクションでは、XBIBモジュールからXBI
Aモジュールへ所定量のデータを転送することが必要と
される。この制御手段は、BUFFER AVAILA
BLE信号がアサートされたときにのみIBUS64を
介してXBIBアダプタモジュール62からXBIAア
ダプタモジュール60へデータを送信するための手段
と、所定量のデータがXBIAアダプタモジュール62
へ送信されたときにBUFFER LOADED信号を
発生するための手段とを備えている。ここに実施するよ
うに、データを送信しそして信号を発生する手段を含む
第2制御手段は、マスター及びスレーブシーケンサ論理
回路98及び100を備えている。
第6図を参照すれば、バッファ記憶領域82は、アドレ
ス0−15及びコマンドラインI(3:0)によって指
定された多数の記憶位置を含んでいる。バッファ記憶領
域82のアドレスは、XBIBモジュール62によりI
BUS64のFADDRアドレスラインにアサートさ
れ、IBUSデータラインD(31:0)、IBUSコ
マンドラインI(3:0)及びIBUSパリティライン
P(0)を経てバッファ領域82のアドレスされた記憶
位置にデータを書き込んだりそこからデータを読み取っ
たりできるようにする。
ス0−15及びコマンドラインI(3:0)によって指
定された多数の記憶位置を含んでいる。バッファ記憶領
域82のアドレスは、XBIBモジュール62によりI
BUS64のFADDRアドレスラインにアサートさ
れ、IBUSデータラインD(31:0)、IBUSコ
マンドラインI(3:0)及びIBUSパリティライン
P(0)を経てバッファ領域82のアドレスされた記憶
位置にデータを書き込んだりそこからデータを読み取っ
たりできるようにする。
バッファ領域82の位置は、機能的には、受信レジスタ
ファイル84のCPU書き込みバッファ200及びDM
A A/Bバッファ202と、受信レジスタファイル8
6のCPU読み取りバッファ204、DMA−A書き込
みバッファ206及びDMA−B書き込みバッファ20
8とに編成される。
ファイル84のCPU書き込みバッファ200及びDM
A A/Bバッファ202と、受信レジスタファイル8
6のCPU読み取りバッファ204、DMA−A書き込
みバッファ206及びDMA−B書き込みバッファ20
8とに編成される。
レジスタファイル84及び86と、これらレジスタファ
イルに関連したIBUS信号とが第6図に明確に示され
ている。受信レジスタファイル84は、システムバス2
5に接続されたノードから発生されてI/Oバス45に
接続されたノードへ送られるデータのための一時的な記
憶位置を形成する。これに対応的に、送信レジスタファ
イル86は、I/Oバス45に接続されたノードから発
生されてシステムバス25に接続されたノードへ送られ
るデータのための一連の一時的な記憶位置を形成する。
受信レジスタファイル84は、IBUS64に対する読
み取りのみのファイルであり、送信レジスタファイル8
6は、IBUS64に対する書き込みのみのファイルで
ある。
イルに関連したIBUS信号とが第6図に明確に示され
ている。受信レジスタファイル84は、システムバス2
5に接続されたノードから発生されてI/Oバス45に
接続されたノードへ送られるデータのための一時的な記
憶位置を形成する。これに対応的に、送信レジスタファ
イル86は、I/Oバス45に接続されたノードから発
生されてシステムバス25に接続されたノードへ送られ
るデータのための一連の一時的な記憶位置を形成する。
受信レジスタファイル84は、IBUS64に対する読
み取りのみのファイルであり、送信レジスタファイル8
6は、IBUS64に対する書き込みのみのファイルで
ある。
好ましい実施例では、複数のDMA書き込みバッファを
設けることにより高い性能が得られ、システムバス25
の保留特性の利点を得ることができる。特定用途の条件
に応じて更に多数の又は少数のバッファを設けることも
できる。
設けることにより高い性能が得られ、システムバス25
の保留特性の利点を得ることができる。特定用途の条件
に応じて更に多数の又は少数のバッファを設けることも
できる。
CPU書き込みバッファ200は、バッファ記憶領域ア
ドレスが0の第1位置を備え、この位置は、CPUトラ
ンザクション、即ちシステムバス25に接続されたノー
ドによって開始されたトランザクションに関連してシス
テムバス25から受け取ったコマンド/アドレスワード
を記憶する。CPU書き込みバッファ200は、アドレ
スが1の第2記憶位置を備え、この位置は、システムバ
ス25からI/Oバス45に接続されたノードへ書き込
まれるべきデータを記憶するものである。
ドレスが0の第1位置を備え、この位置は、CPUトラ
ンザクション、即ちシステムバス25に接続されたノー
ドによって開始されたトランザクションに関連してシス
テムバス25から受け取ったコマンド/アドレスワード
を記憶する。CPU書き込みバッファ200は、アドレ
スが1の第2記憶位置を備え、この位置は、システムバ
ス25からI/Oバス45に接続されたノードへ書き込
まれるべきデータを記憶するものである。
受信レジスタファイル84のDMA読み取りバッファ2
00は、I/Oバス45に接続されたノードによって開
始された読み取りトランザクションに応答してシステム
バス25を通して接続されたメモリモードから検索され
たデータを記憶するための4つの位置で構成される。
00は、I/Oバス45に接続されたノードによって開
始された読み取りトランザクションに応答してシステム
バス25を通して接続されたメモリモードから検索され
たデータを記憶するための4つの位置で構成される。
CPUの部分204は、システムバス25に接続された
ノードによって開始された読み取りトランザクションに
応答してI/Oバス45に接続されたI/O装置から検
索されたデータを一時的に記憶するための1つの記憶位
置より成る。同一のDMA書き込みバッファ206及び
208は、I/Oバス45に接続されたノードによって
開始された書き込みトランザクションに応答してシステ
ムバス25に接続されたノードに送られるコマンド/ア
ドレスワードを一時的に記憶する。レジスタファイル8
4及び86の各記憶位置のアドレスは、第6図の各記憶
位置の右に示されている。別々のBUFFER AVA
ILABLE及びBUFFER LOADED信号が各
々のDMA TRANSMITバッファに組み合わされ
ている。
ノードによって開始された読み取りトランザクションに
応答してI/Oバス45に接続されたI/O装置から検
索されたデータを一時的に記憶するための1つの記憶位
置より成る。同一のDMA書き込みバッファ206及び
208は、I/Oバス45に接続されたノードによって
開始された書き込みトランザクションに応答してシステ
ムバス25に接続されたノードに送られるコマンド/ア
ドレスワードを一時的に記憶する。レジスタファイル8
4及び86の各記憶位置のアドレスは、第6図の各記憶
位置の右に示されている。別々のBUFFER AVA
ILABLE及びBUFFER LOADED信号が各
々のDMA TRANSMITバッファに組み合わされ
ている。
第7図は、受信レジスタファイル84に記憶されたデー
タのフォーマットを示している。レジスタファイル84
は、第7図においては、システムバスフォーマット形態
230及びIBUSフォーマット232で示されてい
る。レジスタファイル84には1組の記憶位置しか設け
られないことを理解されたい。然し乍ら、データは、2
30で示されたフォーマットでシステムバス25からレ
ジスタファイル84へ読み込まれ、そして232で示さ
れたフォーマットでレジスタファイル84からIBUS
64を経て読み出される。フォーマット230のデータ
の記憶は、制御論理回路80によって制御され、XBI
Bモジュール62のスレーブシーケンサ論理回路100
又はマスターシーケンサ論理回路98によって指定され
たフォーマットでレジスタファイル84から読み出され
る。
タのフォーマットを示している。レジスタファイル84
は、第7図においては、システムバスフォーマット形態
230及びIBUSフォーマット232で示されてい
る。レジスタファイル84には1組の記憶位置しか設け
られないことを理解されたい。然し乍ら、データは、2
30で示されたフォーマットでシステムバス25からレ
ジスタファイル84へ読み込まれ、そして232で示さ
れたフォーマットでレジスタファイル84からIBUS
64を経て読み出される。フォーマット230のデータ
の記憶は、制御論理回路80によって制御され、XBI
Bモジュール62のスレーブシーケンサ論理回路100
又はマスターシーケンサ論理回路98によって指定され
たフォーマットでレジスタファイル84から読み出され
る。
同様に、第8図は、レジスタファイル86に記憶される
データのフォーマットを示している。データは、IBU
S64から32ビットフォーマットで受け取られ、フォ
ーマット242で示されたように0−15と番号付けさ
れた記憶位置に記憶される。これらの記憶位置に記憶さ
れたデータは、次いで、読み出されて、240で示され
たフォーマットでシステムバス25に送られる。フォー
マット240及び242は全く同じ記憶位置を表わして
いるが、このような記憶位置にデータを書き込んだりそ
こから読み出したりする方法の相違点しか表わしていな
い。
データのフォーマットを示している。データは、IBU
S64から32ビットフォーマットで受け取られ、フォ
ーマット242で示されたように0−15と番号付けさ
れた記憶位置に記憶される。これらの記憶位置に記憶さ
れたデータは、次いで、読み出されて、240で示され
たフォーマットでシステムバス25に送られる。フォー
マット240及び242は全く同じ記憶位置を表わして
いるが、このような記憶位置にデータを書き込んだりそ
こから読み出したりする方法の相違点しか表わしていな
い。
書き込みトランザクションがシステムバス25に接続さ
れたノードによって開始されそして受信レジスタファイ
ル84のCPU部分200にコマンド/アドレス及び書
き込みデータワードが記憶されると、制御論理回路80
はCPU BUFFER LOADED信号を発生し、
これは、無限のアサート時間巾を有する状態信号として
相互接続バス64を経てXBIBモジュール62へ送ら
れる。この信号は、マスターシーケンサ論理回路98に
送られ、該回路は、コマンド/アドレス及びデータワー
ドをCPU書き込みバッファ200から読み取る。これ
は、IBUS64にFILE READ ENABLE
信号をアサートしてデータ転送の方向をXBIAモジュ
ール60からIBUS64を経てXBIBモジュール6
2への方向にセットし、FADDRアドレスラインに0
のアドレスを発生し、そしてIBUS64のコマンド/
アドレスをデータ路レジスタ及び転送論理回路96へロ
ードすることにより達成される。コマンド/アドレスワ
ードが第6図に示すように位置0から受け取られたとき
には、マスターシーケンサ論理回路98がFADDRラ
インにアドレス「1」を発生し、そしてIBUS64の
書き込みデータ情報をデータ路レジスタ及び転送論理回
路96にロードする。マスターシーケンサ論理回路98
は、制御ライン102に適当な信号を発生して、データ
路レジスタ及び転送回路96からBCIバス94及びバ
スインターフェイス回路92を経てI/Oバス25へデ
ータを転送させる。マスターシーケンサ論理回路98が
動作を完了すると、CPU XACTIONDONE信
号をアサートし、XBIAモジュール60の制御論理回
路80がCPU BUFFER LOADED信号をデ
アサートするようにさせる。
れたノードによって開始されそして受信レジスタファイ
ル84のCPU部分200にコマンド/アドレス及び書
き込みデータワードが記憶されると、制御論理回路80
はCPU BUFFER LOADED信号を発生し、
これは、無限のアサート時間巾を有する状態信号として
相互接続バス64を経てXBIBモジュール62へ送ら
れる。この信号は、マスターシーケンサ論理回路98に
送られ、該回路は、コマンド/アドレス及びデータワー
ドをCPU書き込みバッファ200から読み取る。これ
は、IBUS64にFILE READ ENABLE
信号をアサートしてデータ転送の方向をXBIAモジュ
ール60からIBUS64を経てXBIBモジュール6
2への方向にセットし、FADDRアドレスラインに0
のアドレスを発生し、そしてIBUS64のコマンド/
アドレスをデータ路レジスタ及び転送論理回路96へロ
ードすることにより達成される。コマンド/アドレスワ
ードが第6図に示すように位置0から受け取られたとき
には、マスターシーケンサ論理回路98がFADDRラ
インにアドレス「1」を発生し、そしてIBUS64の
書き込みデータ情報をデータ路レジスタ及び転送論理回
路96にロードする。マスターシーケンサ論理回路98
は、制御ライン102に適当な信号を発生して、データ
路レジスタ及び転送回路96からBCIバス94及びバ
スインターフェイス回路92を経てI/Oバス25へデ
ータを転送させる。マスターシーケンサ論理回路98が
動作を完了すると、CPU XACTIONDONE信
号をアサートし、XBIAモジュール60の制御論理回
路80がCPU BUFFER LOADED信号をデ
アサートするようにさせる。
同様に、システムバス25のメモリ装置がI/Oバス4
5に接続されたノードによって開始された読み取りトラ
ンザクションに応答してシステムバス25からXBIA
モジュール60へデータを転送するときには、制御論理
回路80が無限のアサート時間中READ DATA
AVAILABLE信号を発生する。スレーブシーケン
サ論理回路100は、読み取りデータを処理し、それを
I/Oバス45上の要求を発しているノードへ送り、そ
してCLEAR READ STATUS信号を発生し
て、制御論理回路80がREAD DATA AVAI
LABLE信号をデアサートするようにさせる。
5に接続されたノードによって開始された読み取りトラ
ンザクションに応答してシステムバス25からXBIA
モジュール60へデータを転送するときには、制御論理
回路80が無限のアサート時間中READ DATA
AVAILABLE信号を発生する。スレーブシーケン
サ論理回路100は、読み取りデータを処理し、それを
I/Oバス45上の要求を発しているノードへ送り、そ
してCLEAR READ STATUS信号を発生し
て、制御論理回路80がREAD DATA AVAI
LABLE信号をデアサートするようにさせる。
同様に、スレーブシーケンサ論理回路100は、BUF
FER AVAILABLE信号の状態を監視する。I
/Oバス45に接続されたノードがシステムバス25に
接続されたノードにデータを書き込もうとするときに
は、スレーブシーケンサ論理回路100が、DMA A
バッファ及びDMA Bバッファに関連したBUFFE
R AVAILABLE信号をサンプリングし、そして
対応するBUFFER AVAILABLE信号がアサ
ートされている場合にはコマンド/アドレス及びデータ
ワードをバッファに書き込む。これは、特定の記憶位置
を選択するようにFADDRアドレスラインを選択的に
付勢し、IBUS64を介しての送信方向を逆転するよ
うにFILE READ ENABLEラインをデアサ
ートし、そしてFILE LOAD STROBE信号
を瞬間的にアサートすることによりコマンド/アドレス
及びデータワードを適当な記憶位置に書き込むことによ
って行なわれる。XBIBモジュールによって書き込み
動作が完了したときには、スレーブシーケンサ論理回路
100は適当なBUFFER LOADED信号をアサ
ートし、制御論理回路80が対応するBUFFER A
VAILABLE信号をデアサートするようにさせ、そ
してコマンド/アドレス及びデータワードをバッファか
らシステムバス25へ送信し始めるようにさせる。
FER AVAILABLE信号の状態を監視する。I
/Oバス45に接続されたノードがシステムバス25に
接続されたノードにデータを書き込もうとするときに
は、スレーブシーケンサ論理回路100が、DMA A
バッファ及びDMA Bバッファに関連したBUFFE
R AVAILABLE信号をサンプリングし、そして
対応するBUFFER AVAILABLE信号がアサ
ートされている場合にはコマンド/アドレス及びデータ
ワードをバッファに書き込む。これは、特定の記憶位置
を選択するようにFADDRアドレスラインを選択的に
付勢し、IBUS64を介しての送信方向を逆転するよ
うにFILE READ ENABLEラインをデアサ
ートし、そしてFILE LOAD STROBE信号
を瞬間的にアサートすることによりコマンド/アドレス
及びデータワードを適当な記憶位置に書き込むことによ
って行なわれる。XBIBモジュールによって書き込み
動作が完了したときには、スレーブシーケンサ論理回路
100は適当なBUFFER LOADED信号をアサ
ートし、制御論理回路80が対応するBUFFER A
VAILABLE信号をデアサートするようにさせ、そ
してコマンド/アドレス及びデータワードをバッファか
らシステムバス25へ送信し始めるようにさせる。
第9図、第10図、第11図及び第12図は、システム
バス25とI/Oバス45との間でデータを転送するた
めにIBUS64において行なわれる信号の作用を詳細
に示している。
バス25とI/Oバス45との間でデータを転送するた
めにIBUS64において行なわれる信号の作用を詳細
に示している。
第9図は、4つのデータワードがI/Oバス45に接続
されたノードからシステムバス25に接続されたノード
へ送信されるDMA書き込みトランザクションの実行中
にスレーブシーケンサ論理回路100及び制御論理回路
80によってIBUS64に発生される信号の相関関係
を示すタイミング図である。前記米国特許及び米国特許
出願第07/044,952号に「オクタ−ワード書き
込みトランザクション」と示されたこのトランザクショ
ンは、I/Oバス45のコマンドラインに直接対応する
BCII(3:0)ライン上に適当なコマンド信号が存
在することによって確認される。IBUS64上の各ト
ランザクションは、前記米国特許第4,661,905
号に詳細に示されたようにI/Oバス45の標準的なト
ランザクションシーケンスに基づいてXBIBモジュー
ル62によって制御される。
されたノードからシステムバス25に接続されたノード
へ送信されるDMA書き込みトランザクションの実行中
にスレーブシーケンサ論理回路100及び制御論理回路
80によってIBUS64に発生される信号の相関関係
を示すタイミング図である。前記米国特許及び米国特許
出願第07/044,952号に「オクタ−ワード書き
込みトランザクション」と示されたこのトランザクショ
ンは、I/Oバス45のコマンドラインに直接対応する
BCII(3:0)ライン上に適当なコマンド信号が存
在することによって確認される。IBUS64上の各ト
ランザクションは、前記米国特許第4,661,905
号に詳細に示されたようにI/Oバス45の標準的なト
ランザクションシーケンスに基づいてXBIBモジュー
ル62によって制御される。
スレーブシーケンサ論理回路100は、オクタ−ワード
書き込みトランザクションを必要とするコードを検出す
ると、第9図のポイント300において送信レジスタフ
ァイル86のDMA−A及びDMA−B書き込みバッフ
ァに対応するBUFFER AVAILABLEライン
の状態をサンプリングする。BUFFER AVALL
ABLE信号がアサートされると、スレーブシーケンサ
論理回路100は、I/Oバス45を経て受け取ったコ
マンド/アドレス情報を送信レジスタファイル86のコ
マンド/アドレス位置に書き込む。DMA−Aバッファ
が使用できると仮定すると、これは、第6図に示すよう
にDMA−Aバッファ206のコマンド/記憶位置のア
ドレスに対応するFADDRラインに「3」を出力する
ことによって達成される。IBUS64のFADDRア
ドレスラインにアドレスコードがアサートされる時間中
には、スレーブシーケンサの論理回路100が第9図に
304で示されたFILE LOAD STROBE信
号をアサートする。FILE ROAD ENABLE
ラインがデアサートされているので、IBUS64は、
XBIBモジュール62からXBIAモジュール60へ
の転送を行ない、I/Oバス45からBCIバス94を
経て受け取ったコマンド/アドレス情報をDMA−Aバ
ッファ206のコマンド/アドレス記憶位置に入れるよ
うにさせる。バスサイクル302に続くI/Oバスサイ
クル、即ちI/Oバス45における通常のトランザクシ
ョン中に他のファンクションが通常実行されるサイクル
の間に、IBUS64を横切って送られるデータはな
い。
書き込みトランザクションを必要とするコードを検出す
ると、第9図のポイント300において送信レジスタフ
ァイル86のDMA−A及びDMA−B書き込みバッフ
ァに対応するBUFFER AVAILABLEライン
の状態をサンプリングする。BUFFER AVALL
ABLE信号がアサートされると、スレーブシーケンサ
論理回路100は、I/Oバス45を経て受け取ったコ
マンド/アドレス情報を送信レジスタファイル86のコ
マンド/アドレス位置に書き込む。DMA−Aバッファ
が使用できると仮定すると、これは、第6図に示すよう
にDMA−Aバッファ206のコマンド/記憶位置のア
ドレスに対応するFADDRラインに「3」を出力する
ことによって達成される。IBUS64のFADDRア
ドレスラインにアドレスコードがアサートされる時間中
には、スレーブシーケンサの論理回路100が第9図に
304で示されたFILE LOAD STROBE信
号をアサートする。FILE ROAD ENABLE
ラインがデアサートされているので、IBUS64は、
XBIBモジュール62からXBIAモジュール60へ
の転送を行ない、I/Oバス45からBCIバス94を
経て受け取ったコマンド/アドレス情報をDMA−Aバ
ッファ206のコマンド/アドレス記憶位置に入れるよ
うにさせる。バスサイクル302に続くI/Oバスサイ
クル、即ちI/Oバス45における通常のトランザクシ
ョン中に他のファンクションが通常実行されるサイクル
の間に、IBUS64を横切って送られるデータはな
い。
306で示された次の4つのバスサイクル中には、スレ
ーブシーケンサ論理回路100は、第6図に示すよう
に、DMA−A書き込みバッファ206の書き込みデー
タ記憶位置に関連したアドレス4、5、6及び7をIB
US64のFADDRラインに順次出力する。適当なア
ドレスIBUS64のFADDRアドレスラインにアサ
ートされる間に、FILE LOAD STROBE信
号がアサートされて、I/Oバス45を経て受け取った
書き込みデータ情報をXBIBモジュール62からDM
A−Aバッファ206の適当な記憶位置へ書き込みさせ
る。
ーブシーケンサ論理回路100は、第6図に示すよう
に、DMA−A書き込みバッファ206の書き込みデー
タ記憶位置に関連したアドレス4、5、6及び7をIB
US64のFADDRラインに順次出力する。適当なア
ドレスIBUS64のFADDRアドレスラインにアサ
ートされる間に、FILE LOAD STROBE信
号がアサートされて、I/Oバス45を経て受け取った
書き込みデータ情報をXBIBモジュール62からDM
A−Aバッファ206の適当な記憶位置へ書き込みさせ
る。
トランザクションの最後のデータワードをアサートする
のと同時に、スレーブシーケンサ論理回路100は、D
MA−Aバッファに関連したBUFFER LOADE
D信号をアサートし、XBIBモジュール62がバッフ
ァのロード動作を完了したことを指示する。前記したよ
うに、BUFFER LOADED信号は、BUFFE
R AVAILABLE信号をデアサートさせ、制御論
理回路80は、米国特許出願第07/044,952号
に開示された標準的なシステムバスプロトコルに基づい
て書き込みデータ情報をシステムバス25を経て行き先
ノードへ送信させるトランザクションをシステムバス2
5において開始させる。
のと同時に、スレーブシーケンサ論理回路100は、D
MA−Aバッファに関連したBUFFER LOADE
D信号をアサートし、XBIBモジュール62がバッフ
ァのロード動作を完了したことを指示する。前記したよ
うに、BUFFER LOADED信号は、BUFFE
R AVAILABLE信号をデアサートさせ、制御論
理回路80は、米国特許出願第07/044,952号
に開示された標準的なシステムバスプロトコルに基づい
て書き込みデータ情報をシステムバス25を経て行き先
ノードへ送信させるトランザクションをシステムバス2
5において開始させる。
システムバス25の制御を成功裡に仲裁するXBIAモ
ジュール60の能力によって決定された時間の後に、書
き込みトランザクションがシステムバス25を介して完
了し、送信レジスタファイル86のDMA−A書き込み
バッファを空にさせる。このとき、制御論理回路80
は、適当なBUFFER AVAILABLE信号を再
アサートし、DMA−A書き込みバッファがXBIBモ
ジュール62からのデータの受信にもう一度使用できる
ことを指示する。
ジュール60の能力によって決定された時間の後に、書
き込みトランザクションがシステムバス25を介して完
了し、送信レジスタファイル86のDMA−A書き込み
バッファを空にさせる。このとき、制御論理回路80
は、適当なBUFFER AVAILABLE信号を再
アサートし、DMA−A書き込みバッファがXBIBモ
ジュール62からのデータの受信にもう一度使用できる
ことを指示する。
第10図は、DMAオクタ−ワード読み取りトランザク
ション、即ちI/Oバス45に接続されたノードによっ
て開始されるトランザクションを実行するための信号を
IBUS64に発生し、システムバス25に接続された
記憶ノードから4つの32ビットワードを検索させると
共にこれらワードをIBUS64及びI/Oバス45を
経て開始ノードへ返送する際のスレーブシーケンサ論理
回路100及び制御論理回路80の動作を示す代表的な
タイミング図である。適当なノードコマンド情報がI/
Oバス45から受け取られ、BCII(3:0)ライン
を経てスレーブシーケンサ論理回路100へ供給され
る。この情報は、スレーブシーケンサ論理回路100に
よりオクタ−ワード読み取りトランザクションの要求と
してデコードされる。スレーブシーケンサ論理回路10
0は、第10図に320で示された時間にBUFFER
AVAILABLEラインをサンプリングし、BUF
FER AVAILABLE信号がアサートされたこと
を検出する。次いで、スレーブシーケンサ論理回路10
0は、IBUS64のFADDRアドレスラインにアド
レス「3」を出力し、これはDMA−A書き込みバッフ
ァ206のコマンド/アドレス記憶位置のアドレスに対
応するものである。
ション、即ちI/Oバス45に接続されたノードによっ
て開始されるトランザクションを実行するための信号を
IBUS64に発生し、システムバス25に接続された
記憶ノードから4つの32ビットワードを検索させると
共にこれらワードをIBUS64及びI/Oバス45を
経て開始ノードへ返送する際のスレーブシーケンサ論理
回路100及び制御論理回路80の動作を示す代表的な
タイミング図である。適当なノードコマンド情報がI/
Oバス45から受け取られ、BCII(3:0)ライン
を経てスレーブシーケンサ論理回路100へ供給され
る。この情報は、スレーブシーケンサ論理回路100に
よりオクタ−ワード読み取りトランザクションの要求と
してデコードされる。スレーブシーケンサ論理回路10
0は、第10図に320で示された時間にBUFFER
AVAILABLEラインをサンプリングし、BUF
FER AVAILABLE信号がアサートされたこと
を検出する。次いで、スレーブシーケンサ論理回路10
0は、IBUS64のFADDRアドレスラインにアド
レス「3」を出力し、これはDMA−A書き込みバッフ
ァ206のコマンド/アドレス記憶位置のアドレスに対
応するものである。
FILE LOAD STROBE信号は、324にお
いて瞬間的にアサートされ、I/Oバス45から受け取
ったコマンド/アドレス情報をDMA−Aバッファ20
6のコマンド/アドレス記憶位置に書き込ませる。DM
A読み取りトランザクションのためにXBIBモジュー
ル62からXBIAモジュール60へ転送しなければな
らないデータ量は、1つのコマンド/アドレス情報に過
ぎないので、適当なBUFFER LOADED信号が
アサートされると同時に、コマンド/アドレスワードが
DMA−Aバッファ206のコマンド/アドレス記憶位
置に書き込まれる。これにより、BUFFER AVA
ILABLE信号が制御論理回路80によってデアサー
トされる。BUFFER AVAILABLE信号がデ
アサートされるのと同期して、多相クロックの1つの相
がシステムバス25を制御するクロック信号から導出さ
れる。従って、BUFFER AVAILABLE信号
は、326で示されたように、多相クロック信号の時間
周期に対応する短い不確定の時間中にデアサートされ
る。BUFFER LOADED信号は、制御論理回路
80がシステムバス25において読み取りトランザクシ
ョンを開始するようにさせる。I/Oバス45は非保留
バスであるから、要求された読み取りトランザクション
が完了するまでI/Oバス45の全てのトラフィックが
保留される。
いて瞬間的にアサートされ、I/Oバス45から受け取
ったコマンド/アドレス情報をDMA−Aバッファ20
6のコマンド/アドレス記憶位置に書き込ませる。DM
A読み取りトランザクションのためにXBIBモジュー
ル62からXBIAモジュール60へ転送しなければな
らないデータ量は、1つのコマンド/アドレス情報に過
ぎないので、適当なBUFFER LOADED信号が
アサートされると同時に、コマンド/アドレスワードが
DMA−Aバッファ206のコマンド/アドレス記憶位
置に書き込まれる。これにより、BUFFER AVA
ILABLE信号が制御論理回路80によってデアサー
トされる。BUFFER AVAILABLE信号がデ
アサートされるのと同期して、多相クロックの1つの相
がシステムバス25を制御するクロック信号から導出さ
れる。従って、BUFFER AVAILABLE信号
は、326で示されたように、多相クロック信号の時間
周期に対応する短い不確定の時間中にデアサートされ
る。BUFFER LOADED信号は、制御論理回路
80がシステムバス25において読み取りトランザクシ
ョンを開始するようにさせる。I/Oバス45は非保留
バスであるから、要求された読み取りトランザクション
が完了するまでI/Oバス45の全てのトラフィックが
保留される。
システムバス25のトラヒックによって決定された時間
の後に、システムバス25に接続された記憶ノードであ
って読み取りトランザクションで要求された情報を保持
しているノードは、その要求されたデータをXBIAモ
ジュール60へ送信させるトランザクションをシステム
バス25において開始させる。スレーブシーケンサ論理
回路100は、コマンド/アドレスデータワードをDM
A−A送信バッファにロードした後に、327で示され
たFILE READ ENABLE信号をアサート
し、XBIAモジュール60からXBIBモジュール6
2へデータを流すようにIBUS64をセットする。次
いで、制御論理回路80は、コマンド/アドレスデータ
ワードがシステムバス25を経て首尾良く送信された後
に328で示すようにBUFFER AVAILABL
E信号をアサートする。
の後に、システムバス25に接続された記憶ノードであ
って読み取りトランザクションで要求された情報を保持
しているノードは、その要求されたデータをXBIAモ
ジュール60へ送信させるトランザクションをシステム
バス25において開始させる。スレーブシーケンサ論理
回路100は、コマンド/アドレスデータワードをDM
A−A送信バッファにロードした後に、327で示され
たFILE READ ENABLE信号をアサート
し、XBIAモジュール60からXBIBモジュール6
2へデータを流すようにIBUS64をセットする。次
いで、制御論理回路80は、コマンド/アドレスデータ
ワードがシステムバス25を経て首尾良く送信された後
に328で示すようにBUFFER AVAILABL
E信号をアサートする。
要求されたデータがXBIAモジュール60によって受
け取られそしてDMA読み取りデータバッファ202に
記憶されたときに、制御論理回路80は、330で示す
ように、READ DATA AVAILABLE信号
をアサートする。XBIBモジュール62のスレーブシ
ーケンサ論理回路100は、READ DATA AV
AILABLE信号に応答して、読み取りデータバッフ
ァ202の記憶位置のアドレスをIBUS64のFAD
DRアドレスラインに順次出力する。FILE REA
D ENABLE信号がアサートされているので、読み
取りデータバッファ202の記憶位置に存在するデータ
は、XBIAモジュール60からXBIBモジュール6
2へ転送される。4ワード読み取りトランザクションの
最後のワードがXBIBモジュール62によって読み取
られると、スレーブシーケンサ論理回路100は、33
4で示すように、CLEAR READ STATUS
信号をアサートし、これにより、336で示すようにR
EAD DATA AVAILABLE信号がデアサー
トされる。
け取られそしてDMA読み取りデータバッファ202に
記憶されたときに、制御論理回路80は、330で示す
ように、READ DATA AVAILABLE信号
をアサートする。XBIBモジュール62のスレーブシ
ーケンサ論理回路100は、READ DATA AV
AILABLE信号に応答して、読み取りデータバッフ
ァ202の記憶位置のアドレスをIBUS64のFAD
DRアドレスラインに順次出力する。FILE REA
D ENABLE信号がアサートされているので、読み
取りデータバッファ202の記憶位置に存在するデータ
は、XBIAモジュール60からXBIBモジュール6
2へ転送される。4ワード読み取りトランザクションの
最後のワードがXBIBモジュール62によって読み取
られると、スレーブシーケンサ論理回路100は、33
4で示すように、CLEAR READ STATUS
信号をアサートし、これにより、336で示すようにR
EAD DATA AVAILABLE信号がデアサー
トされる。
第11図及び第12図は、各々、代表的なCPU書き込
み及び読み取りトランザクション、即ちI/Oバス45
に接続されたノードにデータを書き込むか又はI/Oバ
ス45に接続されたノードからデータを読み取るために
システムバス25に接続されたノードによって開始され
るトランザクションのタイミング図である。CPUトラ
ンザクションの結果としてシステムバス25とI/Oバ
ス45との間で転送できるのは1つの32ビットワード
だけであることに注意されたい。
み及び読み取りトランザクション、即ちI/Oバス45
に接続されたノードにデータを書き込むか又はI/Oバ
ス45に接続されたノードからデータを読み取るために
システムバス25に接続されたノードによって開始され
るトランザクションのタイミング図である。CPUトラ
ンザクションの結果としてシステムバス25とI/Oバ
ス45との間で転送できるのは1つの32ビットワード
だけであることに注意されたい。
バスアダプタ41におけるCPU書き込みトランザクシ
ョンは、接続されたノードによって行なわれるシステム
バス25上での書き込みトランザクションによって開始
される。これにより、コマンド/アドレス及びデータ情
報が受信レジスタファイル84(第2図)のCPU書き
込みバッファ200(第6図)に記憶される。これは、
バスアダプタインターフェイス回路68及び制御論理回
路80の動作によって行なわれる。次いで、制御論理回
路80は、第11図に350で示すように、IBUS6
4にCPU BUFFER LOADED信号をアサー
トする。
ョンは、接続されたノードによって行なわれるシステム
バス25上での書き込みトランザクションによって開始
される。これにより、コマンド/アドレス及びデータ情
報が受信レジスタファイル84(第2図)のCPU書き
込みバッファ200(第6図)に記憶される。これは、
バスアダプタインターフェイス回路68及び制御論理回
路80の動作によって行なわれる。次いで、制御論理回
路80は、第11図に350で示すように、IBUS6
4にCPU BUFFER LOADED信号をアサー
トする。
マスターシーケンサ論理回路98は、CPU BUFF
ER LOADED信号に対応して、352で示すよう
にFADDRアドレスラインに「0」を出力し、そして
FILE READ ENABLE信号をアサートし
て、XBIAモジュール60からXBIBモジュール6
2へデータを供給するようにIBUS64をセットす
る。次いで、CPUバッファ200の記憶位置0に存在
するコマンド/アドレス情報がXBIBモジュール62
のデータ路レジスタ及び転送論理回路96に転送され
て、マスターシーケンサ論理回路98によってデコード
される。次いで、マスターシーケンサ論理回路98は、
354で示すようにFADDRアドレスラインに1を出
力して、CPUバッファ200の記憶位置1に存在する
書き込みデータ情報をXBIBモジュール62のデータ
路レジスタ及び転送論理回路96へ転送させる。次い
で、マスターシーケンサ論理回路98は、バスインター
フェイス回路92、I/Oバス45を介して書き込みト
ランザクションを開始し、コマンド/アドレス情報によ
って指定されるようにI/Oバス45に接続されたノー
ドに書き込みデータを入れる。マスターシーケンサ論理
回路98は、IBUS64を経てCPU XACTIO
N DONE信号をアサートし、XBIBモジュール6
0の制御論理回路80が360で示すようにCPU B
UFFER LOADED信号を非同期でデアサートす
るようにさせる。次いで、CPU書き込みトランザクシ
ョンが終了する。
ER LOADED信号に対応して、352で示すよう
にFADDRアドレスラインに「0」を出力し、そして
FILE READ ENABLE信号をアサートし
て、XBIAモジュール60からXBIBモジュール6
2へデータを供給するようにIBUS64をセットす
る。次いで、CPUバッファ200の記憶位置0に存在
するコマンド/アドレス情報がXBIBモジュール62
のデータ路レジスタ及び転送論理回路96に転送され
て、マスターシーケンサ論理回路98によってデコード
される。次いで、マスターシーケンサ論理回路98は、
354で示すようにFADDRアドレスラインに1を出
力して、CPUバッファ200の記憶位置1に存在する
書き込みデータ情報をXBIBモジュール62のデータ
路レジスタ及び転送論理回路96へ転送させる。次い
で、マスターシーケンサ論理回路98は、バスインター
フェイス回路92、I/Oバス45を介して書き込みト
ランザクションを開始し、コマンド/アドレス情報によ
って指定されるようにI/Oバス45に接続されたノー
ドに書き込みデータを入れる。マスターシーケンサ論理
回路98は、IBUS64を経てCPU XACTIO
N DONE信号をアサートし、XBIBモジュール6
0の制御論理回路80が360で示すようにCPU B
UFFER LOADED信号を非同期でデアサートす
るようにさせる。次いで、CPU書き込みトランザクシ
ョンが終了する。
第12図は、代表的なCPU読み取りトランザクショ
ン、即ちI/Oバス45に接続されたノードに記憶され
たデータを検索するためにシステムバス25に接続され
たノードによって開始されるトランザクションに応答し
て制御論理回路80及びマスターシーケンサ論理回路9
8によって発生される信号の論理状態を示すタイミング
図である。アダプタ41におけるCPU読み取りトラン
ザクションは、XBIAモジュール60によって受け取
られるシステムバス25上の読み取りトランザクション
によって開始される。適当なコマンド/アドレス情報が
バスインターフェイス回路68及び制御論理回路80に
より受信レジスタファイル84のCPUバッファ200
に記憶される。次いで、制御論理回路80は、第12図
に370で示されたように、CPU BUFFER L
OADED信号をアサートする。次いで、マスターシー
ケンサ論理回路98は、FILE READ ENAB
LE信号をアサートすると共に、372で示すようにI
BUS64のFADDRアドレスラインに0を出し、C
PUバッファ200の位置0に存在するコマンド/アド
レス情報をXBIBモジュール62のデータ路レジスタ
及び転送論理回路96に読み込ませる。マスターシーケ
ンサ論理回路98は、このように受け取ったコマンド/
アドレス情報をデコードし、それを読み取りトランザク
ションとして解釈する。次いで、マスターシーケンサ論
理回路98は、バスインターフェイス回路92を介して
I/Oバス45上で読み取りトランザクションを開始
し、374で示すようにFILE READ ENAB
LE信号をデアサートする。
ン、即ちI/Oバス45に接続されたノードに記憶され
たデータを検索するためにシステムバス25に接続され
たノードによって開始されるトランザクションに応答し
て制御論理回路80及びマスターシーケンサ論理回路9
8によって発生される信号の論理状態を示すタイミング
図である。アダプタ41におけるCPU読み取りトラン
ザクションは、XBIAモジュール60によって受け取
られるシステムバス25上の読み取りトランザクション
によって開始される。適当なコマンド/アドレス情報が
バスインターフェイス回路68及び制御論理回路80に
より受信レジスタファイル84のCPUバッファ200
に記憶される。次いで、制御論理回路80は、第12図
に370で示されたように、CPU BUFFER L
OADED信号をアサートする。次いで、マスターシー
ケンサ論理回路98は、FILE READ ENAB
LE信号をアサートすると共に、372で示すようにI
BUS64のFADDRアドレスラインに0を出し、C
PUバッファ200の位置0に存在するコマンド/アド
レス情報をXBIBモジュール62のデータ路レジスタ
及び転送論理回路96に読み込ませる。マスターシーケ
ンサ論理回路98は、このように受け取ったコマンド/
アドレス情報をデコードし、それを読み取りトランザク
ションとして解釈する。次いで、マスターシーケンサ論
理回路98は、バスインターフェイス回路92を介して
I/Oバス45上で読み取りトランザクションを開始
し、374で示すようにFILE READ ENAB
LE信号をデアサートする。
I/Oバス45のトラヒックによって決定された時間の
後に、要求されたデータがI/Oバス45を経てXBI
Bモジュール62によって受け取られる。マスターシー
ケンサ論理回路98は、データ路レジスタ及び転送論理
回路96にデータを入れ、IBUS64のFADDRア
ドレスラインに「1」を出し、そして376で示すよう
にFILE LOAD STROBE信号をアサート
し、受け取った読み取りデータを送信レジスタファイル
86のCPUバッファ204の読み取りデータ記憶位置
1に書き込ませる。マスターシーケンサ論理回路98
は、又、IBUS64にCPU XACTION DO
NE信号をアサートし、CPUトランザクションの終了
を指示する。この信号は制御論理回路80によって受け
取られ、該回路はCPU BUFFER LOADED
信号をデアサートし、システムバス25上の読み取り応
答トランザクションを開始する。
後に、要求されたデータがI/Oバス45を経てXBI
Bモジュール62によって受け取られる。マスターシー
ケンサ論理回路98は、データ路レジスタ及び転送論理
回路96にデータを入れ、IBUS64のFADDRア
ドレスラインに「1」を出し、そして376で示すよう
にFILE LOAD STROBE信号をアサート
し、受け取った読み取りデータを送信レジスタファイル
86のCPUバッファ204の読み取りデータ記憶位置
1に書き込ませる。マスターシーケンサ論理回路98
は、又、IBUS64にCPU XACTION DO
NE信号をアサートし、CPUトランザクションの終了
を指示する。この信号は制御論理回路80によって受け
取られ、該回路はCPU BUFFER LOADED
信号をデアサートし、システムバス25上の読み取り応
答トランザクションを開始する。
第13図は、スレーブシーケンサ論理回路100、同期
/制御論理回路106、及び相互接続インターフェイス
回路90の構造を詳細に示している。DMA−A及びD
MA−B書き込みバッファに各々関連したBUFFER
AVAILABLE信号は、IBUS64の各バスト
ランシーバ回路400及び402に供給される。これら
のバストランシーバ回路は、例えば、カリフォルニア
州、サニーベールのAMDコーポレーションから入手で
きる型式26S10装置を備えている。
/制御論理回路106、及び相互接続インターフェイス
回路90の構造を詳細に示している。DMA−A及びD
MA−B書き込みバッファに各々関連したBUFFER
AVAILABLE信号は、IBUS64の各バスト
ランシーバ回路400及び402に供給される。これら
のバストランシーバ回路は、例えば、カリフォルニア
州、サニーベールのAMDコーポレーションから入手で
きる型式26S10装置を備えている。
本発明は、IBUS64を経て第1信号発生手段に接続
された同期手段を備えており、これは、I/Oバス45
を制御するクロック信号に基づいて制御手段へ状態信号
を通すものである。ここに実施するように、この同期手
段は、トランシーバ回路400及び402の出力が各々
供給される二重ランクの同期装置404及び406を備
えている。この二重ランクの同期回路404及び406
は、各々、テキサスインスツルーメント社から入手でき
る形式74F374フリップ−フロップ回路で構成され
る。二重ランク同期回路404及び406の第1フリッ
プ−フロップのクロック端子には、I/Oバス45のサ
イクルタイムを確立するクロック信号から導出された多
相クロック信号の第1の相が供給される。好ましい実施
例では、このようなクロック信号が第3B図に示すよう
にT0又はT100のいずれかのクロック信号を構成す
る。
された同期手段を備えており、これは、I/Oバス45
を制御するクロック信号に基づいて制御手段へ状態信号
を通すものである。ここに実施するように、この同期手
段は、トランシーバ回路400及び402の出力が各々
供給される二重ランクの同期装置404及び406を備
えている。この二重ランクの同期回路404及び406
は、各々、テキサスインスツルーメント社から入手でき
る形式74F374フリップ−フロップ回路で構成され
る。二重ランク同期回路404及び406の第1フリッ
プ−フロップのクロック端子には、I/Oバス45のサ
イクルタイムを確立するクロック信号から導出された多
相クロック信号の第1の相が供給される。好ましい実施
例では、このようなクロック信号が第3B図に示すよう
にT0又はT100のいずれかのクロック信号を構成す
る。
二重ランク同期回路404及び406の第2のフリップ
−フロップのクロック端子には、例えば、第3B図のT
50クロック信号のような多相クロック信号の第2の相
が供給される。
−フロップのクロック端子には、例えば、第3B図のT
50クロック信号のような多相クロック信号の第2の相
が供給される。
二重ランクの同期回路404及び406の出力は、I/
Oバス45を制御するクロック信号に同期された制御信
号、即ち、システムバス25を制御するクロック信号に
同期してアサートされた状態信号から導出された制御信
号を構成する。二重ランク同期回路404及び406の
出力は、スレーブ同期論理回路100に供給される。ス
レーブ同期回路100への他の入力は、I/Oバス45
のバス信号から導出されたBCIバスからのバス信号
(BCI CLE及びBCI SCを含む)で構成され
る。XBIBクロック発生回路112によって発生され
た多相クロック信号及びマスターシーケンサ論理回路9
8からの信号は、スレーブシーケンサ論理回路100に
も送られて、スレーブシーケンサ論理回路100がマス
ターシーケンサ論理回路98と競合するトランザクショ
ンを開始しないように確保する。
Oバス45を制御するクロック信号に同期された制御信
号、即ち、システムバス25を制御するクロック信号に
同期してアサートされた状態信号から導出された制御信
号を構成する。二重ランク同期回路404及び406の
出力は、スレーブ同期論理回路100に供給される。ス
レーブ同期回路100への他の入力は、I/Oバス45
のバス信号から導出されたBCIバスからのバス信号
(BCI CLE及びBCI SCを含む)で構成され
る。XBIBクロック発生回路112によって発生され
た多相クロック信号及びマスターシーケンサ論理回路9
8からの信号は、スレーブシーケンサ論理回路100に
も送られて、スレーブシーケンサ論理回路100がマス
ターシーケンサ論理回路98と競合するトランザクショ
ンを開始しないように確保する。
スレーブシーケンサ論理回路100からの出力は、送信
レジスタファイル86のDMA−A及びDMA−B書き
込みバッファに関連したBUFFER LOADED信
号を形成するように相互接続インターフェイス回路90
のバストランシーバ回路410及び412へ直接送られ
る一対の信号を含む。スレーブシーケンサ論理回路10
0からの他の出力は、同期/制御論理回路106へ送ら
れ、バストランシーバ回路414、416及び418に
供給されるべき多相クロック信号T0、T50、T10
0及びT150と適当に同期がとられて、FILE L
OADED STROBE、FADDR、(3:0)お
よびFILE READ ENABLE信号を各々形成
する。同期/制御論理回路106の出力はスレーブシー
ケンサ論理回路100へフィードバックされて、IBU
S64を経て送られるワードのカウントを形成し、スレ
ーブシーケンサ論理回路106が、好ましくは、特定の
トランザクションに必要なデータ量の全部が送信された
ときを決定できるようにし、ひいては、BUFFER
LOADED信号を適切に発生できるようにする。
レジスタファイル86のDMA−A及びDMA−B書き
込みバッファに関連したBUFFER LOADED信
号を形成するように相互接続インターフェイス回路90
のバストランシーバ回路410及び412へ直接送られ
る一対の信号を含む。スレーブシーケンサ論理回路10
0からの他の出力は、同期/制御論理回路106へ送ら
れ、バストランシーバ回路414、416及び418に
供給されるべき多相クロック信号T0、T50、T10
0及びT150と適当に同期がとられて、FILE L
OADED STROBE、FADDR、(3:0)お
よびFILE READ ENABLE信号を各々形成
する。同期/制御論理回路106の出力はスレーブシー
ケンサ論理回路100へフィードバックされて、IBU
S64を経て送られるワードのカウントを形成し、スレ
ーブシーケンサ論理回路106が、好ましくは、特定の
トランザクションに必要なデータ量の全部が送信された
ときを決定できるようにし、ひいては、BUFFER
LOADED信号を適切に発生できるようにする。
第14図は、本発明によるゲートアレイ70の制御論理
回路の代表的な部分を示している。送信レジスタファイ
ル86のDMA−A書き込みバッファに関連したBUF
FER LOADED信号は、相互接続インターフェイ
ス回路66に含まれたバストランシーバ回路582の入
力端子580に送られる。トランシーバ回路582の出
力584は反転ドライバ586を経て2入力オアゲート
590の反転入力588に供給される。オアゲート59
0の出力は、フリップ−フロップ594及び596より
成る二重ランク同期回路592の入力に供給される。フ
リップ−フロップ594のクロック入力598には、バ
スインターフェイス回路68によりシステムバス25を
制御するクロック信号から導出された多相クロック信号
の1つの相が供給される。フリップ−フロップ596の
クロック入力600には、システムバス25から導出さ
れた多相クロック信号の第2の相が供給される。二重ラ
ンク同期回路592の出力602はオアゲート590の
反転入力589に送られ、出力信号602が無限のアサ
ート周期を有する状態信号を構成するよう確保する。
回路の代表的な部分を示している。送信レジスタファイ
ル86のDMA−A書き込みバッファに関連したBUF
FER LOADED信号は、相互接続インターフェイ
ス回路66に含まれたバストランシーバ回路582の入
力端子580に送られる。トランシーバ回路582の出
力584は反転ドライバ586を経て2入力オアゲート
590の反転入力588に供給される。オアゲート59
0の出力は、フリップ−フロップ594及び596より
成る二重ランク同期回路592の入力に供給される。フ
リップ−フロップ594のクロック入力598には、バ
スインターフェイス回路68によりシステムバス25を
制御するクロック信号から導出された多相クロック信号
の1つの相が供給される。フリップ−フロップ596の
クロック入力600には、システムバス25から導出さ
れた多相クロック信号の第2の相が供給される。二重ラ
ンク同期回路592の出力602はオアゲート590の
反転入力589に送られ、出力信号602が無限のアサ
ート周期を有する状態信号を構成するよう確保する。
信号602は、インバータ604及びノアゲート606
(制御論理回路80をテストするのに用いる)を経て相
互接続インターフェイス回路66のバストランシーバ回
路608へ送られ、BUFFER AVAILABLE
状態信号を形成する。内部BUFFER BUSY信号
を発生する回路も設けられており、該信号は、ここに示
す機能を実行するための適切な内部制御信号を発生する
制御論理回路80の一部分を構成する送信状態マシンへ
供給されるものである。CLEAR信号612は、送信
状態マシンから第14図に示されたフリップ−フロップ
のリセット端子へ送られ、これは、システムバス25を
介してそのトランザクションを完了した送信状態マシ
ン、ひいては、DMA−A書き込みバッファが空になっ
た送信状態マシンに応答して発生される。
(制御論理回路80をテストするのに用いる)を経て相
互接続インターフェイス回路66のバストランシーバ回
路608へ送られ、BUFFER AVAILABLE
状態信号を形成する。内部BUFFER BUSY信号
を発生する回路も設けられており、該信号は、ここに示
す機能を実行するための適切な内部制御信号を発生する
制御論理回路80の一部分を構成する送信状態マシンへ
供給されるものである。CLEAR信号612は、送信
状態マシンから第14図に示されたフリップ−フロップ
のリセット端子へ送られ、これは、システムバス25を
介してそのトランザクションを完了した送信状態マシ
ン、ひいては、DMA−A書き込みバッファが空になっ
た送信状態マシンに応答して発生される。
BUFFER LOADED信号に対応してBUFFE
RAVAILABLE信号を発生する対応回路には、送
信レジスタファイル86のDMA−B書き込みバッファ
に関連して供給がなされる。信号614及び616は、
A及びBバッファに関連した整合回路に送られ、一度に
1つのバッファのみがシステムバス25にトランザクシ
ョンを発生できるよう確保する。
RAVAILABLE信号を発生する対応回路には、送
信レジスタファイル86のDMA−B書き込みバッファ
に関連して供給がなされる。信号614及び616は、
A及びBバッファに関連した整合回路に送られ、一度に
1つのバッファのみがシステムバス25にトランザクシ
ョンを発生できるよう確保する。
前記したように、アダプタモジュール41は、システム
バス25又はI/Oバス45のいずれかで開始されたト
ランザクションに応答してシステムバス25とI/Oバ
ス45との間でデータを転送できるようにする。従っ
て、XBIAモジュール60は、システムバス25に対
してコマンダ又はレスポンダのいずれかとして機能する
ことができ、そしてXBIBモジュール62は、I/O
バス45に対してコマンダ又はレスポンダのいずれかと
して機能することができる。然し乍ら、本発明の装置及
び方法を用いると、XBIAモジュール62は、IBU
S64に対して常にレスポンダとして働き、そしてXB
IBモジュール62は、IBUS64に対して常にコマ
ンダとして働く。
バス25又はI/Oバス45のいずれかで開始されたト
ランザクションに応答してシステムバス25とI/Oバ
ス45との間でデータを転送できるようにする。従っ
て、XBIAモジュール60は、システムバス25に対
してコマンダ又はレスポンダのいずれかとして機能する
ことができ、そしてXBIBモジュール62は、I/O
バス45に対してコマンダ又はレスポンダのいずれかと
して機能することができる。然し乍ら、本発明の装置及
び方法を用いると、XBIAモジュール62は、IBU
S64に対して常にレスポンダとして働き、そしてXB
IBモジュール62は、IBUS64に対して常にコマ
ンダとして働く。
XBIAモジュール60からXBIBモジュール62へ
送られるデータの制御に関連した制御信号は、全て、無
限のアサート巾を有する状態信号として働く。XBIB
モジュール62からIBUS64を経てXBIAモジュ
ール60へ送られるデータの制御に関連した制御信号
は、全て、一定のアサート巾を有する制御信号として働
く。更に、XBIAモジュール60で開始された制御信
号は、全て、システムバスクロック信号から導出された
クロック信号に対して同期して動作し、そしてXBIB
モジュール62によって発生された制御信号は、全て、
I/Oバス45のクロック信号に対して同期して動作す
る。これにより、IBUS64の要求/許可プロトコル
を排除して高い性能のデータ転送を行なえると共に、公
知技術よりも複雑でない回路を用いて、XBIAモジュ
ール60とXBIBモジュール62との間で制御信号を
確実に受け取れるよう確保する。
送られるデータの制御に関連した制御信号は、全て、無
限のアサート巾を有する状態信号として働く。XBIB
モジュール62からIBUS64を経てXBIAモジュ
ール60へ送られるデータの制御に関連した制御信号
は、全て、一定のアサート巾を有する制御信号として働
く。更に、XBIAモジュール60で開始された制御信
号は、全て、システムバスクロック信号から導出された
クロック信号に対して同期して動作し、そしてXBIB
モジュール62によって発生された制御信号は、全て、
I/Oバス45のクロック信号に対して同期して動作す
る。これにより、IBUS64の要求/許可プロトコル
を排除して高い性能のデータ転送を行なえると共に、公
知技術よりも複雑でない回路を用いて、XBIAモジュ
ール60とXBIBモジュール62との間で制御信号を
確実に受け取れるよう確保する。
本発明の装置及び方法において種々の変更及び修正がな
され得ることが当業者に明らかであろう。従って、上記
説明及び添付図面は、本発明の一例に過ぎず、本発明の
真の範囲及び精神は、以下の請求の範囲のみによって限
定されるものとする。
され得ることが当業者に明らかであろう。従って、上記
説明及び添付図面は、本発明の一例に過ぎず、本発明の
真の範囲及び精神は、以下の請求の範囲のみによって限
定されるものとする。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハートウェル ディヴィッド ダブリュー アメリカ合衆国 マサチューセッツ州 ボ ックスボロ ウッドワード レーン 33 (56)参考文献 A・M・Lister:“Fundam entals of Operating Systems”,third edi tion,1984,Mcmillan Ed ucation Ltd,(Londo n,GB),P.71〜72
Claims (13)
- 【請求項1】コンピュータシステム内の第1バスと第2
バスとの間に情報路を形成するバスアダプタにおいて、
上記第1及び第2バスの各々は、第1及び第2のクロッ
ク信号によって各々制御される繰り返しのバスサイクル
中にデータを伝播し、上記第1バスのサイクルタイム
は、第2バスよりも速いものであり、上記バスアダプタ
は、 相互接続バスを具備し、 更に、第1アダプタモジュールを具備し、該モジュール
は、上記相互接続バスに接続された第1相互接続インタ
ーフェイス回路と、上記第1バスに接続する手段を含む
第1バスインターフェイス回路と、上記第1バスインタ
ーフェイス回路に結合され上記第2バスから第1バスへ
転送されるべきデータを記憶するためのバッファと、上
記バッファおよび第1相互接続インターフェイス回路に
結合され該バッファがデータを受け取る用意ができてい
るときを示すBUFFER AVAILABLE信号を
上記相互接続バスにアサートし、データが上記第1アダ
プタモジュールへ送信されたときを示すBUFFER
LOADED信号が上記相互接続バスを経て受け取られ
たことにのみ応答して上記BUFFER AVAILA
BLE信号をデアサートし、そして上記BUFFER
LOADED信号に応答して上記バッファから第1バス
へデータを送信するように上記第1バスインターフェイ
ス回路を作動させるための第1制御手段とを備えてお
り、そして 更に、第2アダプタモジュールを具備し、該モジュール
は、上記相互接続バスに接続された第2相互接続インタ
ーフェイス回路と、上記第2相互接続インターフェイス
回路に結合され且つ上記第2バスに接続する手段を含む
第2バスインターフェイス回路と、上記第2相互接続イ
ンターフェイス回路および第2バスインターフェイス回
路に結合され上記第2バスを経て受け取った信号に応答
して上記第1バスと第2バスとの間で上記相互接続バス
を介してデータを転送するトランザクションを開始する
ための第2制御手段とを備えており、上記トランザクシ
ョンは、上記第2アダプタモジュールから第1アダプタ
モジュールへ所定量のデータを送信することを必要とす
るものであり、上記第2制御手段は、上記BUFFER
AVAILABLE信号がアサートされたときにのみ
上記第2アダプタモジュールから相互接続バスを介して
第1アダプタモジュールへデータを送信するための手段
と、所定量のデータが第1アダプタモジュールへ送信さ
れたときにBUFFER LOADED信号を発生する
ための手段とを備えており、 上記第1アダプタモジュールは、第1クロック信号に応
答して作動し、そして上記第2アダプタモジュールは、
第2クロック信号に応答して作動されることを特徴とす
るバスアダプタ。 - 【請求項2】上記BUFFER AVAILABLE信
号は、上記第2クロック信号と非同期でアサートされ、
そして上記BUFFER LOADED信号は、上記第
1クロック信号と非同期でアサートされる請求項1に記
載のアダプタ。 - 【請求項3】上記第2クロック信号に応答して、上記B
UFFER AVAILABLE信号を上記第2制御手
段に通すための同期手段を備えた請求項2に記載のアダ
プタ。 - 【請求項4】上記同期手段は、二重ランク同期回路を備
えている請求項3に記載のアダプタ。 - 【請求項5】上記第2クロック信号から多相クロック信
号を発生する手段を備え、上記二重ランク同期回路は、
上記多相クロック信号の少なくとも2つの相によって制
御される請求項4に記載のアダプタ。 - 【請求項6】上記第1アダプタモジュールは、複数のバ
ッファを備えており、上記第1制御手段は、各々のバッ
ファがデータを受け取ることができるときに各バッファ
ごとに相互接続バスに別々のBUFFER AVAIL
ABLE信号をアサートし、上記相互接続バスを経て受
け取った対応する別々のBUFFER LOADED信
号のみに応答して各BUFFER AVAILABLE
信号をデアサートし、そして対応するBUFFER L
OADED信号に応答して上記バッファの1つから第1
バスへデータを送信するように第1バスインターフェイ
ス回路を動作し、そして 上記第2制御手段は、対応するBUFFER AVAI
LABLE信号がアサートされたときにのみ上記第2ア
ダプタモジュールから相互接続バスを経て上記第1アダ
プタモジュールのバッファの1つへデータを送信するた
めの手段と、所定量のデータが上記1つのバッファへ送
信されたときに上記1つのバッファに対応する別々のB
UFFER LOADED信号を発生する手段とを備え
ている請求項1に記載のアダプタ。 - 【請求項7】コンピュータシステムの第1バスと第2バ
スとの間で相互接続バスを介してデータ転送を制御する
ための装置において、上記第1及び第2バスの各々は、
第1及び第2のクロック信号によって各々制御される繰
り返しのバスサイクル中にデータを伝播し、上記第1バ
スのサイクルタイムは、第2バスよりも速いものであ
り、上記相互接続バスは、複数のデータ信号を有するデ
ータ路と、データ信号の制御に関連した複数の第1制御
信号を有する第1制御路と、データ路の制御に関連しな
い複数の第2制御信号を有する第2制御路とを含むもの
であり、上記装置は、 上記第1バスに接続する手段を含む第1インターフェイ
ス回路と、 上記第1インターフェイス回路に接続されていて、無限
のアサート巾を有する状態信号を各々構成する第1グル
ープの第1制御信号を発生するための信号発生手段であ
って、上記状態信号に対してアサートのみの機能を有し
ているような信号発生手段と、 上記第2バスに接続する手段を含む第2インターフェイ
ス回路と、 上記第1および第2インターフェイス回路に結合され、
上記第1バスと第2バスとの間のデータ転送を制御する
と共に、一定巾を各々有する第2グループの第1制御信
号を発生するための制御手段であって、上記第2グルー
プの第1制御信号に対してアサート及びデアサート機能
を有しているような制御手段と、 上記相互接続バスを介して上記信号発生手段に接続され
ていて、第2クロック信号に基づいて上記制御手段へ状
態信号を通すための同期手段と、そして 上記相互接続バスを介して上記制御手段に接続されてい
て、上記第2グループの第1制御信号に応答して状態信
号をデアサートするためのデアサート手段とを具備する
ことを特徴とする装置。 - 【請求項8】上記信号発生手段は、第1クロック信号に
応答して作動し、上記制御手段及び同期手段は、第2ク
ロック信号に応答して作動する請求項7に記載の装置。 - 【請求項9】上記第1グループの第1制御信号は、第2
クロック信号と非同期でアサートされ、そして上記第2
グループの第1制御信号は、第1クロック信号と非同期
で発生される請求項8に記載の装置。 - 【請求項10】上記同期手段は、二重ランクの同期回路
である請求項7に記載の装置。 - 【請求項11】第2クロック信号から多相クロック信号
を発生するための手段を備え、上記二重ランク同期回路
は、上記多相クロック信号の少なくとも2つの相によっ
て制御される請求項10に記載の装置。 - 【請求項12】上記第1グループの第1制御信号は、複
数のBUFFER AVAILABLE信号を含み、そ
して上記第2グループの第1制御信号は、複数のBUF
FER LOADED信号を含み、更に、 上記装置は、第1インターフェイス回路に接続された複
数のバッファを備え、上記第1制御手段は、各々のバッ
ファがデータを受け取ることができるときに各バッファ
ごとに相互接続バスに別々のBUFFER AVAIL
ABLE信号をアサートし、上記相互接続バスを経て受
け取った対応する別々のBUFFER LOADED信
号のみに応答して各BUFFER AVAILABLE
信号をデアサートし、そして対応するBUFFER L
OADED信号に応答して上記バッファの1つから第1
バスへデータを送信するように第1バスインターフェイ
ス回路を動作し、そして更に、 上記制御手段は、対応するBUFFER AVAILA
BLE信号がアサートされたときのみ上記相互接続バス
を経て上記バッファの1つへデータを送信するための手
段と、所定量のデータが上記1つのバッファへ送信され
たときに上記1つのバッファに対応する別々のBUFF
ER LOADED信号を発生する手段とを備えている
請求項7に記載の装置。 - 【請求項13】コンピュータシステム内の第1バスと第
2バスとの間に情報路を形成する方法において、上記第
1及び第2バス各々は、第1及び第2のクロック信号に
よって各々制御される繰り返しのバスサイクル中にデー
タを伝播し、上記第1バスのサイクルタイムは、第2バ
スよりも速いものであり、上記方法は、 第2バスを経て受け取った信号に応答して相互接続バス
により第2アダプタモジュールに接続された第1アダプ
タモジュールを介して第2バスから第1バスへとデータ
を転送するトランザクションを開始し、これらのトラン
ザクションは、第2アダプタモジュールから第1アダプ
タモジュールへ所定量のデータを送信することを必要と
するものであり、 更に、第1アダプタモジュールのバッファが第2アダプ
タモジュールから相互接続バスを介してデータを受け取
る用意ができているときに第1アダプタモジュールから
無限アサート巾のBUFFER AVAILABLE信
号をアサートし、 BUFFER AVAILABLE信号がアサートされ
たときにのみ第2アダプタモジュールから相互接続バス
を経て第1アダプタモジュールへデータを送信し、 所定量のデータが第1アダプタモジュールへ送信された
ときにBUFFER LOADED信号を発生し、 第2アダプタモジュールから相互接続バスを経て受け取
った一定アサート巾のBUFFER LOADED信号
のみに応答してBUFFER AVAILABLE信号
をデアサートし、そして BUFFER LOADED信号に応答してバッファか
ら第1バスへデータを送信するように第1バスインター
フェイス回路を作動することを特徴とする方法。
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