JPH0245957A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、自己診断
機能を備えたゲートアレイ方式を採用する半導体集積回
路装置に適用して有効な技術に関するものである。

〔従来の技術〕

ゲートアレイ方式を採用する半導体集積回路装置は、規
則的に配列された基本セル内及び基本セル間を複数層の
結線用配線で結線し、所望の論理回路を構成することが
できる。また、ゲートアレイ方式を採用する半導体集積
回路装置は、前記結線用配線の結線パターンを変更する
だけで前記以外の種々の論理回路を構成することができ
る。この種の半導体集積回路装置は短期間に多品種のも
のを構成することができる特徴がある。

本発明者が開発中のゲートアレイ方式を採用する半導体
集積回路装置は基本セルを複数の相補型ＭＩ　ＳＦＥＴ
（ＣＭＯ８）で形成している。また、前記結線用配線は
２層のアルミニウム合金配線で形成している。このうち
基本セル間を接続する結線用配線は列方向に複数の基本
セルを配置した基本セル列と行方向に隣接する他の基本
セル列との間の配線形成領域（配線チャネル形成領域）
に延在させている。この開発中のゲートアレイ方式を採
用する半導体集積回路装置は自己診断機能を備えている
。

自己診断機能は前記結線用配線で結線して形成した所定
の論理回路の特性を間接的に診断（テスト）する機能で
ある。この診断は外部テスタにより行われている。

このゲートアレイ方式を採用する半導体集積回路装置に
はその内部に形成されかつ診断される所定の論理回路と
前記外部テスタとを接続する診断用信号配線が形成され
ている。診断用信号配線は前記結線用配線と同一導電層
で形成されている。

この結線用配線はコンピュータを使用する自動配線シス
テム（Ｄ　Ａ　：　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏ
ｎ）で自動的に結線されているので、同様に診断用信号
配線は自動的に形成されている。つまり、結線用配線は
前記自動配線システムで自動的に配置され１診断用信号
配線は診断される論理回路に沿って前記結線用配線と短
絡しないように自動配線システムで自動的に配置されて
いる。診断用信号配線のパターンは、予じめコンピュー
タのプログラムに記憶させであるパターンデータに論理
回路を形成する結線用配線パターンデータを入力し、両
者を整合させることによって決定されている。

なお、自己診断機能を備えたゲートアレイ方式の半導体
集積回路装置については、例えば特開昭６３−０１６６
３６号公報に記載されている。

〔発明が解決しようとする課題〕

本発明者が開発中の前記ゲートアレイ方式を採用する半
導体集積回路装置は、結線用配線と診断用信号配線とを
同一導電層で形成しているので、診断用信号配線に結線
用配線の自由度が制約される。このため、前記結線用配
線は診断用信号配線を迂回する場合が多発するので、ゲ
ートアレイ方式の半導体集積回路装置は単位面積当りの
論理回路数を低下させる（実装率が低下又は集積度が低
下する）という問題点があった。

本発明の目的は、自己診断機能を備えたゲートアレイ方
式を採用する半導体集積回路装置において、回路の実装
率（集積度）を向上することが可能な技術を提供するこ
とにある。

本発明の他の目的は、前記自己診断機能の診断用信号配
線に対して結線用配線を独立にかつ自動的に配置し、前
記結線用配線の自由度を向上することによって前記目的
を達成することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

自己診断機能を備えたゲートアレイ方式を採用する半導
体集積回路装置において、外部テスタと診断される所定
回路とを接続する診断用信号配線の少なくとも一部を基
本セルの電極と同一導電層で形成する。すなわち１診断
用信号配線の一部は基本セル内及び基本セル間を接続す
る結線用配線と異なる導電層で形成する。この診断用信
号配線の一部としては、基本セルを構成するＭＩＳＦＥ
Ｔのゲート電極、ソース領域又はドレイン領域で形成す
る。

〔作　　用〕

上述した手段によれば、前記診断用信号配線を前記基本
セルの電極間を接続する結線用配線と異なる導電層で形
成し、前記診断用信号配線に対して前記結線用配線の配
置を独立的にし、結線用配線の自由度を高めることがで
きるので、迂回配線を低減し、回路の実装率を向上する
ことができる。

また、前記結線用配線の迂回配線を低減することができ
るので、信号遅延を低減し、動作速度の高速化を図るこ
とができる。

以下、本発明の構成について、ゲートアレイ方式を採用
する半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例■） 本発明の実施例■である自己診断機能を備えたゲートア
レイ方式を採用する半導体集積回路装置の基本概略構成
を第２図（チップレイアウト図）で示す。

第２図に示すように、ゲートアレイ方式を採用する半導
体集積回路袋ｗ１は平面が方形状のチップ（例えば単結
晶珪素基板）で構成されている。半導体集積回路装置１
は方形状の各辺に沿った最外周部分に複数の外部端子（
ポンディングパッド）２を配置している。この外部端子
２の内側には外部端子２の配列に沿って複数の入出力バ
ッファ回路３が配置されている。

本実施例の半導体集積回路装置１は２層の結線用配線で
論理回路を組んでおり、前記外部端子２は２層目（又は
１層目）の配線形成工程で形成される結線用配線と同一
製造工程で形成されている。

結線用配線はアルミニウム配線又はアルミニウム合金配
線（ＣｕやＳｉが添加されている）で形成されている。

入出力バッファ回路３は１つ（又は複数）の外部端子２
に対応する位置に配置されている。入出力バッファ回路
３はその構成を詳細に示していないが入カバソファ回路
用セル及び出力バッフ７回路用セルで構成されている。

入力バッファ回路用セルは例えば相補型ＭＩＳＦＥＴ（
Ｃ，ＭＯＳ）で構成されている。この人力バッファ回路
用セルは配線形成工程で形成された結線用配線で各半導
体素子を結線することにより入力バッファ回路を構成で
きるようになっている。

また、入力バッファ回路用セルは静電気破壊防止回路を
構成できるように保護抵抗素子やクランプ用ＭＩＳＦＥ
Ｔを配置している。出力バッファ回路用セルは相補型Ｍ
ＩＳＦＥＴ又は及びバイポーラトランジスタで構成され
ている。この出力バッファ回路用セルは配線形成工程で
形成された結線用配線で各半導体素子間を結線すること
により出力バッファ回路を構成できるようになっている
。

入力バッファ回路用セル、出力バッファ回路用セルの夫
々の半導体素子間の結線は主に第１層目の配線形成工程
で形成された結線用配線で行われている。人出力バッフ
ァ回路３の上部には図示していないが第２層目の配線形
成工程で形成された電源配線が延在するように構成され
ている。電源配線は電源電圧配線ｖｃｃ例えば回路の動
作電圧５［Ｖ］及び基準電圧配線Ｖｇ１例えば回路の接
地電位０［Ｖコで構成されている。

入出力バッファ回路３で囲まれた半導体集積回路装置１
の中央部分は論理回路を形成する論理回路部である。こ
の論理回路部には基本セル４が行列状にかつ規則的に複
数配置されている。列方向に配置された複数の基本セル
４は基本セル列５を形成している。基本セル列５は所定
の間隔をおいて行方向に複数配置されている。基本セル
列５間は基本セル４間（論理回路間）を接続する結線用
配線を形成する配線形成領域（配線チャネル形成領域）
６として使用されている。

前記基本セル４は第３図（要部平面図）に示すように３
つのｐチャネルＭＩＳＦＥＴＱＰ及び４つのｎチャネル
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎで構成されている。

つまり、基本セル４は相補型ＭＩＳＦＥＴ　（０ＭＯ８
）で構成されている。ｐチャネルＭＩＳＦＥＴＱｐはフ
ィールド絶縁膜４Ａで周囲を囲まれた領域内において図
示しないｎ型ウェル領域の主面に形成されている。ｐチ
ャネルＭＩＳＦＥＴＱｐ、は、主に、ｎ型ウェル領域（
チャネル形成領域）、ゲート絶縁膜、ゲート電極４Ｂ、
ソース領域及びドレイン領域である一対のｐ゛型半導体
領域４Ｃで構成されている。同様に、ｎチャネルＭＩＳ
ＦＥＴ　Ｑ　ｎはフィールド絶縁膜４Ａで周囲を囲まれ
た領域内において図示しないｐ型ウェル領域の主面に形
成されている。ｎチャネルＭＩＳＦＥＴＱｎは、主に、
ｐ型ウェル領域（チャネル形成領域）、ゲート絶縁膜、
ゲート電極４Ｂ、ソース領域及びドレイン領域である一
対のｎ゛型半墓体領域４Ｄで構成されている。

前記基本セル４の３つのＭＩＳＦＥＴＱｐは、ゲート長
方向に隣接する夫々の一方の半導体領域４Ｃを一体に構
成し、夫々を直列に接続している。

同様に、４つのうちの３つのＭＩＳＦＥＴＱｎは、ゲー
ト長方向に隣接する夫々の一方の半導体領域４Ｄを一体
に構成し、夫々を直列に接続している。

すなわち、この基本セル４は３人力ＮＡＮＤゲート回路
を構成できるようになっている。また、基本セル４は、
前述の３人力ＮＡＮＤゲート回路に限定されず、２人力
ＮＡＮＤゲート回路、４人力ＮＡＮＤゲート回路を形成
できるように構成してもよい。

前記基本セル４内は主に第１層目の配線形成工程で形成
される結線用配線によって結線され、この基本セル４は
所定の論理回路又はその一部を構成するようになってい
る。具体的には、結線用配線は、基本セル４の各電極間
つまりゲート電極４Ｂ間、ゲート電極４Ｂと半導体領域
４Ｃ又は４Ｄとの間、半導体領域４０間、半導体領域４
Ｄ間、又は半導体領域４Ｃと４Ｄとの間を接続するよう
になっている。また、基本セル４上には第１層目の配線
形成工程で形成される電源配線（図示しない）が列方向
（ゲート長方向）に延在するように構成されている。電
源配線はｐチャネルＭＩＳＦＥＴ　Ｑ　ｐ上に延在する
電源電圧配線（７：　Ｖｃｃ）及びｎチャネルＭＩＳＦ
ＥＴＱｎ上に延在する基準電圧配線（７：Ｖｓｓ）で構
成されている。

前記第２図に示す基本セル列５間の配線形成領域６は、
主に基本セル４間、基本セル４で形成された論理回路間
等を接続する結線用配線が形成されるようになっている
。つまり、基本セル４内配線と同様に、結線用配線は基
本セル４の電極と他の基本セル４の電極とを接続するよ
うになっている。配線形成領域６には、第１層目の配線
形成工程で形成される列方向に延在する結線用配線と、
第２層目の配線形成工程で形成される行方向に延在する
結線用配線とが形成される。この第１層目の配線形成工
程、第２層目の配線形成工程の夫々で形成される結線用
配線はコンピュータを使用する自動配線システム（ＤＡ
）で自動的に配置されている。

このゲートアレイ方式を採用する半導体集積回路装置１
は自己診断機能を有している。この自己診断機能は、半
導体集積回路装置１の基本セル４内及び基本セル４間に
所定のパターンの結線用配線を施して形成された論理回
路の特性を診断（テスト）するものである。この診断は
、半導体集積回路装置１の外部に配置された図示しない
外部テスタ（又は内蔵された内部テスタ）で行われる。

この診断は、論理回路に正規の入力信号を入力して正規
の出力信号を検出する直接的なものではなく、論理回路
又はその一部に診断用信号を入力して所定の出力信号が
検出できるか否かを行う間接的なものである。

自己診断機能を有するこの半導体集積回路装置１は第１
図（要部概略拡大平面図）に示すように配線形成領域６
に診断用配線４ｂが配置されている。

診断用配線４ｂは、半導体集積回路装置１に形成され診
断される論理回路と外部テスタとの間を接続する診断用
信号配線（１１，１２）の少なくとも一部を形成するよ
うになっている。診断用配線４ｂは、配線形成領域６を
横切るように行方向に延在し、列方向に複数本配置され
ている。この診断用配線４ｂは基本セル４の各電極すな
わちｐチャネルＭＩＳＦＥＴＱｐ、ｎチャネルＭＩＳＦ
ＥＴＱｎの夫々のゲート電極４Ｂと同一導電層（同一製
造工程）で形成されている。この診断用配線４ｂの上層
には、前述の第１層目の結線用配線７及び第２層目の結
線用配線８が延在している。結線用配線７は前述のよう
に基本セル４内及び配線形成領域６を列方向に延在する
ように形成されている。結線用配線７のうち基本セル４
上を列方向に延在する結線用配線７は電源配線（電源電
圧配線Ｖｃｃ及び基準電圧配線Ｖｓｓ）である、結線用
配線８は配線形成領域６を行方向に延在するように形成
されている。診断用配線４ｂは結線用配線７．８の夫々
と同様にコンピュータを使用する自動配線システムによ
って配置されている。したがって、診断用配線４ｂは前
記コンピュータで使用される配線座標内において論理回
路の実装率等を考慮して適宜配置されている。前述のよ
うに診断用配線４ｂはゲート電極４Ｂと同一導電層であ
るゲート材料で形成されるので結線用配線７及び８に比
べて高い抵抗値を有しているが、論理回路の診断の際に
はそれ程の動作速度を必要としないので、診断用配線４
ｂを前記ゲート材料で形成することについての問題はな
い。

第４図（論理回路図）に示す論理回路Ｌ　ｏｇｉｃを基
本セル４内及び基本セル４間に所定の結線用配線７及び
８を施して形成した場合、第１図に示すように、その論
理回路Ｌ　ｏｇｉｃに接続される信号配線９及び１０は
結線用配線７（又は及び８）で形成されている。この論
理回路Ｌ　ｏｇｉｃは、スタチック型Ｄフリップフロッ
プ回路であり、インバータ回路、トランスミッション回
路及びＮＯＲ回路を組合せて形成されている。信号配線
９のＤは論理回路Ｌｏｇｉｃの入力信号、ＣＬ、ＧＫは
入力クロック信号、ＰＲはプリリセット信号である。信
号配線１０のＱ。

Ｑは論理回路Ｌ　ｏｇｉｃの出力信号である。φ、φは
入力クロック信号ＧＫで生成される内部クロック信号で
ある。

前記論理回路Ｌ　ｏｇｉｃには第１図及び第５図（自己
診断回路が付加された論理回路図）に示すように自己診
断回路が組込まれ、自己診断回路はこの論理回路Ｌ　ｏ
ｇｉｃ又はその一部が正常に動作するか否かを診断する
ことができるように構成されている。自己診断回路は論
理回路Ｌ　ｏｇｉｃに沿ってその周辺の基本セル４の半
導体素子を使用して形成されている。この自己診断回路
には診断用信号配線１１及び１２が接続されている。診
断用信号配線１１のＣ１，Ｃ２は診断用人力クロック信
号、Ｗは診断用ライト信号、Ｒは診断用リード信号であ
る。５診断用信号配線１２のＴＤは診断用出力信号であ
る。

診断用信号配線１１．１２の夫々は、診断用配線４ｂと
結線用配線７又は結線用配線８とを組合せて、自己診断
回路（論理回路）と外部テスタとの間を接続するように
構成されている。つまり、診断用信号配線１１．１２の
夫々は少なくとも一部分に結線用配線７及び８と異なる
導電層の診断用配線４ｂを使用している。

このように、自己診断機能を備えたゲートアレイ方式を
採用する半導体集積回路装置１において。

外部テスタと診断される所定の論理回路Ｌ　ｏｇｉｃと
を接続する診断用信号配線１１．１２の夫々の少なくと
も一部を基本セル４の電極（ゲート電極４Ｂ）と同一導
電層で形成された診断用配線４ｂで構成することにより
、前記診断用信号配線１１．１２の夫々は結線用配線７
．８の夫々と異なる導電層で形成され、前記診断用信号
配線１１．１２の夫々に対して前記結線用配線７，８の
夫々の配置を独立的にし、結線用配線７，８の夫々の自
由度を高めることができる（診断用配線４ｂと結線用配
線７．８の夫々とが自由に交差できる）ので、結線用配
線７．８の夫々の迂回配線を低減し、論理回路Ｌ　ｏｇ
ｉｃのの実装率（集積度）を向上することができる。ゲ
ート電極４Ｂ、診断用配線４ｂの夫々は、例えば多結晶
珪素膜、高融点金属膜、高融点金属シリサイド膜の夫々
の単層、又はそれらの複合膜からなるゲート材料で形成
する。

また、前記結線用配線７，８の夫々の迂回配線を低減す
ることができるので、信号遅延を低減し、ゲートアレイ
方式の半導体集積回路装置１の動作速度の高速化を図る
ことができる。

（実施例■） 本実施例■は、前記実施例Ｉと異なる形状で診断用配線
４ｂを配置した、本発明の第２実施例である。

本発明の実施例■である自己診断機能を備えたゲートア
レイ方式を採用する半導体集積回路装置の基本概略構成
を第６図（要部概略拡大平面図）で示す。

第６図に示すように、本実施例■のゲートアレイ方式の
半導体集積回路装置１の診断用配線４ｂは、基本セル４
の周辺に沿った配線形成領域６に基本セル列５を取り囲
むように平面形状がリング形状で構成されている。前記
実施例Ｉと同様に。

診断用配線４ｂは診断用信号配線１１．１２の夫々の少
なくとも一部分を形成するようになっている。

診断用信号配線１１．１２の夫々の他の部分は結線用配
線７．８の夫々で形成されている。

また、前記診断用配線４ｂは、切断個所がない連続して
延在するリング形状に限らず、所定の寸法に切断された
（分割された）リング形状で形成してもよい。

このように構成される自己診断回路を備えたゲートアレ
イ方式を採用する半導体集積回路装置１は前記実施例■
と実質的に同様の効果を奏することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、３層又はそれ以上の結線用配線層で
形成される、ゲートアレイ方式を採用する半導体集積回
路装置に適用することができる。

また１本発明は、基本セル列間に配線形成領域を設けず
に、全面に基本セルを敷き詰めた敷詰方式のゲートアレ
イ方式を採用する半導体集積回路装置に適用することが
できる。この敷詰方式の場合、論理回路間の基本セル又
は基本セル列を配線形成領域として使用するので、本発
明は、基本セルを構成するＭＩＳＦＥＴのゲート電極を
診断用信号配線の一部となる診断用配線としてそのまま
使用することができる。

また、本発明は、前記診断用信号配線の一部となる診断
用配線を基本セルのＭＩＳＦＥＴのソース領域又はドレ
イン領域（基本セルの電極）で形成してもよい。

また、本発明は、バイポーラトランジスタで基本セルを
構成するゲートアレイ方式を採用する半導体集積回路装
置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

自己診断機能を備えたゲートアレイ方式を採用する半導
体集積回路装置の回路の実装率を向上することができる
。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉである自己診断機能を備え
たゲートアレイ方式を採用する半導体集積回路装置の基
本概略構成を示す要部概略拡大平面図、 第２図は、前記半導体集積回路装置のチップレイアウト
図、 第３図は、前記半導体集積回路装置の基本セルの要部平
面図。 第４図は、前記基本セルで形成された一例の論理回路図
。 第５図は、前記論理回路に自己診断回路が付加されたと
きの論理回路図、 第６図は１本発明の実施例■である自己診断機能を備え
たゲートアレイ方式を採用する半導体集積回路装置の基
本概略構成を示す要部概略拡大平面図である。 図中、１・・・半導体集積回路装置、２・・・外部端子
、３・・・人出力バッファ回路、４・・・基本セル、４
Ｂ・・・ゲート電極、４Ｃ，４Ｄ・・・半導体領域、４
ｂ・・・診断用配線、５・・・基本セル列、６・・・配
線形成領域、７．８・・・結線用配線、９，１０・・・
信号配線、１１．１２・・・診断用信号配線、Ｑｐ、Ｑ
ｎ・・・ＭＩＳＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １、基本セルの各電極間及び基本セルの電極と他の基本
   セルの電極との間を接続する配線パターンの変更で所定
   回路を形成するゲートアレイ方式が採用され、前記所定
   回路が外部テスタ又は内部テスタで診断される自己診断
   機能を有する半導体集積回路装置において、前記外部テ
   スタ又は内部テスタと診断される所定回路とを接続する
   診断用信号配線の少なくとも一部が、前記基本セルの電
   極と同一導電層で形成されていることを特徴とする半導
   体集積回路装置。 ２、前記基本セルは複数のＭＩＳＦＥＴで構成されてお
   り、前記診断用信号配線の少なくとも一部は前記ＭＩＳ
   ＦＥＴのゲート電極、ソース領域又はドレイン領域と同
   一導電層で形成されていることを特徴とする特許請求の
   範囲第１項に記載の半導体集積回路装置。 ３、前記診断用信号配線の一部は所定方向に隣接する基
   本セル間の配線形成領域上に延在していることを特徴と
   する特許請求の範囲第１項又は第２項に記載の半導体集
   積回路装置。 ４、前記診断用信号配線の一部は前記基本セルの周囲に
   沿って延在していることを特徴とする特許請求の範囲第
   １項乃至第３項に記載の夫々の半導体集積回路装置。