JP2752262B2 - 1チップlsiの製造方法 - Google Patents
1チップlsiの製造方法Info
- Publication number
- JP2752262B2 JP2752262B2 JP3088316A JP8831691A JP2752262B2 JP 2752262 B2 JP2752262 B2 JP 2752262B2 JP 3088316 A JP3088316 A JP 3088316A JP 8831691 A JP8831691 A JP 8831691A JP 2752262 B2 JP2752262 B2 JP 2752262B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring
- layer
- equivalent
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はデータ処理装置等のシス
テム構成の簡単化をはかった大規模集積回路装置の製造
方法に関する。 【0002】 【従来の技術】パーソナルコンピュータ等のシステムを
構成するには、通常複数個のLSI(大規模集積回路)
を組み合わせて使う。これらはCPU(中央処理装
置)、ROM(リード・オンリ・メモリ)、RAM(ラ
ンダム・アクセス・メモリ)、キー入力制御部、シリア
ル入出力部、パラレル入出力部、カウンタタイミング制
御部、表示駆動部等多くのチップになり、各チップ間の
相互配線はプリント基板によりなされる。ところがこの
方法は、プリント基板上の相互配線が複雑で製作に手間
がかかり、コストアップの原因となる。またプリント配
線の静電容量が大きいため、各チップのスピードが早く
なっても、システム全体のスピードアップにつながらな
い。また故障率が高い等の理由から、ユーザとしての要
求は“システムに使用される複数個のLSIを1チップ
化出来ないか”という要求が大変強い。 【0003】上記1チップ化の要求に応える方法として
は、(イ)全システムを再度設計して新たな1チップL
SIをつくる、(ロ)複数個のチップを1つのパッケー
ジの中に封入していわゆるハイブリッドIC(集積回
路)とする、等が考えられる。上記(イ)項のシステム
を再設計する方法の場合、現在ある設計手法としては、
[1]全て手設計による方法、[2]電算機を導入した
ビルディングブロック方式の自動設計による方法、
[3]ゲートアレイ等による自動設計、等がある。これ
ら[1]〜[3]ともいずれも利点/欠点があるが、再
設計の最大の欠点は、「各チップはすでに開発されて、
機能、特性とも充分評価され可となっているのに、また
同様のものを再度設計するため、設計、評価の手順をも
う一度踏まねばならぬ」ことである。従って設計ミスの
おそれがあったり、開発時間がかかる等種々の問題があ
り、能がない方法と云わざるを得ない。 【0004】上記(ロ)項のハイブリッドICの方法
は、これは外部から見ると1個の部品として見えるだけ
で、上記プリント基板に複数個のチップを実装し、配線
する方法を単に小さくしただけにすぎない。勿論小さく
しただけのメリットはそれなりにあるが、実際の実装技
術として、どれだけの個数のチップがハイブリッド化で
きるか疑問が残るところであり、実現出来たとしても相
当のコストアップとなるであろう。 【0005】 【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、再設計、ハイブリッド化いずれと
も異なる新たなシステムの1チップ化を可能とする大規
模集積回路装置の製造方法を提供しようとするものであ
る。 【0006】 【課題を解決するための手段と作用】本発明は、複数の
ボンディングパッド相当用パッドを有し、かつすでに機
能が確認されている集積回路のその機能を遂行するのに
必要とする複数のチップ相当領域を、同一半導体基板に
同時に形成する工程と、前記チップ相当領域上に配線層
の層間絶縁膜を形成する工程と、前記複数のチップ相当
領域のボンデイングパッド相当用パッド間、及び前記ボ
ンディングパッド相当用パッドと前記半導体基板のボン
ディングパッド間を前記層間絶縁膜上に設けられる電極
配線層でそれぞれ選択的に接続する工程とを具備したこ
とを特徴とする大規模集積回路装置の製造方法である。 【0007】本発明は所望の装置を実現するのに、既に
設計評価されている各チップのパターンをそのまま使用
して1チップ化するようにしたものである。しかも上記
のようにすれば、従来ばらばらに形成されていた各チッ
プ及びそれらの間の配線を、1つの半導体基板に一挙に
形成することができる。 【0008】 【実施例】以下図面を参照して本発明の実施例を説明す
る。図1において1は半導体チップ、A,Bはチップ1
内で同一工程でいっしょに形成されたチップ相当領域
で、これら領域はそれぞれ以前にチップA、チップBと
して評価ずみのものである。2,3はチップ相当領域
A,Bが以前チップA,Bであった時のボンディングパ
ッド(これを仮にインナーボンディングパッドという
が、本発明ではボンディングパッド相当用パッドとい
う)、4はチップ1のボンディングパッド(これを仮に
アウターボンディングパッドという)である。このよう
に既に評価確認ずみのチップ相当領域AとBを適当なス
ペース5を置いてチップ1内に配置形成する。このスペ
ース5はチップ相当領域A,B間の相互配線6の配線領
域であり、また周縁付近には1チップ化した後にLSI
からのリード端子として外部と接続するためのボンディ
ングパッドとの配線(これを仮に外部配線という)7に
使用される配線領域も設けられる。即ち、チップ相当領
域AとB間の相互配線6を、領域A,B各々が有してい
る該当ボンディングパッド間で上記配線領域5を利用し
て領域A,Bのプロセスによる配線層(ポリシリコン,
アルミニウム等)でつくる。更に外部配線7に相当する
ボンディングパッド4をチップ周辺に必要個数レイアウ
トし、外部配線7を、該当する領域A,Bのボンディン
グパッド2,3とアウターボンディングパッド4の間
で、やはりポリシリコン,アルミニウム等でつくる。図
2は図1の一部断面を示すもので、11はチップ相当領
域AまたはBのトランジスタ領域、12はN型基板、1
3,14はP+ 型ソース,ドレイン領域、 【0009】15は絶縁膜、16はポリシリコンゲート
電極、17はアルミニウム配線、18は配線領域5での
配線交差領域で、171 ,172は図1の配線6に対応
するアルミニウム配線層、19はポリシリコン配線層で
ある。 【0010】上記例は、各チップ相当領域の相互配線及
び外部配線を、各チップのウエハプロセスを変えること
なく配線領域5を設けることにより実現する手法であっ
た。いわばプリント基板配線をチップと同一ウエハ上に
配線領域を設けて焼きつけたものであり、1チップ化後
のチップサイズは各チップ相当領域A,Bの合成面積よ
り配線領域5分だけ大きくなるが、次に示す例は図1、
図2の例を改良し、配線領域5をほとんど零にすること
ができる1チップ化の手法で本発明の実施例である。 【0011】図3,図4がその例を示すものであるが、
ここでは説明を簡単にするためにチップ相当領域A,B
それぞれは、図1,図2の場合と同様シリコンゲートプ
ロセスで構成されたLSIとする。従ってチップ相当領
域A,Bは各々配線層として、ソース、ドレインを形成
する不純物拡散層(P+ ,N+ 拡散等)、ゲート電極を
構成するポリシリコン層、そして通常配線層として多用
されるメタル配線層の3種類を有し、それらはチップ
A,B上で回路構成に応じて電気的に絶縁されたり、結
合されたりする。チップ相当領域A,Bの入力信号及び
出力信号は、通常チップ周辺に配置されたボンディング
パッド4よりパッケージのリードの結合されてLSIの
外部と接続される。ボンディングパッドはメタル層で形
成されるのが通常である。 【0012】図4は図3の一部断面を示すものである
が、これは図2に対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略し、特徴とする点
を説明する。図4において21はPウエル層、22,2
3はNチャネル型トランジスタ25のソース,ドレイン
層、24はポリシリコンよりなるゲート電極、26は層
間絶縁膜、27はこの絶縁膜上に設けられた第2層目の
アルミニウム配線層で、図3の配線6または7と対応す
るものである。28はアルミニウム配線17,27間を
つなぐためのコンタクトである。 【0013】このように図3、図4の手法は、絶縁膜2
6を挟んでメタル配線17,27を形成し、この第2層
目のメタル配線層をチップ相当領域A,B間の相互配線
6及び外部配線7として使用する。第2層目のメタル配
線27による信号は、チップ相当領域A,B各々の入出
力信号(電源含む)のみでよい。また第2層目のメタル
配線27と第1層目のメタルにより形成されたインナー
ボンディングパッド間に電気的結合が必要だが、これは
層間絶縁膜26を必要な個所のみ写真触刻技術にて除去
し、層間のコンタクトホールをつくることより可能であ
る。このようなコンタクト28を通常ビア・コンタクト
(VIA contact)と称している。即ちボンデ
ィングパッド2または3の上にビア・コンタクトをつく
り、その上に第2層目のメタル(アルミニウム)を蒸着
することで各層のメタル配線が結合される。しかしビア
・コンタクトは必ずしもボンディングパッド2または3
上に形成する必要がないことは明らかである。チップ相
当領域A,Bが複合された新LSIも、最終的にLSI
外部と信号伝達するボンディングパッド(アウターボン
ディングパッド)4が必要であるが、これは第2層目の
メタルで形成する。 【0014】図3,図4の如く構成されたLSIにあっ
ては、チップ相当領域A,B上に第2層目の配線27が
形成でき、図1の場合のように特に配線領域5を特に設
ける必要がないため、チップサイズを小さくできる。ま
た第1層目と第2層目の配線の交差点にアルミニウムを
使用できるため、該抵抗を小に保持できて高速設計が可
能となる。また第1層目の配線17と第2層目の配線2
7は同一平面上で交差しないため、配線設計の自由度が
増すものである。 【0015】図5は図3,図4の手法を用いたパターン
配置例である。A〜Eが既に開発され機能が確認されて
いるLSI(チップ相当領域)で、同一チップ相当領域
が重複しても可である(例えばD=E)。また各チップ
相当領域間の配線は第2層目のアルミニウム配線27
(図5の配線6または7に相当)でつくる。各チップ相
当領域が本来有しているパッド2,3と第2層目の配線
6,7はビア・コンタクトで接続する。外周のパッド4
が新LSIのボンディングパッドとなり、第2層目のア
ルニウムでつくるものである。 【0016】なお本発明は実施例のみに限られることな
く種々の応用が可能である。例えば実施例では、チップ
相当領域A,B等の構造がシリコンゲート型の場合を説
明したが、アルミニウムゲート型、タングステンゲート
型、モリブデンゲート型等種々の場合に適用できる。ま
た配線のメタル材料としては、アルミニウムのみに限ら
ずタングステン,モリブテン等種々の材料が使用でき
る。また実施例ではチップ相当領域A,Bの外側領域に
アウターボンディングパッド4を形成しているが、パタ
ーン形状が許せばチップ相当領域A,Bのボンディング
パッド2,3と同一ライン上にパッド4を形成してもよ
い。またメタル配線層としてアルミニウムを用いた2層
配線の場合を説明したが、3層,4層等の多層配線とし
てもよい。 【0017】 【発明の効果】以上説明した如く本発明によれば、チッ
プ相当領域は従来のチップ構成にほとんど手を加えない
ので、機能、特性共に評価ずみのものが同一プロセスで
そのまま1チップ化できる。また1チップ化できるた
め、従来のプリント基板を用いるものと比べ信頼性が向
上する。また本装置を得るのに従来のウエハプロセスを
そのまま利用でき、製造工程の簡単化が可能である。ま
たチップ相当領域上に第2層目以降の配線が形成できる
ためチップサイズの縮小が可能である。また、第1、第
2層目等の交差配線部に共にアルミニウムを使用できる
ため、抵抗を小にできて高速設計が可能となる。また第
2層目以降の配線は第1層目のそれと同一平面上で交差
しないため、配線設計の自由度が増すものである。また
本発明では、配線6に、機械的接続(ボンディングワイ
ヤによる)を用いない通常のICプロセスによるIC配
線が可能で、大幅なIC微細化が可能となるし、この事
に加えて本発明は、ICチップ内でのボンディングおよ
びボンディングワイヤの交差部も生じないことから、量
産性に優れ、また工程が簡単化される利点もある。また
本発明は、チップ内でのボンディングが不要だから、ボ
ンディング回数が減ると共にチップに機械的ストレスを
与える機会が大幅に減少する。したがってこの点でも従
来の装置と比べ、信頼性が向上するものである。
テム構成の簡単化をはかった大規模集積回路装置の製造
方法に関する。 【0002】 【従来の技術】パーソナルコンピュータ等のシステムを
構成するには、通常複数個のLSI(大規模集積回路)
を組み合わせて使う。これらはCPU(中央処理装
置)、ROM(リード・オンリ・メモリ)、RAM(ラ
ンダム・アクセス・メモリ)、キー入力制御部、シリア
ル入出力部、パラレル入出力部、カウンタタイミング制
御部、表示駆動部等多くのチップになり、各チップ間の
相互配線はプリント基板によりなされる。ところがこの
方法は、プリント基板上の相互配線が複雑で製作に手間
がかかり、コストアップの原因となる。またプリント配
線の静電容量が大きいため、各チップのスピードが早く
なっても、システム全体のスピードアップにつながらな
い。また故障率が高い等の理由から、ユーザとしての要
求は“システムに使用される複数個のLSIを1チップ
化出来ないか”という要求が大変強い。 【0003】上記1チップ化の要求に応える方法として
は、(イ)全システムを再度設計して新たな1チップL
SIをつくる、(ロ)複数個のチップを1つのパッケー
ジの中に封入していわゆるハイブリッドIC(集積回
路)とする、等が考えられる。上記(イ)項のシステム
を再設計する方法の場合、現在ある設計手法としては、
[1]全て手設計による方法、[2]電算機を導入した
ビルディングブロック方式の自動設計による方法、
[3]ゲートアレイ等による自動設計、等がある。これ
ら[1]〜[3]ともいずれも利点/欠点があるが、再
設計の最大の欠点は、「各チップはすでに開発されて、
機能、特性とも充分評価され可となっているのに、また
同様のものを再度設計するため、設計、評価の手順をも
う一度踏まねばならぬ」ことである。従って設計ミスの
おそれがあったり、開発時間がかかる等種々の問題があ
り、能がない方法と云わざるを得ない。 【0004】上記(ロ)項のハイブリッドICの方法
は、これは外部から見ると1個の部品として見えるだけ
で、上記プリント基板に複数個のチップを実装し、配線
する方法を単に小さくしただけにすぎない。勿論小さく
しただけのメリットはそれなりにあるが、実際の実装技
術として、どれだけの個数のチップがハイブリッド化で
きるか疑問が残るところであり、実現出来たとしても相
当のコストアップとなるであろう。 【0005】 【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、再設計、ハイブリッド化いずれと
も異なる新たなシステムの1チップ化を可能とする大規
模集積回路装置の製造方法を提供しようとするものであ
る。 【0006】 【課題を解決するための手段と作用】本発明は、複数の
ボンディングパッド相当用パッドを有し、かつすでに機
能が確認されている集積回路のその機能を遂行するのに
必要とする複数のチップ相当領域を、同一半導体基板に
同時に形成する工程と、前記チップ相当領域上に配線層
の層間絶縁膜を形成する工程と、前記複数のチップ相当
領域のボンデイングパッド相当用パッド間、及び前記ボ
ンディングパッド相当用パッドと前記半導体基板のボン
ディングパッド間を前記層間絶縁膜上に設けられる電極
配線層でそれぞれ選択的に接続する工程とを具備したこ
とを特徴とする大規模集積回路装置の製造方法である。 【0007】本発明は所望の装置を実現するのに、既に
設計評価されている各チップのパターンをそのまま使用
して1チップ化するようにしたものである。しかも上記
のようにすれば、従来ばらばらに形成されていた各チッ
プ及びそれらの間の配線を、1つの半導体基板に一挙に
形成することができる。 【0008】 【実施例】以下図面を参照して本発明の実施例を説明す
る。図1において1は半導体チップ、A,Bはチップ1
内で同一工程でいっしょに形成されたチップ相当領域
で、これら領域はそれぞれ以前にチップA、チップBと
して評価ずみのものである。2,3はチップ相当領域
A,Bが以前チップA,Bであった時のボンディングパ
ッド(これを仮にインナーボンディングパッドという
が、本発明ではボンディングパッド相当用パッドとい
う)、4はチップ1のボンディングパッド(これを仮に
アウターボンディングパッドという)である。このよう
に既に評価確認ずみのチップ相当領域AとBを適当なス
ペース5を置いてチップ1内に配置形成する。このスペ
ース5はチップ相当領域A,B間の相互配線6の配線領
域であり、また周縁付近には1チップ化した後にLSI
からのリード端子として外部と接続するためのボンディ
ングパッドとの配線(これを仮に外部配線という)7に
使用される配線領域も設けられる。即ち、チップ相当領
域AとB間の相互配線6を、領域A,B各々が有してい
る該当ボンディングパッド間で上記配線領域5を利用し
て領域A,Bのプロセスによる配線層(ポリシリコン,
アルミニウム等)でつくる。更に外部配線7に相当する
ボンディングパッド4をチップ周辺に必要個数レイアウ
トし、外部配線7を、該当する領域A,Bのボンディン
グパッド2,3とアウターボンディングパッド4の間
で、やはりポリシリコン,アルミニウム等でつくる。図
2は図1の一部断面を示すもので、11はチップ相当領
域AまたはBのトランジスタ領域、12はN型基板、1
3,14はP+ 型ソース,ドレイン領域、 【0009】15は絶縁膜、16はポリシリコンゲート
電極、17はアルミニウム配線、18は配線領域5での
配線交差領域で、171 ,172は図1の配線6に対応
するアルミニウム配線層、19はポリシリコン配線層で
ある。 【0010】上記例は、各チップ相当領域の相互配線及
び外部配線を、各チップのウエハプロセスを変えること
なく配線領域5を設けることにより実現する手法であっ
た。いわばプリント基板配線をチップと同一ウエハ上に
配線領域を設けて焼きつけたものであり、1チップ化後
のチップサイズは各チップ相当領域A,Bの合成面積よ
り配線領域5分だけ大きくなるが、次に示す例は図1、
図2の例を改良し、配線領域5をほとんど零にすること
ができる1チップ化の手法で本発明の実施例である。 【0011】図3,図4がその例を示すものであるが、
ここでは説明を簡単にするためにチップ相当領域A,B
それぞれは、図1,図2の場合と同様シリコンゲートプ
ロセスで構成されたLSIとする。従ってチップ相当領
域A,Bは各々配線層として、ソース、ドレインを形成
する不純物拡散層(P+ ,N+ 拡散等)、ゲート電極を
構成するポリシリコン層、そして通常配線層として多用
されるメタル配線層の3種類を有し、それらはチップ
A,B上で回路構成に応じて電気的に絶縁されたり、結
合されたりする。チップ相当領域A,Bの入力信号及び
出力信号は、通常チップ周辺に配置されたボンディング
パッド4よりパッケージのリードの結合されてLSIの
外部と接続される。ボンディングパッドはメタル層で形
成されるのが通常である。 【0012】図4は図3の一部断面を示すものである
が、これは図2に対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略し、特徴とする点
を説明する。図4において21はPウエル層、22,2
3はNチャネル型トランジスタ25のソース,ドレイン
層、24はポリシリコンよりなるゲート電極、26は層
間絶縁膜、27はこの絶縁膜上に設けられた第2層目の
アルミニウム配線層で、図3の配線6または7と対応す
るものである。28はアルミニウム配線17,27間を
つなぐためのコンタクトである。 【0013】このように図3、図4の手法は、絶縁膜2
6を挟んでメタル配線17,27を形成し、この第2層
目のメタル配線層をチップ相当領域A,B間の相互配線
6及び外部配線7として使用する。第2層目のメタル配
線27による信号は、チップ相当領域A,B各々の入出
力信号(電源含む)のみでよい。また第2層目のメタル
配線27と第1層目のメタルにより形成されたインナー
ボンディングパッド間に電気的結合が必要だが、これは
層間絶縁膜26を必要な個所のみ写真触刻技術にて除去
し、層間のコンタクトホールをつくることより可能であ
る。このようなコンタクト28を通常ビア・コンタクト
(VIA contact)と称している。即ちボンデ
ィングパッド2または3の上にビア・コンタクトをつく
り、その上に第2層目のメタル(アルミニウム)を蒸着
することで各層のメタル配線が結合される。しかしビア
・コンタクトは必ずしもボンディングパッド2または3
上に形成する必要がないことは明らかである。チップ相
当領域A,Bが複合された新LSIも、最終的にLSI
外部と信号伝達するボンディングパッド(アウターボン
ディングパッド)4が必要であるが、これは第2層目の
メタルで形成する。 【0014】図3,図4の如く構成されたLSIにあっ
ては、チップ相当領域A,B上に第2層目の配線27が
形成でき、図1の場合のように特に配線領域5を特に設
ける必要がないため、チップサイズを小さくできる。ま
た第1層目と第2層目の配線の交差点にアルミニウムを
使用できるため、該抵抗を小に保持できて高速設計が可
能となる。また第1層目の配線17と第2層目の配線2
7は同一平面上で交差しないため、配線設計の自由度が
増すものである。 【0015】図5は図3,図4の手法を用いたパターン
配置例である。A〜Eが既に開発され機能が確認されて
いるLSI(チップ相当領域)で、同一チップ相当領域
が重複しても可である(例えばD=E)。また各チップ
相当領域間の配線は第2層目のアルミニウム配線27
(図5の配線6または7に相当)でつくる。各チップ相
当領域が本来有しているパッド2,3と第2層目の配線
6,7はビア・コンタクトで接続する。外周のパッド4
が新LSIのボンディングパッドとなり、第2層目のア
ルニウムでつくるものである。 【0016】なお本発明は実施例のみに限られることな
く種々の応用が可能である。例えば実施例では、チップ
相当領域A,B等の構造がシリコンゲート型の場合を説
明したが、アルミニウムゲート型、タングステンゲート
型、モリブデンゲート型等種々の場合に適用できる。ま
た配線のメタル材料としては、アルミニウムのみに限ら
ずタングステン,モリブテン等種々の材料が使用でき
る。また実施例ではチップ相当領域A,Bの外側領域に
アウターボンディングパッド4を形成しているが、パタ
ーン形状が許せばチップ相当領域A,Bのボンディング
パッド2,3と同一ライン上にパッド4を形成してもよ
い。またメタル配線層としてアルミニウムを用いた2層
配線の場合を説明したが、3層,4層等の多層配線とし
てもよい。 【0017】 【発明の効果】以上説明した如く本発明によれば、チッ
プ相当領域は従来のチップ構成にほとんど手を加えない
ので、機能、特性共に評価ずみのものが同一プロセスで
そのまま1チップ化できる。また1チップ化できるた
め、従来のプリント基板を用いるものと比べ信頼性が向
上する。また本装置を得るのに従来のウエハプロセスを
そのまま利用でき、製造工程の簡単化が可能である。ま
たチップ相当領域上に第2層目以降の配線が形成できる
ためチップサイズの縮小が可能である。また、第1、第
2層目等の交差配線部に共にアルミニウムを使用できる
ため、抵抗を小にできて高速設計が可能となる。また第
2層目以降の配線は第1層目のそれと同一平面上で交差
しないため、配線設計の自由度が増すものである。また
本発明では、配線6に、機械的接続(ボンディングワイ
ヤによる)を用いない通常のICプロセスによるIC配
線が可能で、大幅なIC微細化が可能となるし、この事
に加えて本発明は、ICチップ内でのボンディングおよ
びボンディングワイヤの交差部も生じないことから、量
産性に優れ、また工程が簡単化される利点もある。また
本発明は、チップ内でのボンディングが不要だから、ボ
ンディング回数が減ると共にチップに機械的ストレスを
与える機会が大幅に減少する。したがってこの点でも従
来の装置と比べ、信頼性が向上するものである。
【図面の簡単な説明】
【図1】改良前のLSIの概略平面図。
【図2】図1の一部断面図。
【図3】本発明の一実施例の概略平面図。
【図4】図3の一部断面図。
【図5】上記実施例の応用例を示す概略平面図。
【符号の説明】
1…半導体チップ、2〜4…ボンディングパッド、6,
7…配線、12…N型基板、17,27…配線、21…
Pウエル層、26…層間絶縁膜、28…ビア・コンタク
ト、A,B…チップ相当領域。
7…配線、12…N型基板、17,27…配線、21…
Pウエル層、26…層間絶縁膜、28…ビア・コンタク
ト、A,B…チップ相当領域。
フロントページの続き
(56)参考文献 特開 昭54−84984(JP,A)
特開 昭56−18439(JP,A)
特開 昭51−117588(JP,A)
特開 昭57−35342(JP,A)
特開 昭51−117588(JP,A)
特開 昭57−52151(JP,A)
実開 昭57−22242(JP,U)
Claims (1)
- (57)【特許請求の範囲】 1.所望の機能を有する複数の半導体チップをそれぞれ
実質的に同一のウエハプロセスで形成する工程と、 実質的に同一のウエハプロセスで形成された前記複数の
半導体チップの各々の特性を評価し可であることを確認
する工程と、 特性が可であることが確認された前記複数の半導体チッ
プのうち第一及び第二の半導体チップの機能を遂行する
部分のパタ−ンと実質的に同一のパタ−ンを使用し、且
つ前記ウエハプロセスと実質的に同一のウエハプロセス
を用いて、予め設定されたウエハ内の1チップ領域に、
前記第一及び第二の半導体チップの特性と実質的に同一
の特性を有する前記第一及び第二のチップ相当領域を形
成する工程と、 前記第一及び第二のチップ相当領域を相互接続する配線
層を形成する工程とを具備する1チップLSIの製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3088316A JP2752262B2 (ja) | 1991-04-19 | 1991-04-19 | 1チップlsiの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3088316A JP2752262B2 (ja) | 1991-04-19 | 1991-04-19 | 1チップlsiの製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9100283A Division JPS59215743A (ja) | 1983-05-24 | 1983-05-24 | 大規模集積回路装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32184596A Division JPH09205150A (ja) | 1996-12-02 | 1996-12-02 | 大規模集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04218943A JPH04218943A (ja) | 1992-08-10 |
JP2752262B2 true JP2752262B2 (ja) | 1998-05-18 |
Family
ID=13939527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3088316A Expired - Lifetime JP2752262B2 (ja) | 1991-04-19 | 1991-04-19 | 1チップlsiの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2752262B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6678645B1 (en) * | 1999-10-28 | 2004-01-13 | Advantest Corp. | Method and apparatus for SoC design validation |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51117588A (en) * | 1975-04-09 | 1976-10-15 | Fujitsu Ltd | Manufacturing method of semiconductor equipment |
JPS5484984A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Semiconductor integrated circuit |
JPS5618439A (en) * | 1979-07-25 | 1981-02-21 | Fujitsu Ltd | Semiconductor device consisting of different ic |
JPS5722242U (ja) * | 1980-07-11 | 1982-02-04 |
-
1991
- 1991-04-19 JP JP3088316A patent/JP2752262B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04218943A (ja) | 1992-08-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4647594B2 (ja) | 集積回路チップのi/oセル | |
US8643178B2 (en) | Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same | |
US6462427B2 (en) | Semiconductor chip, set of semiconductor chips and multichip module | |
US6031257A (en) | Semiconductor integrated circuit device | |
US5892276A (en) | Semiconductor integrated circuit | |
US5300796A (en) | Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells | |
US4688070A (en) | Semiconductor integrated circuit device | |
US4947233A (en) | Semi-custom LSI having input/output cells | |
JP3917683B2 (ja) | 半導体集積回路装置 | |
JPH02219254A (ja) | 半導体集積回路装置 | |
JP2752262B2 (ja) | 1チップlsiの製造方法 | |
US5206529A (en) | Semiconductor integrated circuit device | |
JPH05243482A (ja) | 半導体集積回路 | |
JPH09205150A (ja) | 大規模集積回路装置の製造方法 | |
JPH0194636A (ja) | 半導体装置 | |
JPS6080250A (ja) | 半導体装置 | |
JPH0542823B2 (ja) | ||
JP3075858B2 (ja) | 半導体集積回路装置 | |
JPS59215743A (ja) | 大規模集積回路装置 | |
JPH0230163A (ja) | マスタスライス型半導体集積回路装置およびその製造方法 | |
JPS61225845A (ja) | 半導体装置 | |
JP3482272B2 (ja) | 半導体集積回路装置 | |
JPH053252A (ja) | 半導体集積回路装置 | |
JPH04246857A (ja) | 半導体集積回路装置 | |
JPH09181184A (ja) | 半導体集積回路装置およびその製造方法 |