JPH07193554A

JPH07193554A - 多重化装置

Info

Publication number: JPH07193554A
Application number: JP5332656A
Authority: JP
Inventors: Hiraaki Nagase; 平明長瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1995-07-28
Also published as: US5521920A; EP0663743A1

Abstract

(57)【要約】【目的】データの多重・分離時のスイッチング遅延時
間を小さくした多重化装置を得る。【構成】規定のフレーム数で構成される時分割多重の
マルチフレームに対し、可変のフレーム単位で書き込み
・読み出しが可能な複数のタイムスロット変換メモリ
と、マルチフレーム・アライメント・メモリに対し可変
のフレーム単位で書き込み・読み出しを指示できる書き
込みタイミング生成回路を備え、上記各メモリに対し
て、必要なフレーム単位で伝送路インタフェースまたは
端末インタフェースとのデータ授受をさせるようにし
た。または、インタフェースに可変のフレーム単位で書
き込み・読み出しが可能な分散タイムスロット変換メモ
リと、セレクタを設け、必要なフレーム単位で伝送路イ
ンタフェース、端末インタフェースまたは伝送路、端末
とのデータ授受をさせるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、時分割多重化装置に
おける中継時も含めてデータの多重／分離のための多重
装置に関するものである。

【０００２】

【従来の技術】図１６は、従来のビット多重方式の発
（着）ノードにおける多重分離方式の一例である。図に
おいて、１は、ノード内の各種タイミングを生成し、制
御するＰＧ部、２は、端末と接続するための端末インタ
フェース部、３は、端末インタフェースと伝送路インタ
フェースまたは、伝送路インタフェースと伝送路インタ
フェース間の各チャネルデータをスイッチングする（接
続する）ためのタイムスロット変換メモリ（ＴＳＩ）
部、４は、伝送路と接続するための伝送路インタフェー
ス部、５は、各インタフェース部からＴＳＩ部方向のデ
ータを多重分離する受信多重・分離バス、６は、ＴＳＩ
部から各インタフェース部方向のデータを多重・分離す
る送信多重分離バス、７は、１ＰＧ部の生成するノード
内の各タイミングのバスである。

【０００３】図１７は、従来のビット多重方式の中継ノ
ードにおける多重分離方式の一例である。図１７におい
て、図１６と同番号のものは相当構成を表わす。８は、
伝送路と接続するための伝送路インタフェース部であ
る。図１８は、従来のビット多重方式の中継ノードにお
ける動作タイミングを示す。図において、４０１／４０
２．．．云々は図１７における信号名を示す。ＴＳＩ部
において、１マルチフレーム毎（２０クレーム毎）に、
タイムスロット変換メモリＡ、Ｂのリード／ライト方向
が反転する。図１９は、従来のビット多重方式の伝送路
インタフェース部の受信側タイミングを示す。図におい
て、４０１／４０２云々は図１６図１７での信号名を示
す。伝送路抽出クロック（４０５）と、ノード内部バス
クロック（４０６）は、クロック速度が異なるため、デ
ータの速度変換を行なうものである。そして４０３の有
効ビットが伝送路からのデータになる。

【０００４】図２０は、ビット多重方式のネットワーク
・チャネル構成例を示す。図において、Ｎ１、Ｎ２、Ｎ
４は、（発）着ノードを、Ｎ３は中継ノードを示す。Ｎ
１〜Ｎ２間に伝送路（Ａ）が、Ｎ２からＮ３間に伝送路
（Ｂ）が、Ｎ３からＮ４間に伝送路（Ｃ）がある。Ｎ１
ノードには、端末がａ、ｂ、ｃ、ｄ、ｅとあり、それぞ
れａ＝８ｋｂｐｓ、ｂ＝９．６ｋｂｐｓ、ｃ＝４．８ｋ
ｂｐｓ、ｄ＝９．６ｂｐｓ、ｅ＝４００ｂｐｓの速度を
もっとする。端末ａ、ｂは、中継ノードＮ３を経て、ノ
ードＮ２の端末ａ’、ｂ’に接続される。端末ｃ、ｄ、
ｅは、中継ノードＮ３を経て、ノードＮ４の端末ｃ’
ｄ’ｅ’に接続される。中継ノードにおいては、各ノー
ド間の伝送路の中に、直接個別のチャネルをアサインし
ていく。更に、中継ノードでは、チャネル単位にスイッ
チングする。

【０００５】図２１は、従来のＴＳＩ部のタイムスロッ
ト変換メモリＡ／Ｂ、即ち図１６及び図１１のタイムス
ロット変換メモリ３２と３３の構成を示す。図におい
て、Ｚはノードの多重分離バス上の１フレーム当たりの
ビット数を示す。タイムスロット変換メモリ容量は、本
構成の場合、Ａ、Ｂをあわせると２＊２０＊Ｚ＝４０Ｚ
（アドレス）になる。以下の説明で（ｘ、ｙ）と表示す
る場合は、ｘ＝フレーム相対ビット番号、ｙ＝マルチフ
レーム番号を示すものとし、（ｘ、ｚ）で、タイムスロ
ット変換メモリの特定のアドレスを指すものとする。以
下、次に述べる図２２〜図２６では、タイムスロット変
換メモリのアドレス指示を（ｘ、ｙ）で示す。例えば、
（ｌ、１９）は、１９フレームのｌ番目のメモリを指
す。

【０００６】図２２〜図２６は、従来のビット多重方式
の中継ノードにおけるＴＳＩ部の動作例を示す。図２２
は、図２０の伝送路（Ａ）のチャネルａと伝送路（Ｂ）
のチャネルａ’（Ｎ１ノード端末ａ〜Ｎ３ノード経由Ｎ
２ノード端末ａ’）の伝送路（Ａ）、（Ｂ）への割当
（アサイン）例と、Ｎ３ノードのＴＳＩ部のタイムスロ
ット変換メモリへの割当例を示す。図中、（ｐ＋ｍ、
１）は、（、以降このように記述する）のデータを、
タイムスロット変換メモリのアドレス（ｐ＋ｍ、１）に
ライト／リードすることを示す。尚ＴＳＩのタイムスロ
ットメモリＡ、Ｂは、１マルチフレーム毎に、ライト／
リードの方向が変わる。同様に、図２３は、図２０のチ
ャネルｂ、ｂ’と変換メモリへの割当例を示すものであ
り、図２４は、図２０のチャネルｃ、ｃ’と変換メモリ
への割当例を示すものであり、図２５は、図２０のチャ
ネルｄ、ｄ’と変換メモリへの割当例を示すものであ
り、図２６は、図２０のチャネルｅ、ｅ’と変換メモリ
への割当例を示すものである。

【０００７】図２７は、従来のビット・オクテット多重
方式のネットワーク・経路チャネル構成例を示す。図に
おいて、Ｎ１、Ｎ２、Ｎ４は発（着）ノードを、Ｎ３は
中継ノードを示す。本方式の場合は、各ノード間の伝送
路の中に、発ノード〜着ノード間に６４ｋｂｐｓ＊ｎの
速度をもと経路を定義し、経路の中に、個別のチャネル
をアサインしていく。中継ノードＮ３では、経路単位に
スイッチングする。本図では、Ｎ１からＮ２間に経路丸
１（Ｎ１−Ｎ３−Ｎ２）が定義され、その中に、Ｎ１ノ
ードの端末ａ、ｂ〜Ｎ３ノードの端末ａ’、ｂ’を接続
するチャネルがアサインされている。以降ＮとＮ４間も
同様である。

【０００８】図２８は、従来のビット・オクテット多重
方式の中継ノードにおけるＴＳＩ部の動作例を示す。図
において、ノードＮ３でのＴＳＩでのスイッチングが、
経路単位で行なわれていることが分かる。

【０００９】以下、例えば発または着ノードにおけるデ
ータの分離と多重の動作を説明する。まず、端末から伝
送路側へのデータの多重化方式について説明する。図１
６は、従来のビット多重方式の発着ノードにおける多重
・分離方式の一例を示したものである。端末インタフェ
ース部２のレシーバ２１により受信された端末データ２
０１は、レシーバにより受信された端末クロック（２０
４／２０５）により、速度変換バッファメモリ部２２に
書き込まれる。そして、タイミングバス７の読み出しタ
イミング信号２０６により、受信多重・分離バス５上に
信号２０３として出力され、タイミングバス７の書き込
みタイミング信号（３０５／３０６／３０７）により、
ＴＳＩ（タイムスロット変換メモリ）部３のセレクタを
経て、タイムスロット変換メモリ３２、３３に信号３０
２、３０３として書き込まれる。タイミングバス７の読
み出しタイミング信号（３０５／３０６／３０７）によ
り、セレクタ３１を経て、６送信多重・分離バス上に信
号３０４として出力され、タイミングバス７の書き込み
タイミング信号４１３により、伝送路インタフェース部
４の速度変換バッファメモリ部４７に信号４０１として
書き込まれる。更に、伝送路クロック部４６よりの伝送
路クロック４１５により読み出され（４１１）、ドライ
バ４８より、伝送路に出力される（４１２）。

【００１０】次に、伝送路側から端末側へのデータの多
重・分離動作について説明する。伝送路インタフェース
部４のレシーバ４１により受信された伝送路データ４０
１は、伝送路クロック抽出部４２により抽出された受信
伝送路クロック４０５により、速度変換バッファメモリ
部４３に書き込まれる（４０２）。そして、タイミング
バス７の読み出しタイミング信号４０６により読み出さ
れた後、受信マルチフレーム同期検出部により、マルチ
フレーム同期ビットを検出し、受信マルチフレーム位相
信号４０７に合わせて、受信データ４０３をＭＦＡ４５
（マルチフレームアライメントメモリ）部に書き込む。
更に、タイミングバス７の読み出しタイミング信号（４
０８）により、受信多重・分離バス５上に出力され（４
０４）、タイミングバス７の書き込みタイミング信号
（３０５／３０６／３０７）により、ＴＳＩ（タイムス
ロット変換メモリ）部３の３１セレクタを経て、タイム
スロット変換メモリ３２又は３３に書き込まれる（３０
１）。タイミングバス７の読み出しタイミング信号（３
０５／３０６／３０７）により、６送信多重・分離バス
上に出力され（３０４）、タイミングバス７の書き込み
タイミング信号２１０により、端末インタフェース部２
の速度変換バッファメモリ部２４に書き込まれ（２０
７）、端末クロック部２３よりの端末クロック２１２に
より読み出し出力され（２０８）、ドライバ２５より、
端末に出力される（２０９）。端末クロックも、ドライ
バ２７より、端末に出力される（２１３）。１ＰＧ部
は、各種タイミング生成部１２により作られた、これら
の一連の動作を行なわせるための各種タイミング信号１
０２を、バスドライバ１１より、タイミングバス７に出
力する（１０１）。

【００１１】図１９も参照して遅延発生を説明する。図
１６において、伝送路からの受信データに対して、ＭＦ
Ａ部４５が伝送路の受信マルチフレーム位相とノード内
部のマルチフレーム位相（タイミングバス７の読み出し
タイミング信号）との差を吸収する必要があるため、最
大１マルチフレーム時間（本例の場合は、１マルチフレ
ームが２０フレーム構成のため、最大２０５ｍｓｅｃ
（１２５μｓｅｃ＊２０）になる。）の遅延が発生す
る。また、ＴＳＩ（タイムスロット変換メモリ部）３の
タイムスロット変換メモリ３２と３３において、タイミ
ングバス７の書き込みタイミング信号と、タイミングバ
ス７の読み出しタイミング信号の位相差を吸収するため
の遅延時間が発生する。伝送路への送信データに対して
も同様に、ＴＳＩ（タイムスロット変換メモリ）部３の
３２及び３３タイムスロット変換メモリにおいて、７タ
イミングバスの書き込みタイミング信号と、タイミング
バスの読み出しタイミング信号の位相差を吸収するため
の遅延時間が発生する。

【００１２】更に、従来のビット多重方式の中継ノード
における多重・分離動作を図１７を用いて説明する。こ
の場合の動作も発または着ノードでのデータの分離・多
重と同様であるが、その一部の動作を説明する。伝送路
インタフェース部８で受信された伝送路データ８０１
は、受信伝送路クロック８０５により、速度変換バッフ
ァメモリ部８３に書き込まれ（８０２）、タイミングバ
ス７の読み出しタイミング信号８０６により、読み出さ
れたあと（８０３）、マルチフレーム同期ビットを検出
し、受信マルチフレーム位相信号８０７に合わせて、受
信データ８０３をＭＦＡ（マルチフレームアライメント
メモリ）部８５に書き込む。これらデータは更にタイミ
ングバス７の読み出しタイミング信号８０８により、受
信多重・分離バス５上に出力され（８０４）、タイミン
グ信号３０５／３０６／３０７により、ＴＳＩ（タイム
スロット変換メモリ部）３のタイムスロット変換メモリ
３２、２３に書き込まれる（３０１）。更にマルチフレ
ーム単位で読み出しタイミング信号３０５／３０６／３
０７により、送信多重・分離バス６上に出力され（３０
４）、書き込みタイミング信号４１３により、伝送路イ
ンタフェース部４の速度変換バッファメモリ部４７に書
き込まれる（４１０）。これが伝送路クロック４１５に
より読み出され（４１１）、伝送路に出力４１２され
る。伝送路（Ｂ）側から伝送路（Ａ）側へのデータの中
継についても上記説明と同じである。

【００１３】ＰＧ部は、各種タイミング生成部１２によ
り作られた、これらの一連の動作を行なわせるための各
種タイミング信号１０２を、バスドライバ１１より、タ
イミングバス７に出力する（１０１）。ここで伝送路
（Ａ）からの受信データに対して、ＭＦＡ部８５が
（Ａ）伝送路の受信マルチフレーム位相とノード内部の
マルチフレーム位相（タイミングバス７の読み出しタイ
ミング信号）との差を吸収する必要があるため、最大１
マルチフレーム時間（本例の場合は、１マルチフレーム
が２０フレーム構成のため、最大２０５ｍｓｅｃ（１２
５μｓｅｃ＊２０）になる。）の遅延が発生する。ま
た、ＴＳＩ（タイムスロット変換メモリ）部３のタイム
スロット変換メモリ３２及び３３において、伝送路
（Ａ）と伝送路（Ｂ）の間で、チャネル単位でスイッチ
ングするために、１マルチフレーム単位でスイッチング
するためのメモリ（つまり、２マルチフレーム分のサイ
ズのメモリ）を持つ必要があり、かつ１マルチフレーム
時間（本例の場合は、１マルチフレームが２０フレーム
構成のため、図１８のｔ３で示す２０５ｍｓｅｃ（１２
５μｓｅｃ＊２０）になる。）の遅延が発生する。

【００１４】ビット・オクテット多重の場合を説明す
る。ビット・オクテット多重の動作は、発着ノードにお
いては、ビット多重と全く同じである。中継ノードにお
いても、動作は、ほぼ同じであるが、ビット・オクテッ
ト多重方式の場合は、中継ノードにおいて、チャネル単
位でスイッチングせず、オクテット（６４Ｋｂｐｓ）単
位の経路（方路）でスイッチングするため、ＴＳＩ（タ
イムスロット変換メモリ）部３のタイムスロット変換メ
モリ３１におけるスイッチンング遅延時間は、１フレー
ム時間（１２５μｓｅｃ）になる。しかし、ビット多重
方式に比べて、中継ノードでの遅延時間は小さくなる
が、中継単位が信号の有無にかかわらずオクテット（６
４Ｋｂｐｓ）単位の経路（方路）ごとに行なわれるた
め、多重化効率がビット多重に比べて小さくなる。

【００１５】

【発明が解決しようとする課題】従来の時分割多重化装
置は以上のように構成されているので、マルチフレーム
位相を合わせてこの単位でスイッチングする必要があ
り、中継時も含めて多重・分離のスイッチングによるデ
ータ遅延時間が大きいという課題があった。また、ＴＳ
Ｉ部のタイムスロット変換メモリが大きいという課題も
あった。

【００１６】この発明は、上記のような課題を解消する
ためになされたもので、多重・分離時のスイッチング遅
延時間を小さくするとともに、ＴＳＩ部のタイムスロッ
ト変換メモリ容量を小さくした時分割多重化装置を得る
ことを目的としている。

【００１７】

【課題を解決するための手段】この発明に係わる多重化
装置は、規定のフレーム数で構成される時分割多重のマ
ルチフレームに対し、可変のフレーム単位で書き込み・
読み出しが可能な複数のタイムスロット変換メモリと、
必要に応じてマルチフレーム・アライメント・メモリに
対し、可変のフレーム単位で書き込み・読み出しを指示
できる書き込みタイミング生成回路を備え、上記各タイ
ムスロット変換メモリと各マルチフレーム・アライメン
ト・メモリに対し、必要なフレーム単位で伝送路インタ
フェースまたは端末インタフェースとのデータ授受をさ
せるようにした。

【００１８】または、規定のフレーム数で構成される時
分割多重のマルチフレームに対し、各伝送路インタフェ
ースまたは端末インタフェースに可変のフレーム単位で
書き込み・読み出しが可能な複数の分散タイムスロット
変換メモリと、上記分散タイムスロット変換メモリのデ
ータ書き込み・読み出しを切替えるセレクタを設け、上
記各分散タイムスロット変換メモリに対し、必要なフレ
ーム単位で伝送路インタフェース、端末インタフェース
または伝送路、端末とのデータ授受をさせるようにし
た。

【００１９】または、規定のフレーム数で構成される時
分割多重のマルチフレームに対し、各伝送路インタフェ
ースまたは端末インタフェースに可変のフレーム単位で
書き込み・読み出しが可能な複数の分散タイムスロット
変換メモリと、上記分散タイムスロット変換メモリのデ
ータ書き込み・読み出しを切替えるセレクタと、マルチ
フレーム・アライメント・メモリに対し可変のフレーム
単位で書き込み・読み出しを指示する書き込みタイミン
グ生成回路を設け、上記各分散タイムスロット変換メモ
リと各マルチフレーム・アライメント・メモリに対し、
必要なフレーム単位で伝送路インタフェース、端末イン
タフェースまたは伝送路、端末とのデータ授受をさせる
ようにした。

【００２０】

【作用】この発明による多重化装置は、核装置内で必要
とするフレーム単位でタイムスロット変換メモリとイン
タフェースとの間でデータが授受され、これらのデータ
が規定のマルチフレーム分集まると伝送動作が起動され
る。

【００２１】または、各インタフェースからのデータ
は、伝送する相手のインタフェース内に設けられた分散
タイムスロット変換メモリに、多重化装置内の運用で必
要とするフレーム単位で直接授受され、核分散タイムス
ロット変換メモリ上で規定のマルチフレーム集まると、
伝送動作が始まる。

【００２２】または、各インタフェースからのデータ
は、伝送する相手のインタフェース内に設けられた分散
タイムスロット変換メモリとマルチフレーム・アライメ
ント・メモリに、多重化装置内の運用で必要とするフレ
ーム単位で直接授受され、該分散タイムスロット変換メ
モリ上で規定のマルチフレーム集まると、伝送動作が始
まる。

【００２３】

【実施例】

実施例１．本発明の一実施例である時分割多重装置の構
成と動作を説明する。図１は、本発明の一実施例である
ビット多重方式の発または着ノードにおける多重・分離
を行なう多重化装置の構成図である。図において新規な
部分は、１ａのＰＧ部が、各種タイミング発生部１２ａ
を持ち、従来の２０フレーム固定で読み出し・書き込み
タイミングを出していたのに対し、チャネル毎に可変の
タイミングを出すようにした。さらに、３ａのタイムス
ロット変換メモリ部内のタイムスロット変換メモリ３２
ａと３３ａの読み出し・書き込みの単位がフレーム単位
で可変となっており、これらの単位はアクセスする相手
の、例えば端末インタフェースのデータの授受速度４．
８Ｋｂｐｓで決められる。４ａの伝送インタフェース部
の中のＭＦＡ（マルチ・フレーム・アライメントメモ
リ）４５ａも同様に読み出し・書き込みの単位がフレー
ム単位で可変となっている。

【００２４】図２は、本発明の一実施例であるビット多
重方式の中継ノードにおける多重・分離を行なう多重化
装置の構成図である。図において１、２、４〜７と３ａ
は図１に示したものと対応する同じ要素である。

【００２５】図３、図４は、本発明の例であるビット多
重化装置の中継ノードにおける動作タイミングを示した
図である。図において、４０１／４０２等は、図２の対
応する数字の個所における信号名を示す。図３におい
て、５フレームを１マルチフレームとして扱うチャネル
の中継ノードにおける遅延時間”ｔｍ”が短縮されるこ
とが示される。即ち、中継ノードにおける遅延時間ｔｍ
は、ｔｍ＝ｔ１＋ｔ２＋ｔ３＋ｔ４で表わされる。ここ
で、ｔ１、ｔ４は、速度変換バッファメモリ部での遅延
時間で、ｔ２は、受信マルチフレーム位相とノード内部
のマルチフレーム位相差（１〜２０フレーム１２５ｍｓ
から２．５ｍｓ）で、ｔ２’は、５フレームを１マルチ
フレームとして取り扱う場合の、受信マルチフレーム位
相とノード内部のマルチフレーム位相差（１〜５：１２
５μｓ〜６２５μｓ）で、ｔ３は、ＴＳＩ部でのスイッ
チング遅延時間５フレームを１マルチフレームとして取
り扱う場合は、５フレーム時間（＝６２５μｓｅｃ）で
ある。図４では、比較のため２０フレームを１マチフレ
ームとして扱うチャネルの中継ノードにおける遅延時
間”ｔｅ”を示す。また、図４では図３の”ｔｍ”もあ
わせて示している。これから明らかなように、１マルチ
フレームのフレーム数を小さくすることで、中継時の遅
延時間が小さくできることが判る。

【００２６】本発明の多重化装置を、図２０の発（着）
ノードＮ１、Ｎ２、Ｎ４または中継ノードＮ３に用いた
場合のタイムスロット変換メモリＡ／Ｂ３２ａ、３３ａ
の構成を図５に示す。図において、Ｚはノードの多重分
離バス上の１フレーム当たりのビット数を示す。タイム
スロット変換メモリ容量は、本構成の場合、Ａ／Ｂをあ
わせると２＊２０＊Ｚ＝４０Ｚ（アドレス）になる。以
下の説明で（ｘ、ｙ）と表示する場合は、ｘ＝フレーム
相対ビット番号ｙ＝マルチフレーム番号を示すものと
し、（ｘ、ｙ）で、タイムスロット変換メモリの特定の
アドレスを指す。例えば、（ｌ、１９）は１９フレーム
目のｌ番目のメモリを指すものとする。

【００２７】図６〜図１０は、本発明によるビット多重
方式の中継ノードにおけるＴＳＩ部の動作例を示す図で
あり、従来の図２２〜図２６に対応している。図６は、
図２０のチャネルａ、ａ’（Ｎ１ノード端末ａからＮ３
ノード経由Ｎ２ノード端末ａ’）の伝送路（Ａ）、
（Ｂ）へのアサイン（割当）例と、Ｎ３ノードのＴＳＩ
部のタイムスロット変換メモリへのアサイン例を示す。
図中、（ｐ＋ｕ、１）は、丸１のデータを、タイムス
ロット変換メモリのアドレス（ｐ＋ｍ、１）にライト／
リードすることを示す。尚ＴＳＩのタイムスロットメモ
リＡ、Ｂは、本例のチャネルａ、ａ’に関しては、１フ
レーム毎に来と／リード方向が変わる。

【００２８】図７は伝送路（Ａ）のチャネルｂと、伝送
路（Ｂ）のチャネルｂ’のアサイン例と、ＴＳＩ部３ａ
のタイムスロット変換メモリ３２ａ、３３ａのアサイン
例を示した図である。チャネルｂ、ｂ’は５フレーム毎
にメモリ３２ａ、３３ａのライト／リードの方向が変わ
る。図８は伝送路（Ａ）のチャネルｃと、伝送路（Ｃ）
のチャネルｃ’のアサイン例と、ＴＳＩ部のメモリ３２
ａ、３３ａのアサイン例を示した図である。チャネル
ｃ、ｃ’は５フレーム毎にメモリ３２ａ、３３ａでライ
ト／リード方向が変る。図９は伝送路（Ａ）のチャネル
ｄと、伝送路（Ｃ）のチャネルｄ’のアサインの例と、
ＴＳＩ部のメモリ３２ａ、３３ａ、のアサイン例を示し
た図である。チャネルｄ、ｄ’は５フレーム毎にメモリ
３２ａ、３３ａでライト／リード方向が変る。図１０は
伝送路（Ａ）のチャネルｅと、伝送路（Ｃ）のチャネル
ｅ’のアサインの例と、ＴＳＩ部のメモリ３２ａ、３３
ａのアサイン例を示した図である。チャネルｅ、ｅ’は
２０フレーム毎にライト／リード方向が変る。

【００２９】図１１は、本発明による伝送路インタフェ
ース部のマルチフレームアライメントメモリの構成を示
す。チャネル速度に応じてマルチフレームサイズを選択
して、データを書き込み／読み出すようにする。こうし
て、マルチフレームサイズが２０に比べて小さい場合
は、伝送路マルチフレーム位相とノード内部マルチフレ
ーム位相の差を小さくしてデータ授受が行なえる。

【００３０】これらの図に基づき、発ノードにおけるビ
ット多重のデータの多重動作を説明する。従来の動作と
比較するため、端末側から伝送路側へのデータの多重方
式について説明する。図１の構成において、端末インタ
フェース部２で受信された端末データ２０１は端末クロ
ック２０４／２０５により速度変換バッファメモリ部２
２に書き込まれる（２０２）。次にタイミングバス７の
読み出しタイミング信号２０６により、受信多重・分離
バス５上に出力され（２０３）、書き込みタイミング信
号３０５／３０６／３０７により、ＴＳＩ（タイムスロ
ット変換メモリ）部３ａのタイムスロット変換メモリ３
２ａ又は３３ａに書き込まれる（３０１）。そして、読
み出しタイミング信号（３０５／３０６／３０７）によ
り、送信多・重分離バス６上に出力され（３０４）、書
き込みタイミング信号４１３により、伝送路インタフェ
ース部４の速度変換バッファメモリ部４７に書き込まれ
（４１０）、伝送路クロック４１５により読み出され
（４１１）、伝送路に出力される（４１２）。

【００３１】次に、伝送路側から端末側へのデータの多
重・分離動作について説明する。伝送路インタフェース
部４ａで受信された伝送路データ４０１は、受信伝送路
クロック４０５により速度変換バッファメモリ部４３に
書き込まれる（４０２）。この後、読み出しタイミング
信号４０６により読み出され（４０３）、マルチフレー
ム同期ビットを検出して、受信マルチフレーム位相信号
４０７を書き込みタイミング生成部４９に出力する。受
信データ４０３は、予め与えられたチャネルのアサイン
情報をもとに、そのチャネル速度に応じて異なるフレー
ム数を持つマルチフレームタイミング信号４０９によ
り、ＭＦＡ（マルチフレームアライメントメモリ）部４
５ａに書き込まれる。これら受信データは、チャネル速
度に応じて異なる読み出しタイミング信号４０８によ
り、受信多重・分離バス５上に出力され（４０４）、チ
ャネル速度に応じて異なる書き込みタイミング信号（３
０５／３０６／３０７）により、ＴＳＩ（タイムスロッ
ト変換メモリ）部３ａの３１セレクタを経て、タイムス
ロット変換メモリ３２ａ又は３３ａに書き込まれる（３
０１）。書き込まれたデータは、チャネル速度に応じて
異なる読み出しタイミング信号（３０５／３０６／３０
７）により、送信多重・分離バス６上に出力され（３０
４）、チャネル速度に応じて異なる書き込みタイミング
信号２１０により、端末インタフェース部２速度変換バ
ッファメモリ部２４に書き込まれる（２０７）。更に端
末クロック２１２により読み出され（２０８）、端末に
出力される（２０９）。ＰＧ部１の動作は従来と同様各
種タイミング信号を出力する。但し、タイミングの種類
が多く、各チャネルは予め設定されたフレーム単位でデ
ータバス５、６とデータ授受を行なう。

【００３２】このように、端末と伝送路間のデータの伝
送経路は従来と変らない。新規な構成による動作の違い
はタイミングにあり、以下それを詳述する。ＭＦＡ部４
５が吸収すべきものとして、伝送路の受信マルチフレー
ム位相とノード内部のマルチフレーム位相（タイミング
バスの読み出しタイミング信号）との位相差がある。従
来のビット多重方式の場合は、ここで、最大マルチフレ
ーム時間（マルチフレームが２０フレーム構成の場合、
最大２．５ｍｓｅｃ（１２５μｓｅｃ＊２０）にな
る。）の遅延が発生した。本発明によるビット多重方式
の場合は、チャネル速度に応じて、１マルチフレームの
フレーム数が、異なるように動作するため、例えば図３
に示すように、９．６Ｋｂｐｓのチャネルを、５フレー
ムを１マルチフレームとして扱うとすると、遅延時間は
図中のｔ２として、最大６２５μｓｅｃ（１２５μｓｅ
ｃ＊５）に抑えることができる。

【００３３】一般に、チャネル速度に応じて、１マルチ
フレームのフレーム数をｎフレームとすると、１マルチ
フレームを２０フレームに固定する場合に比べて、最大
遅延時間をｎ／２０にできる。図１１は、図１のＭＦＡ
４５ａがｎ＝１、２、４、５、１０、２０（２０の公約
数）の場合の構成を示した図である。ＴＳＩ（タイムス
ロット変換メモリ）部３ａのタイムスロット変換メモリ
３２ａ及び３３ａにおいて、書き込みタイミング信号
と、読み出しタイミング信号の位相差を吸収するための
遅延時間は従来のビット多重方式と同じである。勿論、
この遅延時間とは違って、読み出し／書き込みのフレー
ム単位が短くなることによる時間短縮の効果は、既に述
べたとおりである。伝送路への送信データに対しても同
様に、タイムスロット変換メモリにおいて、タイミング
バス７の書き込みタイミング信号と、読み出しタイミン
グ信号の位相差を吸収するための遅延時間は従来のビッ
ト多重方式と同じである。

【００３４】図２に基づいて伝送路（Ａ）側から伝送路
（Ｂ）側へのデータの中継（多重・分離）方式について
説明する。８伝送路インタフェース部８ａで受信された
伝送路データ８０１は、受信伝送路クロック８０５によ
り、速度変換バッファメモリ部８３に書き込まれ（８０
２）、読み出しタイミング信号８０６により読み出され
た後（８０３）、マルチフレーム同期ビットを検出し
て、受信マルチフレーム位相信号８０７を書き込みタイ
ミング生成部８９に出力する。受信データは、予め与え
られたチャネルのアサイン情報をもとにそのチャネル速
度に応じて異なるフレーム数を持つマルチフレームタイ
ミング信号８０９により、ＭＦＡ（マルチフレームアラ
イメントメモリ）部８５ａに書き込まれる。これら受信
データは、読み出しタイミング信号により、受信多重・
分離バス上に出力８０４され、書き込みタイミング信号
（３０５／３０６／３０７）により、ＴＳＩ部３ａタイ
ムスロット変換メモリ３２ａ又は３３ａに書き込まれる
（３０１）。書き込まれたデータは、タイミング信号
（３０５／３０６／３０７）により、送信多重・分離バ
ス６上に出力３０４され、書き込みタイミング信号４１
３により伝送路インタフェース部４ａ速度変換バッファ
メモリ部４７に書き込まれ（４１０）、伝送路クロック
４１５により読み出され（４１１）、伝送路に出力４１
２される。伝送路（Ｂ）側から伝送路（Ａ）側へのデー
タの多重・分離についても同様に行なわれる。ＰＧ部１
ａは、各種タイミング生成部１２ａにより作られた、こ
れらの一連の動作を行なわせるための各種タイミング信
号を出すが、上記で述べたように、インタフェースとＴ
ＳＩ部メモリへのデータ授受（ライト／リード）の単位
がチャネル毎に１〜２０フレーム単位で行なわれるよう
に出力される部分が新規である。

【００３５】ここで、伝送路（Ａ）からの受信データに
対して、、ＭＦＡ部４５ａが伝送路（Ｂ）の受信マルチ
フレーム位相とノード内部のマルチフレーム位相（タイ
ミングバスの読み出しタイミング信号）との差を吸収す
る必要がある。従来のビット多重方式の場合は、ここ
で、最大１マルチフレーム時間の遅延が発生した。本発
明によるビット多重方式の場合は、例えば図３に示すよ
うに、９．６Ｋｂｐｓのチャネルを、５フレームを１マ
ルチフレームとして扱うとすると、遅延時間ｔ２は、最
大６２５μｓｅｃに抑えることができる。この事情は発
着ノードも中継ノードでも事情は同じで最大遅延時間は
ｎ／２０に低減できる（図１１に示す）。ＴＳＩ（タイ
ムスロット変換メモリ）３ａ部のタイムスロット変換メ
モリ３２ａ及び３３ａにおけるスイッチング遅延時間は
従来のビット多重方式の場合は、１マルチフレーム単位
でスイッチングするため、２．５ｍｓｅｃ（１２５μｓ
ｅｃ＊２０）の遅延が発生した。本発明によるビット多
重方式の場合は、チャネル速度に応じて、１マルチフレ
ームのフレーム数が異なるように動作するため、例えば
図３に示すように、９．６Ｋｂｐｓのチャネルを、５フ
レームを１マルチフレームとして扱うとすると、遅延時
間ｔ３は６２５μｓｅｃ（１２５μｓｅｃ＊５）に抑え
ることができる。

【００３６】従来のビット・オクテット多重方式の場合
は、中継ノードにおいて、上記ＴＳＩ部３ａではチャネ
ル単位でスイッチングせず、オクテット単位の経路でス
イッチングするため、ＴＳＩ（タイムスロット変換メモ
リ）部のタイムスロット変換メモリ３２ａ及び３３ａに
おけるスイッチング遅延時間は、１フレーム時間（１２
５μｓｅｃ）になる。以下従来のビット多重、従来のビ
ット・オクテット多重、本発明によるビット多重の中継
ノードにおける遅延時間を比較する。遅延時間の発生要
因は、２つある。（１）伝送路の受信マルチフレーム位相とノード内部の
マルチフレーム位相との差を吸収するための遅延時間
は、従来のビット多重方式、従来のビット・オクテット
多重方式とも、最大１マルチフレーム時間（１マルチフ
レームが２０フレーム構成の場合、最大２．５ｍｓｅｃ
（１２５μｓｅｃ＊２０）、最小１フレーム時間（１２
５μｓｅｃ））の遅延が発生する。本発明によるビット
多重方式の場合は、チャネル速度に応じて、１マルチフ
レームのフレーム数をｎフレームとすると、最大遅延時
間は、ｎ＊１２５μｓｅｃになる。（２）ＴＳＩ部におけるスイッチングによる遅延時間
は、従来のビット多重方式の場合は、１マルチフレーム
単位でスイッチングするため、ここで１マルチフレーム
時間（１マルチフレームが２０フレーム構成の場合、
２．５ｍｓｅｃ（１２５μｓｅｃ＊２０）になる。）の
遅延が発生する。従来のビット・オクテット多重方式の
場合は、スイッチング遅延時間は、１フレーム時間（１
２５μｓｅｃ）になる。本発明によるビット多重方式の
場合は、チャネル速度に応じて、１マルチフレームのフ
レーム数をｎフレームとすると、スイッチング遅延時間
は、ｎ＊１２５μｓｅｃになる。

【００３７】そして、上記（１）、（２）及び速度変換
バッファメモリ部（送信／受信２箇所）での遅延時間の
合計が、それぞれの方式の中継ノードにおける遅延時間
になる。速度変換バッファメモリ部での遅延時間はどの
方式も同じで、２箇所合計で最大２５０μｓｅｃ程度）
のため、以下の計算より削除（無視）するものとする。（２０＋２０）＊１２５μｓｅｃ≧従来のビット多重方
式の遅延時間≧（１＋２０）＊１２５μｓｅｃ（２０＋１）＊１２５μｓｅｃ≧従来のビット・オクテ
ッ多重方式の遅延時間≧（１＋１）＊１２５μｓｅｃ（ｎ＋ｎ）＊１２５μｓｅｃ≧本発明のビット多重方式
の遅延時間≧（１＋ｎ）＊１２５μｓｅｃただし、ｎは、チャネル速度に応じて異なり、ｎ＝１、
２、４、５、１０、２０になる。これを、グラフに表わ
したものを、図１２に示す。本発明のビット多重方式の
中継ノードにおける遅延時間は、従来のビット多重方式
と従来のビット・オクテット多重方式の中間に位置して
いることがわかる。中継ノードにおける遅延時間のばら
つきは、中継ノード数が多くなると平均化されると考え
られるので、本発明のビット多重方式における中継ノー
ドにおける遅延時間は、チャネル速度に応じて異なる
が、ｎ≦５のとき、従来のビット・オクテット多重方式
より小さくなると評価できる。

【００３８】実施例２．本発明の他の実施例である多重
化装置を説明する。図１３は本実施例における多重化装
置の構成図である。図において、２ｂは、端末と接続す
るための端末インタフェース部で、２Ｂ、２Ｃの端末速
度に応じた容量を持つ分散タイムスロット変換メモリ
と、２Ａ、２Ｄのセレクタをもつ。４ｂ及び８ｂは、伝
送路と接続するための伝送路インタフェース部で４Ｂ、
４Ｃ及び８Ｂ、８Ｃの伝送路速度に応じて容量を持つ分
散タイムスロット変換メモリと、４Ａ、４Ｄ及び８Ａ、
８Ｄのセレクタを持つ。９は、各インタフェース部間の
データをやりとりする送受信多重分離バスである。ＰＧ
部１ａと、タイミングバス７は実施例１と同等のもので
ある。

【００３９】図１４は、図１３に示す各インタフェース
部に搭載する分散タイムスロット変換メモリの構成を示
す図である。図１４において、Ｐは伝送路の１フレーム
当たりのビット数（端末インタフェースのときは、１フ
レーム時間１２５μｓｅｃ当たりの端数切上げた端末デ
ータの数）である。タイムスロット変換メモリの容量は
Ａ、Ｂあわせると２＊２０＊Ｐ＝４０Ｐ（アドレス）に
なる。各インタフェース部に搭載する上記メモリの総和
は、Σ４０Ｐｉ≦４０Ｚ（ｉ＝１ないしｎで、ｎは最大
実装数）となり、ＴＳＩ部を設ける場合、常に最大スイ
ッチング容量分のメモリ（２＊２０＊ｚ＝４０ｚ）を搭
載するのに比べ、特にインタフェースの数が少ないと
き、メモリ容量の総和を小さくできる。

【００４０】実施例３．図１５は、本発明の請求項１と
請求項２を併用した多重化装置の一例を示す構成図であ
る。即ち、図１５は、図１３の伝送路インタフェース部
に、書き込みタイミング生成部に、書き込みタイミング
生成部４９を搭載して、チャネル速度に応じて異なるマ
ルチフレームでＭＦＡ部での伝送路マルチフレーム位相
と、ノード内部マルチフレーム位相さを吸収している。
こうすることで、発生する遅延時間を小さくする効果が
ある。

【００４１】

【発明の効果】この発明は以上述べたように可変のフレ
ーム単位で読み出し・書き込みするメモリにより、必要
なフレーム単位でインタフェースまたは伝送路等とデー
タ授受させるようにしたので、多重化効率を落さずに発
着ノード、中継ノードでの中継も含めたデータの、多重
分離の際の時間遅れを少なくする効果がある。

【００４２】この発明は、各インタフェース部に設けた
可変のフレーム単位で読み出し・書き込みする分散メモ
リにより、必要なフレーム単位でインタフェースまたは
伝送路等とデータ授受させるようにしたので、多重化効
率を落さずに発着ノード、中継ノードでの中継も含めた
データの多重、分離の際の時間遅れを少なくし、またメ
モリ規模をすくなくできる効果がある。

【００４３】この発明は、各インタフェース部に設けた
可変のフレーム単位で読み出し・書き込みする分散メモ
リとマルチフレーム・アライメント・メモリにより、必
要なフレーム単位で端末インタフェースまたは伝送路等
とデータ授受させるようにしたので、多重化効率を落と
さずに発着ノード、中継ノードでの中継も含めたデータ
の多重、分離の際の時間遅れを少なくし、またメモリ規
模を少なくできる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例であるビット多重方式の発また
は着ノードにおける多重化装置の回路構成図である。

【図２】本発明の実施例であるビット多重方式の中継ノ
ードにおける多重化装置の回路構成図である。

【図３】本発明の実施例であるビット多重方式の中継ノ
ードにおける動作タイミング図である。

【図４】本発明の実施例であるビット多重方式の中継ノ
ードにおける他の動作タイミング図である。

【図５】本発明の実施例であるＴＳＩ部のタイムスロッ
ト変換メモリ構成図である。

【図６】本発明によるビット多重方式の中継ノードにお
けるＴＳＩ部の動作説明図である。

【図７】本発明によるビット多重方式の中継ノードにお
けるＴＳＩ部の動作説明図である。

【図８】本発明によるビット多重方式の中継ノードにお
けるＴＳＩ部の動作説明図である。

【図９】本発明によるビット多重方式の中継ノードにお
けるＴＳＩ部の動作説明図である。

【図１０】本発明によるビット多重方式の中継ノードに
おけるＴＳＩ部の動作説明図である。

【図１１】本発明の実施例である伝送路インタフェース
部のマルチフレームアライメントの構成図である。

【図１２】各方式の中継ノードにおける遅延時間を比較
した図である。

【図１３】本発明の他の実施例である分散タイムスロッ
ト変換メモリを用いた多重化装置の回路構成図である。

【図１４】本発明の他の実施例である分散タイムスロッ
ト変換メモリの構成図である。

【図１５】実施例３における多重化装置の回路構成図で
ある。

【図１６】従来のビット多重方式の発（着）ノードにお
ける多重化装置の回路構成図である。

【図１７】従来のビット多重方式の中継ノードにおける
多重化装置の回路構成図である。

【図１８】従来のビット多重方式の中継ノードにおける
動作タイミング図である。

【図１９】従来のビット多重方式の伝送路インタフェー
ス部の受信側タイミング図である。

【図２０】ビット多重方式によるネットワーク・チャネ
ルの構成の例を示す図である。

【図２１】従来のＴＳＩ部のタイムスロット変換メモリ
の構成図である。

【図２２】従来のビット多重方式の中継ノードにおける
ＴＳＩ部の動作説明図である。

【図２３】従来のビット多重方式の中継ノードにおける
ＴＳＩ部の動作説明図である。

【図２４】従来のビット多重方式の中継ノードにおける
ＴＳＩ部の動作説明図である。

【図２５】従来のビット多重方式の中継ノードにおける
ＴＳＩ部の動作説明図である。

【図２６】従来のビット多重方式の中継ノードにおける
ＴＳＩ部の動作説明図である。

【図２７】従来のビット・オクテット多重方式のネット
ワーク・経路・チャネルの構成の例を示す図である。

【図２８】従来のビット・オクテット多重方式の中継ノ
ードにおけるＴＳＩ部の動作の例を示す図である。

【符号の説明】

１ａＰＧ部２ａ端末インタフェース部３ａＴＳＩ部４ａ，８ａ伝送路インタフェース部４Ａ，４Ｄセレクタ４Ｂ，４Ｃ分散タイムスロット変換メモリ８Ａ，８Ｄセレクタ８Ｂ，８Ｃ分散タイムスロット変換メモリ１２ａ各種タイミング生成部３２ａタイムスロット変換メモリＡ３３ａタイムスロット変換メモリＢ４９書き込みタイミング生成部

Claims

【特許請求の範囲】

【請求項１】規定のフレーム数で構成される時分割多
重のマルチフレームに対し、可変のフレーム単位で書き
込み・読み出しが可能な複数のタイムスロット変換メモ
リと、必要に応じてマルチフレーム・アライメント・メ
モリに対し可変のフレーム単位で書き込み・読み出しを
指示できる書き込みタイミング生成回路を備え、上記各タイムスロット変換メモリと各マルチフレーム・
アライメント・メモリに対し、必要なフレーム単位で伝
送路インタフェースまたは端末インタフェースとのデー
タ授受をさせるようにした多重化装置。
【請求項２】規定のフレーム数で構成される時分割多
重のマルチフレームに対し、各伝送路インタフェースま
たは端末インタフェースに可変のフレーム単位で書き込
み・読み出しが可能な複数の分散タイムスロット変換メ
モリと、上記分散タイムスロット変換メモリのデータ書
き込み・読み出しを切り替えるセレクタを設け、上記各分散タイムスロット変換メモリに対し、必要なフ
レーム単位で伝送路インタフェース、端末インタフェー
スまたは伝送路、端末とのデータ授受をさせるようにし
た多重化装置。
【請求項３】規定のフレーム数で構成される時分割多
重のマルチフレームに対し、各伝送路インタフェースま
たは端末インタフェースに可変のフレーム単位で書き込
み・読み出しが可能な複数の分散タイムスロット変換メ
モリと、上記分散タイムスロット変換メモリのデータ書
き込み・読み出しを切替えるセレクタと、マルチフレー
ム・アライメント・メモリに対し可変のフレーム単位で
書き込み・読み出しを指示する書き込みタイミング生成
回路を設け、上記各分散タイムスロット変換メモリと各マルチフレー
ム・アライメント・メモリに対し、必要なフレーム単位
で伝送路インタフェース、端末インタフェースまたは伝
送路、端末とのデータ授受をさせるようにした多重化装
置。