JPS59216390A - 時間スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、時分割交換様の時分割スイッチなどにおいて
、タイムスロット入替えばカリでなく、速度変換および
多重化または多重分離をも行うだめの時間スイッチに関
するものである。

〔発明の背景〕

現在のテイジタル電話網において、音声信号は、周期１
２５μｓ、データ８ビツト／周期の６４ｋ　ｌ）　／　
Ｓディジタル信号として交換・伝送される。

したがって、ディジタル１Ｌ１：話網に供される時分割
交換機は、一般に６４ｋｂ１５単位での交換を行うよう
に開発されている。

一方、ファクシミリ通信、データ通信等のような６４　
ｋ　ｂ　／　ｓ未満の速度で充分であるサービスに対し
ても経済的に対応しうるべく、８ｋｂ／ｓＸＮ　（Ｎ＝
１．２，４．８）の多元速度を扱うことができる多元デ
ィジタル網の実現が切望されている。

第１図は、多元ディジタル網に対応する従来の時分割交
換材・の通話路系の一例の（ｌｒＩ成図である。

ここで、１は、Ｔ（時間スイッチ）×Ｓ（空間スイッチ
）×Ｔ（時間スイッチ）構成の時分割スイッチ、２は、
伝送路１０１からのベアラ多重化信号（端末等に固有の
べ゛アラ速度での多重化が行われた信号）をユニバーザ
ル信号（ベアラ信号について速度変換をして得た時分割
交換用の基本速度信号、たとえば６４　ｋ　ｌ）　／　
ｓ信号）に変換するベアラユニバーザル多重変換数（媒
、３は、ユニバーサル信号をベアラ多重化１３号に変換
して伝送路１０４に送出するユニバーザルベアラ多重化
変換装置である。

伝送路１０１上では、Ｂ　ｋ　ｂ　／　ｓ　Ｘ　Ｎ　（
Ｎ　＝　１　。

２．４）信号の８／Ｎ回糺ｊ分が５４　ｋ　ｂ　／　ｓ
の１タイムスロツトに多重化されている。（当然ながら
Ｎ＝８のベアラ速度６４　ｋ　ｌ）　／　Ｓについては
ベアラ多重化はありえない。）ペアラユニノく−サル多
重度換装Ｎ２は、その入力をＮ個のユニ・く−サル信号
（６４，ｋ　ｂ　／　Ｓ　）に変換して内部ノ・イウエ
イ１０２へ送出する。

このユニバーサル信号は、時分割スイッチ１で６４ｋｂ
／ｓ単位で交換されたのち、内部ノ・イウエイ１０３を
経てユニバーサルベアラ多重変換装ｆり３に入力され、
ここでベアラ多重化信号に逆変換されて伝送路１０４へ
送出される。

更に、上記の両多重変換装撰ｉ２．３について詳細に説
明する。

まず、第２図は、ベアラユニバーサル多重変換装置の一
例のブロック図である。

ここで、２１は、分離回路、２２，２３．２４は、それ
ぞわ、Ｂｋｂ／Ｓ×８のベアラ多重化信号をユニバーサ
ル信号（６４ｋ　ｂ　／　ｓ　）　Ｘ　８へ、１６　ｋ
　ｂ　／　ｓ　Ｘ　４のベアラ多重化信号をユニ・く−
ザル信号×４へ、１九３２１＜１）／ｓＸ２のベアラ多
重化信号をユニバーサル信号×２へ変換するだめの変換
回路、２５は、多重化回路である。

伝送路１０１は、８ｋ　ｂ　／　ｓ　Ｘ　８のベアラ多
垂化がされたタイムスロット≠１．１．６　ｋ　ｌ）　
／　Ｓ　Ｘ４のベアラ多重化がされたタイムスロット≠
２．３２　ｋ　ｂ　７’　ｓ　Ｘ　２のタイムスロット
≠３およびベアラ速度５４１＜　ｌ）　／　Ｓの信号の
だめのタイムスロット＋４から１・ｆｒ；ｈＱされてい
る。

分４４回路２１は、上記各信号をタイムスロット≠１〜
≠４別に分１’＋ｊ：、、　して各対応するリード２６
゜２７．２８．２９に出力する。

変換回路２２，２３．２４は、各ベアラ速度８ｋ　ｂ／
ｓ、１６　ｋｂ／Ｓ、３２　ｋｌ）／Ｓ対応に設けられ
たもので、各ベアラ多重の分離と各ベアラ速度のユニバ
ーサル速度（６４ｋ　ｂ　／　ｓ　）への変換とを行い
、リード３６’Ａ、３７Ａ、３８Ａへ送出とプ・る・ このようにして得られたユニバーサル信号は、多重化回
路２５で多重化されて内部ノ・イウエイ１０２へ送出さ
れる。なお、ベアラ速度１１ｔ４ｋｂ／Ｓの信号につい
ては速度変換を行う必要がなく、分離回路２１で分離さ
れたのち、直ちに多重化回路２５に入力される。

次に、第３図は、ユニバーーーリルベアラ多重変換装置
；〈イの一例のブロックｌ＝＜１である。

ここで、３１は、分離回路、３２，３３．３４は、それ
ぞれ、ユニバーサル信号×８を８　ｋ　ｂ　／ｓＸ８の
ベアラ多重化信号へ、コーニ・く−サル信号×４を１６
　ｋ　ｌ）　／　Ｓ　Ｘ　４のベアラ多重化信号へ、ま
だユニバーサル信号×２を３２　ｋ　ｂ　／　ｓ　Ｘ　
２のベアラ多重化信号へ変換するだめの変換回路、３５
は、多重化回路である。

内部ハイウェイ１０３は、ベアラ速度８　ｋ　ｂ　／Ｓ
の信号に関するユニバーザル（Ｎ号のタイムスロット≠
１〜＋、８、ベアラ速度１５　ｋ　ｂ　／　Ｓρ倍信号
関する同タイムスロット寺９〜≠１２、ベアラ速度３２
　ｋ　ｌ）　／　Ｓの信号に関する同タイムスロツ１１
１＝１３．≠１４およびベアラ速度６４　ｋ　ｌａ　／
　Ｓの信号のタイムスロット＋、１５から構成されてい
る。

分離回路３１は、上記各信号を各タイムスロット≠１〜
＋１５別に分離し、その≠１〜≠８はリード３６に、同
＋、９〜４１＝１２はり一ド３７に、同≠１３．≠１４
はり一ド３８に、また同＋、１５はリード３９に送出す
る。

変換回路３２，３３．３４は、各ベアラ速度８ｋ　ｂ　
／　ｓ　＋　１６　ｋ　ｂ　／　ｓ　＋　３２１（ｂ　
／　Ｓ対応に設けられたもので、各ベアラ速度対応にユ
ニノく−サルイ言号からベアラ信号への速度ψ、°換を
行うとともに、６４ｋｂ／ｓのベアラ多重化を行う。

このようにして得られた６　４１＜　１）　／　Ｓのベ
アラ多重化信号は、リード３６Ａ、３７Ａ、３８Ａへ送
出され、リード３９の６４ｋｌ）／Ｓ信号とともに、多
重化回路３５で多重化されて伝送路１０４、へ送出され
る。

このように、上述の従来例は、時分割スイッチ１０前後
に相当に複’ｌ’ＪＩな上記の両多重変換装簡２３が別
途に必要であるので不経済であるとともに、各タイムス
ロットとベアラ速度とが固定的に割り付けられてしまう
のでベアラ速度間のトラヒック変動に対しても柔軟に対
処することができない。

これは、上記り分割スイッチ１が、例えば′１゛×ＳＸ
Ｔ構成のもので、基本速度６４　ｋ　ｂ　／　ｓ単位で
のみ交換を行うように考えられており、特に時間スイッ
チＴとして、６４ｋｌ）／Ｓ単位で固定したタイムスロ
ット入替え板能のみのものしかなく、ベアラ信号・ユニ
バーサル信号間の速度変換およびベアラ多重化・多重分
離の機能をも有するものが存在しなかったからである。

〔発明の目的〕

本発明の目的は、上記した従来技術の困かＩＣを克服し
、ベアラ信号・ユニバーサル信号相互間の速度変換およ
びベアラ多重化に対して性別の数層を設ける必要がなく
、ベアラ速度間のトラヒック変動にも融通性がある時分
割スイッチを実現するだめの時間スイッチを提供するこ
とにある。

〔発明の概要〕

本発明に係る時間スイッチの４１′４成は、入ハイウェ
イからのデータの書込みを、その各タイムスロットに対
応する可変アドレス指定に従い、これに同期して別に指
定されるビット位置にのみ行いうるとともに、そのデー
タの読出しを、出ハイウェイの各タイムスロットに対応
する固定アドレス指定によって行う通話路メモリと、１
１：込モード指定に基づいて上記通話路メモリの店込ビ
ット位置の指定をする調造制御回路と、上記通話路メモ
リに対する可変アドレス指定および上記１１１込制ｒ＋
＋＋＋回路に対する男、込モード指定を烏える保４”：
ｊメモリとを具備するようにしだものである。

なお、これを太するに、通話路メモリについてランダム
書込み、シーケンノヤルＮ’Ｒ’、出しを行うとともに
、」−記■込みをビット単位で可変的に制御することに
より、ユニバーサル信号をベアラ多重化信号に変換する
ものである。

しだがって、この時間スイッチを時分割スイッチの最終
段スイッチとして使用することにより、前述の従来例に
おけるユニ・・−サルベアラ多汁変換装置３を不要とし
、大幅な経済化を達成しようとするものである。

〔発明の実施例〕

以下、本発明の実施例を図に基づいて説明する。

まず、第４図は、本発明に係る時間スイッチの一実施例
のブロック図、第５図は、その主要部タイミングチャー
トである。

ここで、１０は８ビツトの７フトレジスタ、１１ば８ビ
ツトのレジスタ、１２は８ビツト、４語の通話路メモリ
、１３は１１１込′１ｌｉ１．制御１ｉｊ＋路、１４は
８ビツトのレジスタ、１５はカウンタ、１６は７ビツト
、１６詔の保持メモリである。なお、第５図の各波形に
は、第４図の対応するリード番号と同一の番号が付与し
である。

入ハイウェイ２０１は、例えば、各８ビツト構成の１６
タイムスロツトＴＳＯ〜゛Ｊ″８１５が８１（Ｉ（ｚ周
期で多重化された１０２４　ｋ　ｌ：）　／　Ｓ　（ｒ
）”　（ウェイであり、そのデータは、シフトレジスタ
１０にクロック２０２で蓄えられ、Ｊタイムスロット分
だけシフトされた後にクロック２０３でレジスタ１１に
並列に七ツ］・される。

保持メモリ１６は、レジスタ１１にセットされた入ハイ
ウェイ２０１のデータについて、通話路メモリ１２への
書込アドレスおよび膿込むべきビット位置、・速度クラ
スを指定する書込モードを入ハイウェイ２０１のタイム
スロット対応に記憶している。

カウンタ１５は、入ハイウェイ２０１のタイムスロット
番号に同期した計数値をアドレス線２１５に送出して保
持メモリ１６の読出アドレスを決定する。

その読出結果は、リード２１７を通して通話路メモリ１
２の書込アドレスとして指定される（可変アドレス指定
）。捷だ、その他の読出結果は、リード２１６を通して
書込制御回路１３に入力され、摺込制御回路１３は、そ
れに基づいて書込ビット指定２０７を出力する。すなわ
ち、入ハイウェイ２０１のデータは、リード２１７で指
定された通話路メモｌ）　１２のアドレスにおいてリー
ド２０７で指定されたビットのみが書込まれる。

一方、通話路メモリ１２の読出しは、カウンタ１５の出
力２１４に従ってシーケンシャルに行われ（固定アドレ
ス指定）、クロック２１０のタイミングでレジスタ１４
にセットされる。

次に、入ハイウェイ２０１のタイムスロットＴＳＩ、Ｔ
Ｓ２にベアラ速度が３２　ｋ　ｂ／　ｓで６４、　ｋ　
ｂ　／　ｓユニバーザル信号に恋換された信号が割付け
られており、この信号を出ハイウェイ２０８のタイムス
ロツ）ＴＳ３に多重化して出力する場合を例として、史
に詳細に本時間スイッチの動作をｉチ１、明する。なお
、他の例については、後述する第６図、第７図から類推
か容易であるので省略する。

第６図は、その１つ′続命令のフォーマット図であって
、保持メモリ１６に送出される接続命令のフォーマット
を示している。寸だ、第６図は、回書込制御真理値の説
明図であって、上記■込制御回路１３の真理値を示し、
各速度クラスに対する書込モード、イネーブルイ計号の
関係を示している。

なお、第７図中でＸ印は０，１いずれの値をとってもよ
いことを示す。

図には示されていない交換オがすの制御装置は、アドレ
スバス２１２．データバス２１１により、入タイムスロ
ット、出タイムスロット、書込モード（速度クラス、ビ
ット位置指定）を指定し、クロック線２１３への書込信
号によって保持メモリ１６に接続命令を書込む。すなわ
ち、棺１接続命令で保持メモリ１６の’０００１”番地
にデータ”　１０１００００”　　が、また第２接続命
令で′“００１０”番地にデータ゛’　１０１０００１
　”　が射込まれる。

入ハイウェイ２０１のタイムスロットＴＳＩに対応する
タイミングで保持メモリ１６の番地”０００１”の記憶
内容”　１０１００００　”　　が読み出され、出タイ
ムスロットに対応する上位２ビツト０ｉＣｈ＝”１０”
は、通話路メモリ１２の」込アドレスＷＡＩ、２に入力
される。

なお、上記データの上位２ピツｒ　（０３０４）（ｔ　
１０　ＩＩはベアラ速度クラス３２　ｋ　ｂ　／　ｓに
対応するもので、例えば、他にば’　ｏ　ｏ　”が８ｋ
　ｌ）　／　ｓの速度クラスに、（Ｉ　Ｏ１＃が１５　
ｋ　ｌ）　／　ｓの連Ｆ地クラスに、まだ、ｔｌ　１１
　ＩＩが６４　ｋ　ｂ　／　ｓの速度クラスに対応する
ものである。

まだ、梵込モードに対応する下位５ビツト０３〜０７−
”　１００００”は、書込制御回路１３の制御入力０１
〜Ｃ５に入力される。

吹込制御回路１３は、第７図の真理値に従って通話路メ
モリ１２のイネーブル端子０１，３，５゜７にｔｔ　１
ｎを、同Ｇ２，４，６．８にＩｔ　ＯＩＩを出力する。

通話路メモリ１２０入力１１〜■８には入ノ・イウエイ
２０１のタイムスロットＴＳ１のデータ”　ａ　ａ　Ｃ
Ｃｅ　ｅ　ｇ　ｇ　”が与えられるが、対応するイネー
ブル信号０１〜Ｇ８がＩＩ　ＩＩＴのヒツトのみ、すな
わち奇数ビットのデータ”’ａｃｅｇ”　　のみがアド
レス２に機造まれる。

同様にして、第２梯・続命令に対応して入ハイウェイ２
０１のタイムスロツｌ−Ｔ　Ｓ　２のデータ”　ｂｌ）
ｄｄ　ｆ　ｆｈｈ”の中の偶数ビットのデータ”　Ｉ）
　ｄ　ｆｌｌｕ　　が通話路メモリ１２のアドレス２に
書込せれる。

この結果、通話路メモリ１２のアドレス２には、上記タ
イムスロツ１−ＴＳＩ、ＴＳ２の３２ｋｂ／ｓのデータ
をベアラ多重化したデータ゛’ａｂｃｄｅｆｇｌＷが粛
き込捷れることとなる。

そして、通話路メモリ１２のアドレス２の」−記内容は
、出ハイウェイ２０８の夕１ムスロソト’Ｉ”Ｓ２に対
応しプヒタイミングで読出される。

なお、」二記実施例において、通話路メモリ１２は、ビ
ット単位で選択的に巷°込み可能なゲート機能（イネー
ブル端子０１〜（３８）を有しているが、このような機
能をもだないメモリ素子を利用しても、同様能を実現す
ることができる。

第７図は、本発明に係る時間スイッチの他の実施例にお
ける通話路メモリのブロック図であって、第４図の通話
路メモリ１２を領換しうるべきものである。

ここで、１２Ａは通話路メモリ素子、１１１３゜１２Ｃ
はセレクタであり、第４図と同一の信号線には同一の符
号がイτ］与しである。

レジスタ１４へのデータも込み時には、通話路メモリ素
子１２Ａの読出アドレスＲＡＩ、ＲＡ２に対して、信号
ｍ２１４または信号線２１７の値が入力されるようにセ
レクタ１２Ｃが制御されている。

まだ、通話路メモリ素子１２ＡＫ対する入ハイウェイ２
０１からのデータ書込み時には、書込制御回ｊｊ７１３
の出力信号２０７により、入ハイウエイデータ２０５と
通話路メモリ素子Ｌ２Ａの該当アドレスの既記１、←デ
ータ２０６とをセレクタ１２Ｂで選択して籠込むように
する。これにより、通話路メモリ素子１２Ａ、セレクタ
１２１３，１２Ｃは、第４図の通話路メモリ１２と均肴
の＋虚能を実現することができる。

〔発明の効果〕

」―記各実施例の説明からも明らかなように、本発明に
よれば、従来の時間スイッチに対して、保持メモリのビ
ット幅の砿張と、通話路メモリのビット単位での選択的
店込槻能とを付加するだけで、多元ベアラ速度の信号を
扱いうることになるので、時分割スイッチの大幅な経済
化が得られるとともに、その扱いうるトラヒック量は各
ベアラ信号のトラヒックの合計のみに依存し、各ベアラ
信号のトラヒック比率には依存しないので、ベアラ信号
間のトラヒック変動に対して極めて大きい融通性が得ら
れ、その効果は顕著である。

【図面の簡単な説明】

第１図は、多元ディジタル網に対応する従来の時分割交
換機の通話路系の一例の′！ζｌｌｆ成図、第２図は、
そのベアラユニバーザル多重変換装置の一例のブロック
図、第３図は、同ユニバーザルベアラ多重変換装置の一
例のブロック図、第４図は、本発明に係る時間スイッチ
の一実施例のブロック図、第５図は７、その主要部タイ
ミングチャート、第６図は、同接続命令のフォーマント
図、第７図は、同書込制御真理値の説明ト］、第８図は
、本発明に係る時間スイッチの他の芙力亀例における通
話路メモリのブロック図である。 １０・・・ンフトレジスタ、１１・・・レジスタ、１２
・・・通話路メモリ、１２Ａ・・・通話路メモリ素子、
１２Ｂ。 １２Ｃ・・・セレクタ、１３・・・書込制御回路、１４
・・レジスタ、１５・・・カウンタ、１６・・・保持メ
モリ。 代理人　弁理士　福口」幸作 （ほか１名） 第１図 第２図 ＄３図 消５民 ２０２　２２冊冊皿Ｌ−−−−−−− ＄ｂ　図 隼７図

Claims (1)

1. 【特許請求の範囲】 １、入ハイウェイからのデータの書込みを、その各タイ
   ムスロットに対応する可変アドレス指定に従い、これに
   同期して別に指定されるビット位置にのみ行いうるとと
   もに、そのデータの読出しを、出ハイウェイの各タイム
   スロットに対応する固定アドレス指定によって−行う通
   話路メモリと、書込モード指定に基づいて上記通話路メ
   モリの１込ビット位置の指定をする男込制御回路と、」
   二記通話路メモリに対する可変アドレス指定および上記
   書込制御回路に対する書込モード指定を与える保持メモ
   リとを具備して朴“（成した時間スイッチ。 ２、特許請求の範囲第１項記載のものにおいて、書込制
   御回路に対する顎込モード指定を、速度クラスと書込ビ
   ット位置指定とからなるようにした時間スイッチ。 ３、特許請求の範囲第１項まだは第２項記載のものにお
   いて、各タイムスロットのビット長が８であり、まだ速
   度クラスが６４　ｋ　ｂ　／　ｓ　、　３２　ｋ　ｂ／
   　Ｓ　％　　１６１（ｂ／ｓもしくは３　ｋ　ｌ）　／
   　ｓのいずれか、または任意の複数の絹合せである時間
   スイッチ。 ４、％許請求の範囲第３項記載のものにおいて、速度ク
   ラス６４　ｋ　ｂ　／　ｓの書込モードのときは、通話
   路メモリへの入力８ビツトすべてが書込まれるようにし
   だ時間スイッチ。 ５、特許請求の範囲第３項記載のものにおいて、速度ク
   ラス３２　ｋ　ｂ　／　ｓの書込モードのときは、通話
   路メモリへの入力８ビツトのうち、偶数番目または奇数
   番目のもののみが機造まれるようにした時間スイッチ。 ６、特許請求の範囲第３項記載のものにおいて、速度ク
   ラス１６　ｋ　ｂ　／　ｓの］（１込モードのときは、
   通話路メモリへの入力８ビツトの上位および下位の各４
   ビツトのうち、ビット位置指定をされた各１ビツトのみ
   が書込まれるようにしだ時間スイッチ。 ７、特許請求の範囲第３項記載のものにおいて、速度ク
   ラス３　ｋ　ｂ　／　Ｓの一習込モードのときは、通話
   路メモリへの入力８ビツトのうち、ビット位置指定をさ
   れた１ビツトのみが書込捷れるようにしだ時間スイッチ
   。