JP2573711B2 - マイクロサブルーチン制御方式 - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 〔概 要〕 〔産業上の利用分野〕 〔従来の技術〕 従来のマイクロサブルーチン制御系を示す図（第４
図） 第４図のマイクロサブルーチン制御系のネスティング
説明のためのマイクロプログラム及びタイムチャートの
例を示す図（第５図） 〔発明が解決しようとする課題〕 〔課題を解決するための手段〕 〔作 用〕 〔実施例〕 本発明の一実施例を示す図（第２図） 二重のネスティングをせつめいするマイクロプログラ
ム及びタイムチャートの例を示す図（第３図） 〔発明の効果〕 〔概 要〕 既存ハードウェアに僅かのハードウェアを追加して多
重ネスティングを可能にしたマイクロサブルーチン制御
方式に関し、 マイクロサブルーチンの多重ネスティングを為すこと
を目的とし、 制御メモリのアドレス系内に第１の選択回路を設け、
主メモリの書き込み系及び読み出し系内に第２の選択回
路を設け、制御メモリのアドレスを主メモリに書き込
み、そして読み出して前記制御メモリのアドレス系に供
給するように構成した。

〔産業上の利用分野〕

本発明は、既存ハードウェアに僅かのハードウェアを
追加して多重ネスティングを可能にしたマイクロサブル
ーチン制御方式に関する。

コンピュータシステム等においては、そのマクロ命令
の実行をマイクロプログラムで行なうように構成される
場合がある。そのようなマイクロプログラム制御を採用
したコンピュータシステムにおいても、マイクロサブル
ーチンが用いられている。マイクロプログラムの複雑化
を抑えるようにマイクロプログラムのマイクロサブルー
チンは、構成されている。マイクロプログラムにおいて
も、そのマイクロサブルーチンのネスティングが必要に
なり、そのネスティング段数に制限を付せずしてそのネ
スティングを行ない得ることが、必要になる場合も、又
存在する。

〔従来の技術〕

従来のマイクロサブルーチン制御系を第４図に示す。
この図において、制御メモリ２から読み出されたメイン
ルーチンのマイクロ命令は、CPU19内にあるマイクロ命
令レジスタ（MiR）30へセットされると同時に、そのマ
イクロ命令がサブルーチン呼び出しマイクロ命令である
とき、呼び出されたサブルーチンからのリターンアドレ
スはリターンアドレス入力レジスタ（MiA）38にセット
される。マイクロ命令レジスタ30のNA部31には、ネック
ストアドレス〔マイクロプログラムにおいて次に実行す
べきマイクロプログラムアドレス〕が入っており、BC部
33には、分岐条件情報ビット（ステータスレジスタ34の
内容のゲート制御を行なう。）が入っている。ステータ
レジスタ34の内容は、前記マイクロサブルーチン制御系
によってセットされたマイクロ命令レジスタ30のＥ部35
の内容（マイクロ命令の実行規定情報ビット）に従って
動作を規律されるCPUによって、セットされる。

そのBC部33は、前述のサブルーチンの呼び出し制御に
供されるが、これを説明すると、次のようになる。サブ
ルーチンの読み出しは、その読み出しマイクロ命令のマ
イクロプログラムアドレスのLSBは“0"とするようにコ
ーディングされる（後述）。そのサブルーチン読み出し
マイクロ命令の実行（マイクロ命令の実行サイクル）に
おいて、該サブルーチン読み出しマイクロ命令の読み出
しにおいてリターンアドレス入力レジスタ38にセットさ
れたリターンアドレス（第５図のアドレス“M"参照）
は、リターンアドレス出力レジスタ（BMiA）40へコピー
される（サブルーチンからのリターンアドレスの準備が
為される）。前記制御メモリ２から読み出されてマイク
ロ命令レジスタ30へセットされた前記サブルーチン読み
出しマイクロ命令（第５図のCALL“SUB"参照）のネック
ストアドレス（NA）のLSB“0"はマルチプレクサ36にお
いて除かれてリターンアドレス入力レジスタ38にセット
され、前記マイクロ命令のNA部31のアドレスによる制御
メモリ２のアクセス、即ち、サブルーチンへの分岐が行
なわれる。第５図のＭは、マイクロアドレスM1のLSB
“0"を除いたものを示す。

次のマイクロ命令サイクルからサブルーチンの実行に
入る。そして、そのサブルーチンの処理が終了し、マイ
クロ命令レジスタ30にセットされたマイクロ命令のBCフ
ィールドによりサブルーチンからのリターン（第５図の
RTN参照）が指示されると、このマイクロ命令サイクル
においてリターンアドレス出力レジスタ40にセットされ
ていたアドレスのLSBを“1"としたアドレス（第５図の
アドレスM1参照）をマルチプレクサ36から制御メモリ２
へ与える。これにより、サブルーチンがコーディングさ
れたマイクロ命令の次のマイクロ命令からメインルーチ
ンの実行が行なわれる、つまりサブルーチンからのリタ
ーンが行なわれる。

〔発明が解決しようとする課題〕

前述の従来方式によれば、サブルーチンへの分岐は出
来るが、そのサブルーチンから次のサブルーチン等への
分岐を重ねることは出来ない。サブルーチンからのリタ
ーンに用いるアドレスを保持して置くハードウェアとし
ては、リターンアドレス出力レジスタ40しかないからで
ある。従って、この従来方式では、サブルーチンの中か
ら、更にサブルーチンを呼び出すと言うサブルーチンの
ネスティングは行ない得ない。

本発明は、斯かる問題点に鑑みて創作されたもので、
ハードウェア増を最小限に抑えつつ、しかもハードウェ
アの制限を受けずにマイクロサブルーチンの多重ネステ
ィングをマイクロプログラムの中で遂行し得るマイクロ
サブルーチン制御方式を提供することをその目的とす
る。

〔課題を解決するための手段〕

第１図は、請求項１記載の発明の原理ブロック図を示
す。この図に示すように、請求項１記載の発明は、制御
メモリ２と、入力保持部４及び出力保持部６を有するリ
ターンアドレス出力部８と、前記制御メモリ２から読み
出されたマイクロ命令がサブルーチン呼び出しマイクロ
命令であるときリターンアドレスを前記入力保持部４に
保持させる制御系10と、主メモリ12と、演算回路14と、
演算回路−メモリデータ転送系16と、メモリ−演算回路
データ転送系18と、前記入力保持部４及び前記演算回路
14の出力と、前記出力保持部６の入力との間に設けられ
た第１の選択回路20と、前記出力保持部６及び前記メモ
リ−演算回路データ転送系18の出力と、前記演算回路14
の入力との間に設けられた第２の選択回路22と、メイン
ルーチンからサブルーチンの呼び出し、又は或るサブル
ーチンから多重度の１つ深いサブルーチンの呼び出しに
際して、前記入力保持部４に保持された当該多重度での
リターンアドレスを前記第１の選択回路20、前記出力保
持部６、前記第２の選択回路22、前記演算回路14、及び
前記演算回路−メモリデータ転送系16を経て前記主メモ
リ12へ転送して前記主メモリ12に書き込ませる書き込み
制御手段24と、或るサブルーチンから多重度の１つ浅い
サブルーチン、又はメインルーチンへの復帰に際して、
当該多重度でのリターンアドレスを前記主メモリ12から
読み出して前記メモリ−演算回路データ転送系18、前記
第２の選択回路22、前記演算回路14、及び前記第１選択
回路20を経て前記出力保持部６に保持させる読み出し制
御手段26とを設け、多重サブルーチンネスティング処理
を行うように構成される。

〔作 用〕

制御メモリ２に格納されているマイクロプログラムの
各マイクロ命令が、順次に読み出されて実行されること
により、データ処理システム内に所要の処理が進められ
て行く。その処理において、制御メモリ２から読み出さ
れたマイクロ命令がサブルーチン呼び出しマイクロ命令
であると、リターンアドレス出力系の入力保持部４にリ
ターンアドレスが保持される。

そのサブルーチン呼び出しマイクロ命令の実行による
メインルーチンからサブルーチンの呼び出し、又は或る
サブルーチンから多重度の１つ深いサブルーチンの呼び
出しに際して、前記入力保持部４に保持された当該多重
度でのリターンアドレスは、書き込み制御手段24によっ
て前記第１の選択回路20、前記出力保持部６、前記第２
の選択回路22、前記演算回路14、及び前記演算回路−メ
モリデータ転送系16を経て前記メモリ12へ転送されて前
記主メモリ12に書き込まれる。

又、前述のようにして読み出されたサブルーチンにお
いて更にネスティングが為されるときも、同様である。

前述のようにして、そのマイクロプログラムに多重ネ
スティングされたサブルーチンから順次各サブルーチン
を経てのメインルーチンへのリターンは、前述のように
して前記主メモリ12へ格納されたリターンアドレスのう
ちの、ネスティング多重度の低いリターンアドレス（ネ
スティングの最も深いサブルーチンから戻るためのリタ
ーンアドレス）から順次に読み出して行う。主メモリ12
から読み出されたリターンアドレスは、読み出し制御手
段26によって前記主メモリ12から読み出されて前記メモ
リ−演算回路データ転送系18、前記第２の選択回路22、
前記演算回路14、及び前記第１選択回路20を経て前記出
力保持部６に保持されてリターン（復帰）後の制御メモ
リ２からのマイクロ命令の読み出しに用いられる。

前述のようなマイクロサブルーチンの多重ネスティン
グにおいて、新規に設けたハードウェアとしては、第１
の選択回路20と、第２の選択回路22のうちの、請求項１
記載の発明で必要となる拡張部分だけである。従って、
僅かなハードウェアの追加で、そのハードウェア量の制
限を少しも受けることなしにマイクロサブルーチンの多
重ネスティングをマイクロプログラムに自在に設定する
ことができる。

〔実施例〕

第２図は請求項１記載の発明の一実施例を示す。この
図に示されるCPU29には、第４図に示される構成要素、
即ち制御メモリ２、マイクロ命令レジスタ30、アンド回
路32、ステータスレジスタ34、マルチプレクサ36、リタ
ーンアドレス入力レジスタ38、及びリターンアドレス出
力レジスタ40のほかに、主メモリ12に接続されるドライ
バ56及びレシーバ58、リードバッファ（RB）46、ライト
バッファ（WB）50、汎用レジスタ44、マルチプレクサ4
8、及び算術論理演算回路（ALU）49、並びに配線52、配
線54、マルチプレクサ42が示されている。前述のような
ドライバ56及びレシーバ58、リードバッファ46、ライト
バッファ50、汎用レジスタ44、マルチプレクサ48、及び
ALU49は、従来のCPUに設けられているものである。但
し、マルチプレクサ48は、配線52をも収容し得るように
拡張されている。そして、マルチプレクサ42及びマルチ
プレクサ48は、マイクロ命令でアクセス可能なアドレス
を割り当てられている、即ち本発明におけるCPU29にお
けるマイクロ命令が実行されることによって、図示しな
いCPU29内のハードウェアを経て供給される選択信号に
よって、それらの各入力へ供給されて来るアドレスのう
ちの１つを選択するように構成されている。

第２図において、リターンアドレス入力レジスタ38
は、第１図の入力保持部４に対応し、リターンアドレス
出力レジスタ40は、第１図の出力保持部６に対応する。
リターンアドレス入力レジスタ38、リターンアドレス出
力レジスタ40、マルチプレクサ36は、第１図のリターン
アドレス出力系８に対応し、制御メモリ２のマイクロ命
令、マイクロ命令レジスタ30等は、第１図の制御系10に
対応する。ALU49は、第１図の演算回路14に対応する。
ライトバッファ50、ドライバ56は、第１図の算術論理演
算回路−メモリデータ転送系16に対応し、レシーバ58、
リードバッファ46、汎用レジスタ44は、第１図のメモリ
−算術論理演算回路データ転送系18に対応する。マルチ
プレクサ42は、第１図の第１の選択回路20に対応し、マ
ルチプレクサ48は、第１図の第２の選択回路22に対応す
る。

前述のようなシステム構成におけるマイクロサブルー
チン呼び出し動作を以下に説明する。

メイルーチンから第一段目のサブルーチンへの分岐、
そしてそこからのリターンは、前述した従来のマイクロ
サブルーチン制御方式と全く同じであるので、その説明
は繰り返さない。（第３図の（Ａ）及び（Ｂ）中の
は、第一段目のサブルーチン呼び出しマイクロ命令を示
す。

次に、第一段目のサブルーチンの中で第二段目のサブ
ルーチンを呼び出す場合の動作例を、第３図を参照して
説明する。

第３図の（Ａ）のサブルーチンにおける処理が進んで
第３図の（Ａ）の（４）に示すマイクロ命令（第３図の
（Ａ）及び（Ｂ）中の参照）の実行に入ると、このマ
イクロ命令の実行によりリターンアドレス出力レジスタ
40のマイクロアドレスM1は、配線52、マルチプレクサ4
8、そしてALU49を介してライトバッファ50へ転送され
（第３図の（Ｂ）の（３）及び（５）参照）、そして、
第３図の（Ａ）の（５）に示すマイクロ命令（第３図の
（Ａ）及び（Ｂ）中の参照）の実行によりライトバッ
ファ50のリターンアドレスＭは、ドライバ56を介して主
メモリ12内の第二段目のサブルーチン対応の記憶位置へ
書き込まれる（第３図の（Ｂ）の（５）及び（６）参
照）。前記２つのマイクロ命令による前記リターンアド
レス出力レジスタ40のリターンアドレスＭの、配線52、
マルチプレクサ48、そしてALU49を介してライトバッフ
ァ50への転送制御、及びライトバッファ50からドライバ
56を経て主メモリ12への転送制御は、従来のリードバッ
ファ46、又は汎用レジスタ44からマルチプレクサ48、AL
U49、そしてライトバッファ50へのデータ転送制御、及
びライトバッファ50からドライバ56を経て主メモリ12へ
の転送制御に準じて行なわれる。

この第一段目のサブルーチンへのリターン処理を行な
った後に、第二段目のサブルーチンを呼び出すマイクロ
命令（第３図の（Ａ）及び（Ｂ）中の参照）の実行を
行なって、前述のメインルーチンから第一段目のサブル
ーチンへの分岐と同様に、メインルーチンへのリターン
処理を行ない、第一段目のサブルーチンを再開させるマ
イクロ命令アドレス生成用アドレスＡ（前述と同様A0の
LSBを除いたもの）をリターンアドレス出力レジスタ40
にセットさせる（第３図の（Ｂ）の（３）参照）。そし
て、前記第二段目のサブルーチンを呼び出すマイクロ命
令（第３図の（Ａ）及び（Ｂ）中の参照）の実行によ
って呼び出された前記第二段目のサブルーチンの処理
（第３図ので示すマイクロ命令以降参照）を行なう。
その処理終了でリターンマイクロ命令（第３図の（Ａ）
及び（Ｂ）中の参照）の実行を行なうと、前述のサブ
ルーチンからメインルーチンへのリターンの場合と同様
の処理、つまり前述の第二段目のサブルーチンの呼び出
しマイクロ命令の次のマイクロ命令を呼び出す処理とな
る。これをマイクロプログラムステップで言えば、第３
図の（Ａ）のステップ（11）からステップ（７）へ飛
ぶ。即ち、第一段目のサブルーチンへ戻る。

そして、その第一段目のサブルーチンの処理が開始さ
れ、リターンアドレス出力レジスタ40のリターンアドレ
ス生成用アドレスＡを用いてそのサブルーチンでのマイ
クロ命令（第３図の（Ａ）及び（Ｂ）中の参照）の実
行を行なうと、第３図の（Ｂ）の（３）に示すように主
メモリ12へ退避されており、前記マイクロ命令の実行
により主メモリ12から読み出された（メインルーチンか
らサブルーチンの呼び出しを行なったマイクロ命令の）
次のマイクロ命令のアドレス（リターンアドレス）を生
成するリターンアドレス生成用アドレスＭが、レシーバ
58を経てリードバッファ46へ転送され、そして第３図の
（Ａ）及び（Ｂ）中ので示すマイクロ命令を実行する
ことにより第一段目のサブルーチンからメインルーチン
への前記アドレスＭをリターンアドレス出力レジスタ40
へセットすることが出来る（第３図の（Ｂ）の（３）参
照）。このリターンアドレス出力レジスタ40への前記ア
ドレスＭのセットは、リードバッファ46からマルチプレ
クサ48、ALU49、配線54、そしてマルチプレクサ42を介
して行なわれる。

そして、その次のマイクロ命令サイクルが開始された
ときに、制御メモリ２から読み出されるマイクロ命令
は、第３図の（Ａ）及び（Ｂ）に示すマイクロ命令と
なる。つまり、メインルーチンの実行、即ち第３図の
（Ａ）のステップ（２）からの実行が再開される。

なお、前記実施例においては、二重のネスティングの
場合について説明したが、三重以上のネスティングをマ
イクロプログラムの中に構築することが出来る。そのた
めのアドレス退避処理、及び退避アドレス読み出し処理
は、前述と同様にマイクロ命令を用いて前述のアドレス
退避／読み出し系の中で達成し得る。但し、そのマイク
ロ命令によるリターンアドレス出力レジスタ40のアドレ
スのライトバッファ50への退避、及びライトバッファ50
からリードバッファ46への読み出しにおいてそのネステ
ィングに応じた格納、及び読み出しを行なうようにする
ことを要する。

又、退避されるリターンアドレス生成用アドレスは、
前述のようにLSBなしの場合でなく、リターンアドレス
そのものであってもよい。本願明細書でのリターンアド
レスはその意味で理解されたい。

〔発明の効果〕

以上述べたところから明らかなように請求項１記載の
発明によれば、ハードウェアの僅かな付加で、マイクロ
サブルーチンの多重ネスティングをハードウェア量の制
限を少しも受けることなしにマイクロプログラムの中に
自在に設定することが出来る。

【図面の簡単な説明】

第１図は請求項１記載の発明の原理ブロック図、 第２図は請求項１記載の発明の一実施例を示す図、 第３図は二重のネスティングを説明するマイクロプログ
ラム及びタイムチャートの例を示す図、 第４図は従来のマイクロサブルーチン制御系を示す図、 第５図は第４図に示すマイクロサブルーチン制御系にお
けるネスティングを説明するマイクロプログラム及びタ
イムチャートの例を示す図である。 第１図及び第２図において、 ２は制御メモリ、 ４は入力保持部（リターンアドレス入力レジスタ38）、 ６は出力保持部（リターンアドレス出力レジスタ40）、 ８はリターンアドレス出力系（リターンアドレス入力レ
ジスタ38、リターンアドレス出力レジスタ40、マルチプ
レクサ36）、 10は制御系（制御メモリ２のマイクロ命令、マイクロ命
令レジスタ30）、 12は主メモリ、 14は演算回路（ALU49）、 16は演算回路−メモリデータ転送系（ライトバッファ5
0、ドライバ56）、 18はメモリ−演算回路データ転送系（レシーバ58、リー
ドバッファ46、汎用レジスタ44）、 20は第１の選択回路（マルチプレクサ36）、 22は第２の選択回路（マルチプレクサ48）である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−98444（ＪＰ，Ａ) 特開 昭60−243744（ＪＰ，Ａ) 特開 昭58−80742（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】制御メモリと、 入力保持部及び出力保持部を有するリターンアドレス出
   力部と、 前記制御メモリから読み出されたマイクロ命令がサブル
   ーチン呼び出しマイクロ命令であるときリターンアドレ
   スを前記入力保持部に保持される制御系と、 主メモリと、 演算回路と、 演算回路−メモリデータ転送系と、 メモリ−演算回路データ転送系と、 前記入力保持部及び前記演算回路の出力と、前記出力保
   持部の入力との間に設けられた第１の選択回路と、 前記出力保持部及び前記メモリ−演算回路データ転送系
   の出力と、前記演算回路の入力との間に設けられた第２
   の選択回路と、 メインルーチンからサブルーチンの呼び出し、又は或る
   サブルーチンから多重度の１つ深いサブルーチンの呼び
   出しに際して、前記入力保持部に保持された当該多重度
   でのリターンアドレスを前記第１の選択回路、前記出力
   保持部、前記第２の選択回路、前記演算回路、及び前記
   演算回路−メモリデータ転送系を経て前記主メモリへ転
   送して前記主メモリに書き込ませる書き込み制御手段
   と、 或るサブルーチンから多重度の１つ浅いサブルーチン、
   又はメインルーチンへの復帰に際して、当該多重度での
   リターンアドレスを前記主メモリから読み出して前記メ
   モリ−演算回路データ転送系、前記第２の選択回路、前
   記演算回路、及び前記第１選択回路を経て前記出力保持
   部に保持させる読み出し制御手段とを設けて多重サブル
   ーチンネスティング処理を行うようにしたことを特徴と
   するマイクロサブルーチン制御方式。