JPH02327A - 半導体装置 - Google Patents
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- JPH02327A JPH02327A JP63240283A JP24028388A JPH02327A JP H02327 A JPH02327 A JP H02327A JP 63240283 A JP63240283 A JP 63240283A JP 24028388 A JP24028388 A JP 24028388A JP H02327 A JPH02327 A JP H02327A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 5
- 238000003860 storage Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 119
- 238000009792 diffusion process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に索子形成層に少なくともバイ
ポーラトランジスタが形成されている半導体装置に関す
る。
ポーラトランジスタが形成されている半導体装置に関す
る。
第13図は、絶縁層上に形成された考えられるバイポー
ラ1〜ランジスタの一例を示す。同図中、100は二酸
化珪素(S!02)層、101はシリコン(Sl)素子
形成層、102はn++埋込コレクタ領域、103はn
−型領域、104はp型ベース領域、 105はn++
エミッタ領域、 106はn++コレクタウオール領域
である。この様なnpn型バイポーラトランジスタでは
、コレクタ電極の一部が高不純物層であるn++埋込コ
レクタ領域102からできている。このため、コレクタ
電極の表面積が大きく、コレクタの奇生容量が無視でき
ない値となり、素子のスイッチング速度には自ずと限界
がある。又、ベース・]コレクタの耐圧を高くするため
にn++埋込コレクタ領域102上にn型領域103を
設けているため、エピタキシャル成長の工程が不可欠で
あり、そのために製造工程が複雑で製造価格が高い。
ラ1〜ランジスタの一例を示す。同図中、100は二酸
化珪素(S!02)層、101はシリコン(Sl)素子
形成層、102はn++埋込コレクタ領域、103はn
−型領域、104はp型ベース領域、 105はn++
エミッタ領域、 106はn++コレクタウオール領域
である。この様なnpn型バイポーラトランジスタでは
、コレクタ電極の一部が高不純物層であるn++埋込コ
レクタ領域102からできている。このため、コレクタ
電極の表面積が大きく、コレクタの奇生容量が無視でき
ない値となり、素子のスイッチング速度には自ずと限界
がある。又、ベース・]コレクタの耐圧を高くするため
にn++埋込コレクタ領域102上にn型領域103を
設けているため、エピタキシャル成長の工程が不可欠で
あり、そのために製造工程が複雑で製造価格が高い。
F記の如きバイポーラトランジスタと共にMOS(Me
tal Qxide Sem1conductor
)素子を同一3i素子形成層101に形成する場合があ
る。この場合、MO8索子の動作速度を高速とするには
、S1素子形成層101を例えば1μm程度に設定寸れ
ば良いが、実際には3i索子形成層101はバイポーラ
トランジスタの構造上の理由がら例えば5μm程度の厚
さを有する。つまり、Si素子形成層101を薄くする
と、バイポーラトランジスタを作り込めなくなってしま
う。
tal Qxide Sem1conductor
)素子を同一3i素子形成層101に形成する場合があ
る。この場合、MO8索子の動作速度を高速とするには
、S1素子形成層101を例えば1μm程度に設定寸れ
ば良いが、実際には3i索子形成層101はバイポーラ
トランジスタの構造上の理由がら例えば5μm程度の厚
さを有する。つまり、Si素子形成層101を薄くする
と、バイポーラトランジスタを作り込めなくなってしま
う。
そこで、薄い素子形成層に作り込める構造のラテラルバ
イポーラトランジスタが考えられる。第14は考えられ
るラテラルバイポーラ1−ランジスタを示し、同図中、
110は5tOz層、111はS1素子形成層、112
はn++エミッタ領域。
イポーラトランジスタが考えられる。第14は考えられ
るラテラルバイポーラ1−ランジスタを示し、同図中、
110は5tOz層、111はS1素子形成層、112
はn++エミッタ領域。
113はp型ベース領域、114はn++コレクタ領域
、115はp+型型板ミッタ電極ある。この様なnDn
型ラテラルバイポーラトランジスタは、aいSi素子形
成層111に作り込める反面、増幅度が低く、ベース・
コレクタ間の耐圧が低いという問題がある。
、115はp+型型板ミッタ電極ある。この様なnDn
型ラテラルバイポーラトランジスタは、aいSi素子形
成層111に作り込める反面、増幅度が低く、ベース・
コレクタ間の耐圧が低いという問題がある。
他方、第13図において素子分離用のトレンチアイソレ
ーション120を形成すると、n+型埋込]レクタ領域
102の不純物濃度が高いために、トレンチアイソレー
ション120の近傍に格子欠陥121が多く発生するこ
とが確認されている。この様な格子欠陥121は、半導
体装置の信頼性の而からも防止することが望ましい。又
、この様な格子欠陥のR影響をさけるため、コレクタ領
域とトレンチアイソレーション120との間に図中水平
方向に一定の距離をおく必要があり、集積度の向上にも
限界がある。
ーション120を形成すると、n+型埋込]レクタ領域
102の不純物濃度が高いために、トレンチアイソレー
ション120の近傍に格子欠陥121が多く発生するこ
とが確認されている。この様な格子欠陥121は、半導
体装置の信頼性の而からも防止することが望ましい。又
、この様な格子欠陥のR影響をさけるため、コレクタ領
域とトレンチアイソレーション120との間に図中水平
方向に一定の距離をおく必要があり、集積度の向上にも
限界がある。
(発明が解決しようとする課題)
従って、素子形成層に少なくともバイポーラトランジス
タが形成されている考えられる半導体装置では、コレク
タ電極の表面積が大きく、コレクタの奇生容量が無視で
きない値となるため、素子のスイッチング速度に限界が
あり、又、バイポーラトランジスタの構造上の理由から
素子形成層を薄くすることができないという問題が生じ
ていた。
タが形成されている考えられる半導体装置では、コレク
タ電極の表面積が大きく、コレクタの奇生容量が無視で
きない値となるため、素子のスイッチング速度に限界が
あり、又、バイポーラトランジスタの構造上の理由から
素子形成層を薄くすることができないという問題が生じ
ていた。
本発明は、コレクタ電極の表面積を低減することにより
奇生容量を減少せしめると共に糸子形成層の厚さを実質
的に減少ゼしめることにより素子のスイッチング速度を
向上可能とすることのできる半導体装置を提供すること
を目的とする。
奇生容量を減少せしめると共に糸子形成層の厚さを実質
的に減少ゼしめることにより素子のスイッチング速度を
向上可能とすることのできる半導体装置を提供すること
を目的とする。
第1図は、本発明の原理説明図である。同図中、1は導
体又は半導体からなる支持層、2は支持層11、に形成
された絶縁層、3は少なくともバイポーラトランジスタ
が形成され半導体からなる素子形成層である。
体又は半導体からなる支持層、2は支持層11、に形成
された絶縁層、3は少なくともバイポーラトランジスタ
が形成され半導体からなる素子形成層である。
絶縁層2と素子形成層3との界面近傍に電荷を誘起する
誘起電荷層4が形成されるように支持層1と素子形成層
3との間に電位差■rを加え、誘起゛電荷層4をバイポ
ーラトランジスタのコレクタ電極の一部として用いる。
誘起電荷層4が形成されるように支持層1と素子形成層
3との間に電位差■rを加え、誘起゛電荷層4をバイポ
ーラトランジスタのコレクタ電極の一部として用いる。
従って、コレクタ電極の表面積を低減することにより奇
生容量を減少せしめると共に素子形成層の厚さを実質的
に減少せしめることができるので、素子のスイッチング
速度を向上させることが可能となる。
生容量を減少せしめると共に素子形成層の厚さを実質的
に減少せしめることができるので、素子のスイッチング
速度を向上させることが可能となる。
第2図は、本発明の第1実施例を示す。同図中、11は
n型S1素子形成層、12は5iOz絶縁層、13はp
型Si支持層、14は素子分離用U溝、15はU溝14
内に埋込まれた5iOz絶縁層、16は5iOz絶縁層
12まで達するコレクタ電極引き出し用n+型型数散層
17はp型ベース電極、18はn型エミッタ電極、19
は電源、20は誘起電荷層である。電源19は、n型S
素子形成層11とn型Si支持層13との間に電位差V
rを加えてn型3i素子形成層11と5fOz絶R層1
3との界面近傍に誘起電荷層20を形成する。このn型
3i素子形成層11側に形成される誘起電荷層20は、
n+型型数散層16連続している。誘起電荷層20は小
さい抵抗値を有するのでコレクタ電極として用いる事が
でき、又、この誘起電荷層20の厚さは1000Å以下
であることから前記した考えられる半導体装置におGノ
る拡散層に比べて十分に薄い。従って、この誘起電荷層
20の表面積は小さく、コレクタ電極の奇生容量も小さ
くなる。
n型S1素子形成層、12は5iOz絶縁層、13はp
型Si支持層、14は素子分離用U溝、15はU溝14
内に埋込まれた5iOz絶縁層、16は5iOz絶縁層
12まで達するコレクタ電極引き出し用n+型型数散層
17はp型ベース電極、18はn型エミッタ電極、19
は電源、20は誘起電荷層である。電源19は、n型S
素子形成層11とn型Si支持層13との間に電位差V
rを加えてn型3i素子形成層11と5fOz絶R層1
3との界面近傍に誘起電荷層20を形成する。このn型
3i素子形成層11側に形成される誘起電荷層20は、
n+型型数散層16連続している。誘起電荷層20は小
さい抵抗値を有するのでコレクタ電極として用いる事が
でき、又、この誘起電荷層20の厚さは1000Å以下
であることから前記した考えられる半導体装置におGノ
る拡散層に比べて十分に薄い。従って、この誘起電荷層
20の表面積は小さく、コレクタ電極の奇生容量も小さ
くなる。
本実施例では、n型S + ’A子形成層11とp型3
i支持層13との間に電位差■rを加えて蓄積層となる
誘起電荷層20を形成し、この誘起電荷層20をnpn
型バイポーラトランジスタのコレクタ電極の一部として
用いる。これにより、コレクタ電極の表面積が低減され
、寄生容かが減少されると共に、誘起電荷層20を形成
することによりn型3i素子形成層11の厚さが実質的
に減少されるので、素子のスイッチング速度が向上され
る。又、この様なnpn型バイポーラトランジスタの特
性向上に加えて、考えられる装置で説明した如きn1型
埋込コレクタ領域をエピタキシャル成長工程により形成
する必要がないために製造工程の簡略化が可能である。
i支持層13との間に電位差■rを加えて蓄積層となる
誘起電荷層20を形成し、この誘起電荷層20をnpn
型バイポーラトランジスタのコレクタ電極の一部として
用いる。これにより、コレクタ電極の表面積が低減され
、寄生容かが減少されると共に、誘起電荷層20を形成
することによりn型3i素子形成層11の厚さが実質的
に減少されるので、素子のスイッチング速度が向上され
る。又、この様なnpn型バイポーラトランジスタの特
性向上に加えて、考えられる装置で説明した如きn1型
埋込コレクタ領域をエピタキシャル成長工程により形成
する必要がないために製造工程の簡略化が可能である。
次に、第1実施例の製造工程について第3図と共に説明
する。第3図(a)に示す如く、抵抗率2ΩcjIで1
.5μllのn型3i素子形成層11と、O11μIの
5iOz絶縁層12と、抵抗率0.1Ωαで500μl
厚のn型Si支持層13とが用いられる。次に、第3図
(b)に示す如く、U tg14を異方性エツチングに
より作成し5iOz絶縁層15を埋め込む。更に、第3
図(C)に示す如くコレクタ電極にコンタクトするn+
型型数散層16リンイオン打ち込みと熱拡散により形成
した後、p型ベース電極17をボロンイオン打ら込みと
熱拡散により形成し、n型エミッタ電極18をリンイオ
ン打ち込みと熱拡散により形成する。
する。第3図(a)に示す如く、抵抗率2ΩcjIで1
.5μllのn型3i素子形成層11と、O11μIの
5iOz絶縁層12と、抵抗率0.1Ωαで500μl
厚のn型Si支持層13とが用いられる。次に、第3図
(b)に示す如く、U tg14を異方性エツチングに
より作成し5iOz絶縁層15を埋め込む。更に、第3
図(C)に示す如くコレクタ電極にコンタクトするn+
型型数散層16リンイオン打ち込みと熱拡散により形成
した後、p型ベース電極17をボロンイオン打ら込みと
熱拡散により形成し、n型エミッタ電極18をリンイオ
ン打ち込みと熱拡散により形成する。
最少に、層間物質21を付着させた後コンタクト窓22
を形成しアルミ配線23を形成して第3図(d)に示す
半導体装置が完成する。
を形成しアルミ配線23を形成して第3図(d)に示す
半導体装置が完成する。
このnpn型バイポーラトランジスタを動作させる場合
は、n型Si支持層13に正の電圧をかけ、n型Si素
子形成FJ11に誘起電荷層20として蓄v4ffを形
成してコレクタ電極の一部として用いることにより寄生
容積の小さいコレクタ電極が得られる。又、この製造工
程ではエピタキシャル成長を行なっておらず、¥JR工
程が簡略化されている。
は、n型Si支持層13に正の電圧をかけ、n型Si素
子形成FJ11に誘起電荷層20として蓄v4ffを形
成してコレクタ電極の一部として用いることにより寄生
容積の小さいコレクタ電極が得られる。又、この製造工
程ではエピタキシャル成長を行なっておらず、¥JR工
程が簡略化されている。
第4図は、第1実施例の変形例を示す。同図中、第2図
と実質的に同じ部分には同一符号を付し、その説明は省
略する。本変形例では、n型Si素子形成層11のSi
O2絶縁層12との界面近傍に砒素(As)を拡散して
拡散層25が形成されている。
と実質的に同じ部分には同一符号を付し、その説明は省
略する。本変形例では、n型Si素子形成層11のSi
O2絶縁層12との界面近傍に砒素(As)を拡散して
拡散層25が形成されている。
次に、第1実施例の変形例の製造工程について第5図と
共に説明する。第5図(a)に示す如く、抵抗率2Ω1
で1.5μl厚のn型3i素子形成層11と、0.1μ
llのS!Oz絶縁層12と、抵抗率0.1Ωαで50
0μl厚のn型Si支持層13とが用いられる。ここで
、n/S!!3 i索子形成層11の5tO2絶縁層1
2との界面近傍にはAsを拡散することにより拡散層2
5が形成される。その侵の第5図(b)〜(d)に示す
工程は第3図(b)〜(d)に対応しているため、その
説明は省略する。
共に説明する。第5図(a)に示す如く、抵抗率2Ω1
で1.5μl厚のn型3i素子形成層11と、0.1μ
llのS!Oz絶縁層12と、抵抗率0.1Ωαで50
0μl厚のn型Si支持層13とが用いられる。ここで
、n/S!!3 i索子形成層11の5tO2絶縁層1
2との界面近傍にはAsを拡散することにより拡散層2
5が形成される。その侵の第5図(b)〜(d)に示す
工程は第3図(b)〜(d)に対応しているため、その
説明は省略する。
第6図は、本発明の第2実施例を示す。同図中、第2図
と実質的に同じ部分には同一符号を付し、その説明は省
略する。本実施例では、p型3i素子形成層11Pが用
いられ、p型ベース領IjX17が5i02絶縁層12
まで達している。又、p型3i素子形成N11Pとp型
Si支持層13との間に電位差Vrを加えて反転層とな
る誘起電荷層20を形成し、この誘起電荷層20をnp
n型バイポーラトランジスタのコレクタ電極の一部とし
て用いる。本実施例によっても第1実施例と同様な効果
が得られる。
と実質的に同じ部分には同一符号を付し、その説明は省
略する。本実施例では、p型3i素子形成層11Pが用
いられ、p型ベース領IjX17が5i02絶縁層12
まで達している。又、p型3i素子形成N11Pとp型
Si支持層13との間に電位差Vrを加えて反転層とな
る誘起電荷層20を形成し、この誘起電荷層20をnp
n型バイポーラトランジスタのコレクタ電極の一部とし
て用いる。本実施例によっても第1実施例と同様な効果
が得られる。
次に、第2実施例の製造工程について第7図と共に説明
する。第7図(a)に示す如く、抵抗率2Ωc謂で1.
5μm厚のp型Si素子形成層11Pと、0,1μ−の
5ty2絶縁層12と、抵抗率0.1Ωcmで500μ
m厚のp型3i支持層13とが用いられる。次に第7図
(b)に示す如く、U溝14を異方性エツチングにより
作成し5iOz絶経層15を埋め込む。更に、第7図(
C)に示す如く、コレクタ電極にコンタクトするn“拡
散層16をリンイオン打ち込みと熱拡散により形成した
後、n型エミッタ電極18をリンイオン打ち込みと熱拡
散により形成する。最後に、層間物質21を付着させた
後コンタクト窓22を形成しアルミ配線23を形成して
第7図(d)に示す半導体装置が完成する。
する。第7図(a)に示す如く、抵抗率2Ωc謂で1.
5μm厚のp型Si素子形成層11Pと、0,1μ−の
5ty2絶縁層12と、抵抗率0.1Ωcmで500μ
m厚のp型3i支持層13とが用いられる。次に第7図
(b)に示す如く、U溝14を異方性エツチングにより
作成し5iOz絶経層15を埋め込む。更に、第7図(
C)に示す如く、コレクタ電極にコンタクトするn“拡
散層16をリンイオン打ち込みと熱拡散により形成した
後、n型エミッタ電極18をリンイオン打ち込みと熱拡
散により形成する。最後に、層間物質21を付着させた
後コンタクト窓22を形成しアルミ配線23を形成して
第7図(d)に示す半導体装置が完成する。
このnpn型バイポーラトランジスタを動作させる場合
には、p型3i支持層13に正の電圧をかけ、n型素子
形成層11Pに誘起電荷層20として反転層を形成して
コレクタ電極の一部として用いることにより寄生8聞の
小さいコレクタ電極が得られる。
には、p型3i支持層13に正の電圧をかけ、n型素子
形成層11Pに誘起電荷層20として反転層を形成して
コレクタ電極の一部として用いることにより寄生8聞の
小さいコレクタ電極が得られる。
上記実施例によれば、素子形成層の絶縁層と界面近傍に
電荷を誘起する誘起電荷層を形成することにより実質的
に素子形成層を薄くすることができる。このため、バイ
ポーラトランジスタと共にMO8素了合同一素子形成層
に形成した場合、バイポーラトランジスタの増幅度及び
ベース・コレクタ間の耐圧を低下させることなくMO8
素子の高速動作を保証できる。
電荷を誘起する誘起電荷層を形成することにより実質的
に素子形成層を薄くすることができる。このため、バイ
ポーラトランジスタと共にMO8素了合同一素子形成層
に形成した場合、バイポーラトランジスタの増幅度及び
ベース・コレクタ間の耐圧を低下させることなくMO8
素子の高速動作を保証できる。
第8図は、第1実施例におけるエミッタ電流IE及びベ
ース電流Is対ベース電圧Va特性を示す。この測定結
果は、エミッタサイズが5μm×5μ−の場合にバイア
ス電圧vrを0■及び50Vに設定して得られた。■ε
(0)及びIF(50)は夫々バイアス電圧vrがO
V及び50Vの場合のエミッタ電流IEを示す。又、1
B(0)及びIs (50)は夫々バイアス電圧vr
がOv及び50Vの場合のベース電流Isを示す。
ース電流Is対ベース電圧Va特性を示す。この測定結
果は、エミッタサイズが5μm×5μ−の場合にバイア
ス電圧vrを0■及び50Vに設定して得られた。■ε
(0)及びIF(50)は夫々バイアス電圧vrがO
V及び50Vの場合のエミッタ電流IEを示す。又、1
B(0)及びIs (50)は夫々バイアス電圧vr
がOv及び50Vの場合のベース電流Isを示す。
第9図は、第2実施例におけるエミッタ電流Iε及びベ
ース電流Is対ベース電圧Ve特性を示す。この測定結
果は、エミッタサイズが5μ履×10μmの場合に得ら
れたものであり、IE(OV)、IE (50V)、I
E (100V)G;を夫々支持層電圧がOV、50V
、100Vの場合のエミッタ電流IEを示し、1B
(OV)、IB(50V)、Ia (100V)LL
夫々支持FfjT1圧がOV、50V、100V(7)
場合ノヘース電流Eaを示す。
ース電流Is対ベース電圧Ve特性を示す。この測定結
果は、エミッタサイズが5μ履×10μmの場合に得ら
れたものであり、IE(OV)、IE (50V)、I
E (100V)G;を夫々支持層電圧がOV、50V
、100Vの場合のエミッタ電流IEを示し、1B
(OV)、IB(50V)、Ia (100V)LL
夫々支持FfjT1圧がOV、50V、100V(7)
場合ノヘース電流Eaを示す。
第10図は、第2実施例における]レクタ電流Tc対コ
レクタ・エミッタ間電圧VCE特性を示す。同図(a)
は第9図と同じエミッタサイズでバイアス電圧vrが5
0Vに設定された場合の特性を示し、同図(b)はバイ
アス電圧■rがOVに設定された場合の特性を示す。
レクタ・エミッタ間電圧VCE特性を示す。同図(a)
は第9図と同じエミッタサイズでバイアス電圧vrが5
0Vに設定された場合の特性を示し、同図(b)はバイ
アス電圧■rがOVに設定された場合の特性を示す。
第8図〜第10図から明らかな如く、支持層と素子形成
層との間に電位差Vrを加えて誘起電荷層をバイポーラ
トランジスタのコレクタ電極の一部として用いても、バ
イポーラトランジスタとしての特性が保証されることが
確認された。
層との間に電位差Vrを加えて誘起電荷層をバイポーラ
トランジスタのコレクタ電極の一部として用いても、バ
イポーラトランジスタとしての特性が保証されることが
確認された。
第11図は、本発明の第3実施例を示す。同図中、第2
図と実質的に同じ部分には同一符号を付し、その説明は
省略する。本実施例では、n9型拡散F116が5fO
2絶縁膜15と接触していない。
図と実質的に同じ部分には同一符号を付し、その説明は
省略する。本実施例では、n9型拡散F116が5fO
2絶縁膜15と接触していない。
第12図は、本発明の第4実施例を示す。同図中、第6
図と実質的に同じ部分には同一符号を付し、その説明は
省略する。本実施例においても、n+型型数散層165
tOz絶縁1115と接触していない。
図と実質的に同じ部分には同一符号を付し、その説明は
省略する。本実施例においても、n+型型数散層165
tOz絶縁1115と接触していない。
第3及び第4実施例では、不純物濃度が高いn+型型数
散層16S!Oz絶縁膜15と接触していないので、5
iOz絶縁膜15の近傍に格子欠陥が発生することがな
い。又、誘起電荷層20と8!02絶縁膜15とが接触
する部分では格子欠陥は発生しないので、集積度に悪影
響を与えることもない。
散層16S!Oz絶縁膜15と接触していないので、5
iOz絶縁膜15の近傍に格子欠陥が発生することがな
い。又、誘起電荷層20と8!02絶縁膜15とが接触
する部分では格子欠陥は発生しないので、集積度に悪影
響を与えることもない。
なお、実施例ではnpn型バイポーラトランジスタを例
にとって説明したがp n p z;バイポーラトラン
ジスタにも本発明が適用できることは言うまでもない。
にとって説明したがp n p z;バイポーラトラン
ジスタにも本発明が適用できることは言うまでもない。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
本発明によれば、絶縁層と素子形成層との界面近傍に電
荷を誘起する誘起電荷層が形成されるように支持層と素
子形成層との間に電位差を加え、誘起電荷層をバイポー
ラトランジスタのコレクタ電極の一部として用いるので
、コレクタ電極の表面積を低減することにより寄生容量
を減少せしめると共に素子形成層の厚さを実質的に減少
せしめることができるので、素子のスイッチング速度を
向上させることができ、コレクタ領域をエピタキシャル
成長■稈により形成する必要がないために¥!J造工程
の簡略化が可能であり、実用的には極めて有用である。
荷を誘起する誘起電荷層が形成されるように支持層と素
子形成層との間に電位差を加え、誘起電荷層をバイポー
ラトランジスタのコレクタ電極の一部として用いるので
、コレクタ電極の表面積を低減することにより寄生容量
を減少せしめると共に素子形成層の厚さを実質的に減少
せしめることができるので、素子のスイッチング速度を
向上させることができ、コレクタ領域をエピタキシャル
成長■稈により形成する必要がないために¥!J造工程
の簡略化が可能であり、実用的には極めて有用である。
【図面の簡単な説明】
第1図は本発明の原理説明図、
第2図は本発明の第1、実施例を示す断面図、第3図は
本発明の第1実施例の製造工程図、第4図は本発明の第
1実施例の変形例を示す断面図、 第5図は本発明の第1実施例の変形例の製造工程図、 第6図は本発明の第2実施例を丞す断面図、第7図は本
発明の第2実施例の製造工程図、第8図は第1実施例の
エミッタ電流及びベース電流対ベース電圧特性図、 第9図は第2実施例のエミッタ電流及びベース電流対ベ
ース電圧特性図、 第10図は第2実施例のコレクタ電流対コレクタ・エミ
ッタ間電流特性図、 第11図は本発明の第3実施例を示す断面図、第12図
は本発明の第4実施例を示す断面図、第13図は絶縁層
上に形成された考えられるバイポーラトランジスタの一
例を示す断面図、第14図は考えられるラテラルバイポ
ーラi・ランジスタを示す断面図である。 第1図〜第12図において、 1は支持層、 2は絶縁層、 3は素子形成層、 4は誘起電荷層、 1コPはpz+s+素子形成層、 11はn型Si素子形成層、 12は5tOz絶縁層、 13はp型Si支持層、 14は素子分離用U溝、 15はS!02絶縁躾、 16はn+型型数散層 17はp型ベース領域、 18はn型エミッタ領域、 19は電源、 20は誘起゛電荷層、 21は居間物質、 22はコンタクト窓、 23はアルミ配線、 25は拡散層 を示す。 杢19川の訴朔口 第 図 碕刈の竿1夷)t−1[ホ、’tWE狛図第2図 第4図 第6図 第3図 #15図 第7図 〜−λt7EVs(V) 第9図 一’y−xt7EVs (V ) 第8図 啼噂を咽の偶13夷冷す−tホ↑向図 第11図 第12図
本発明の第1実施例の製造工程図、第4図は本発明の第
1実施例の変形例を示す断面図、 第5図は本発明の第1実施例の変形例の製造工程図、 第6図は本発明の第2実施例を丞す断面図、第7図は本
発明の第2実施例の製造工程図、第8図は第1実施例の
エミッタ電流及びベース電流対ベース電圧特性図、 第9図は第2実施例のエミッタ電流及びベース電流対ベ
ース電圧特性図、 第10図は第2実施例のコレクタ電流対コレクタ・エミ
ッタ間電流特性図、 第11図は本発明の第3実施例を示す断面図、第12図
は本発明の第4実施例を示す断面図、第13図は絶縁層
上に形成された考えられるバイポーラトランジスタの一
例を示す断面図、第14図は考えられるラテラルバイポ
ーラi・ランジスタを示す断面図である。 第1図〜第12図において、 1は支持層、 2は絶縁層、 3は素子形成層、 4は誘起電荷層、 1コPはpz+s+素子形成層、 11はn型Si素子形成層、 12は5tOz絶縁層、 13はp型Si支持層、 14は素子分離用U溝、 15はS!02絶縁躾、 16はn+型型数散層 17はp型ベース領域、 18はn型エミッタ領域、 19は電源、 20は誘起゛電荷層、 21は居間物質、 22はコンタクト窓、 23はアルミ配線、 25は拡散層 を示す。 杢19川の訴朔口 第 図 碕刈の竿1夷)t−1[ホ、’tWE狛図第2図 第4図 第6図 第3図 #15図 第7図 〜−λt7EVs(V) 第9図 一’y−xt7EVs (V ) 第8図 啼噂を咽の偶13夷冷す−tホ↑向図 第11図 第12図
Claims (1)
- 【特許請求の範囲】 導体又は半導体からなる支持層(1)と、該支持層上に
形成された絶縁層(2)と少なくともバイポーラトラン
ジスタが形成され半導体からなる素子形成層(3)とを
有する半導体装置において、該絶縁層(2)と該素子形
成層(3)との界面近傍に電荷を誘起する誘起電荷層(
4)が形成されるように該支持層(1)と該素子形成層
(3)との間に電位差(Vr)を加え、 該誘起電荷層を該バイポーラトランジスタのコレクタ電
極の一部として用いることを特徴とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25568687 | 1987-10-09 | ||
JP62-255686 | 1987-10-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02327A true JPH02327A (ja) | 1990-01-05 |
JPH0517703B2 JPH0517703B2 (ja) | 1993-03-09 |
Family
ID=17282216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63240283A Granted JPH02327A (ja) | 1987-10-09 | 1988-09-26 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5095351A (ja) |
EP (1) | EP0311419A3 (ja) |
JP (1) | JPH02327A (ja) |
KR (1) | KR920003319B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004207733A (ja) * | 2002-12-24 | 2004-07-22 | Internatl Business Mach Corp <Ibm> | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ |
US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0474564A1 (en) * | 1990-09-07 | 1992-03-11 | Fujitsu Limited | Lateral bipolar transistor having electrically induced emitter and collector regions |
EP0476308B1 (de) * | 1990-09-20 | 1997-03-12 | Siemens Aktiengesellschaft | Bipolartransistor für hohe Leistung im Mikrowellenlängenbereich |
US5621239A (en) * | 1990-11-05 | 1997-04-15 | Fujitsu Limited | SOI device having a buried layer of reduced resistivity |
JP2654268B2 (ja) * | 1991-05-13 | 1997-09-17 | 株式会社東芝 | 半導体装置の使用方法 |
DE4306655C2 (de) * | 1992-03-04 | 1997-04-30 | Toshiba Kawasaki Kk | Verfahren zum Herstellen eines planaren Induktionselements |
US5270265A (en) * | 1992-09-01 | 1993-12-14 | Harris Corporation | Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure |
SE515867C2 (sv) * | 1995-04-13 | 2001-10-22 | Ericsson Telefon Ab L M | Bipolär SOI-transistor |
US6043555A (en) * | 1995-04-13 | 2000-03-28 | Telefonaktiebolget Lm Ericsson | Bipolar silicon-on-insulator transistor with increased breakdown voltage |
JP2001085463A (ja) * | 1999-09-09 | 2001-03-30 | Rohm Co Ltd | 半導体チップおよびそれを用いた半導体装置 |
WO2004106891A2 (en) | 2003-05-22 | 2004-12-09 | University Of Hawaii | Ultrasensitive biochemical sensor |
US8420494B1 (en) * | 2004-03-18 | 2013-04-16 | University Of Hawaii | Distributed channel bipolar devices and architectures |
US20050205891A1 (en) * | 2004-03-18 | 2005-09-22 | Holm-Kennedy James W | Distributed channel bipolar devices and architectures |
EP1883955A2 (en) * | 2005-04-28 | 2008-02-06 | Nxp B.V. | Method of fabricating a bipolar transistor |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4910562A (en) * | 1982-04-26 | 1990-03-20 | International Business Machines Corporation | Field induced base transistor |
US4885623A (en) * | 1987-10-30 | 1989-12-05 | Holm Kennedy James W | Distributed channel-bipolar device |
-
1988
- 1988-09-26 JP JP63240283A patent/JPH02327A/ja active Granted
- 1988-10-07 EP EP88309367A patent/EP0311419A3/en not_active Withdrawn
- 1988-10-07 KR KR1019880013118A patent/KR920003319B1/ko not_active IP Right Cessation
- 1988-10-11 US US07/255,974 patent/US5095351A/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004207733A (ja) * | 2002-12-24 | 2004-07-22 | Internatl Business Mach Corp <Ibm> | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ |
JP4608205B2 (ja) * | 2002-12-24 | 2011-01-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ |
US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
Also Published As
Publication number | Publication date |
---|---|
JPH0517703B2 (ja) | 1993-03-09 |
EP0311419A2 (en) | 1989-04-12 |
KR920003319B1 (ko) | 1992-04-27 |
US5095351A (en) | 1992-03-10 |
KR890007433A (ko) | 1989-06-19 |
EP0311419A3 (en) | 1990-02-14 |
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