JPH02298073A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH02298073A
JPH02298073A JP11926889A JP11926889A JPH02298073A JP H02298073 A JPH02298073 A JP H02298073A JP 11926889 A JP11926889 A JP 11926889A JP 11926889 A JP11926889 A JP 11926889A JP H02298073 A JPH02298073 A JP H02298073A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor substrate
semiconductor
semiconductor device
junction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11926889A
Other languages
English (en)
Other versions
JP2752431B2 (ja
Inventor
Kazuhiro Tsuruta
和弘 鶴田
Mitsutaka Katada
満孝 堅田
Seiji Fujino
藤野 誠二
Masami Yamaoka
山岡 正美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Soken Inc
Original Assignee
Nippon Soken Inc
NipponDenso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Soken Inc, NipponDenso Co Ltd filed Critical Nippon Soken Inc
Priority to JP1119268A priority Critical patent/JP2752431B2/ja
Publication of JPH02298073A publication Critical patent/JPH02298073A/ja
Priority to US07/731,268 priority patent/US5164218A/en
Priority to US07/844,889 priority patent/US5313092A/en
Application granted granted Critical
Publication of JP2752431B2 publication Critical patent/JP2752431B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高耐圧および基板の大口径化を可能にする半
導体装置およびその製造方法に関するものである。
〔従来の技術〕
第4図に示すブレーナ型半導体装置において、そのPN
接合に逆方向電圧を印加すると、その平坦部より湾曲部
に電界集中が起こる。従って、湾曲部におけるアバラン
シェ降伏電圧の方が低くなるため、600■以上の高耐
圧を必要とする素子には、従来、メサ構造(第5図(a
)、 (b)参照)、あるいはガードリング構造(第6
図参照)といった耐圧構造が採用されている。
第5図に示すメサ構造は、素子側面を斜めに機械的研磨
あるいはエツチングし、PN接合面を平坦にするため、
上述のような局部的な電界集中が起こらず、高耐圧が得
られる。しかしながら、PN接合端部の電界という点を
考慮すれば、第5図(b)のように逆メサ構造の方が優
れている。すなわち、この第5図(1))に示すものに
よれば、PN接合端部の電界は弱められ、さらに高耐圧
が得られやすくなる。
従来、第5図(b)に示す逆メサ構造の場合において、
その素子側面を斜めに形成する工程は後工程であり、構
造上基板を厚くすれはメサエッチング量が増加すること
になる。従って、素子の集積度を高めるために、基板を
大口径化しようとする場合、基板を厚くする必要があり
、その結果、基板の大口径化を図ることが困難になると
いう問題がある。
一方、第6図に示すガードリング構造の場合、PN接合
端部は表面を酸化膜で保護されており、工程も簡単であ
るという利点がある。しかしながら、高耐圧を要求する
ほど、PN接合の湾曲部の電界緩和のためにガードリン
グの本数を増加する必要があり、空乏層を水平方向に長
く伸ばす必要が生じる。従って、それに要する面積が増
大し、素子寸法が大きくなるという問題がある。さらに
湾曲部を無くすことはできないため、耐圧は平坦接合よ
りも低くなってしまうという問題がある。
〔発明が解決しようとする課題〕
本発明は、上記種々の問題点に鑑みてなされたもので、
高耐圧を得るとともに、基板の大口径化を図ることが容
易な半導体装置およびその製造方法を提供することを目
的とする。
〔課題を解決するための手段] 上記目的を達成するために、請求項1による半導体装置
の発明においては、一方の面および他方の面を有し、こ
の他方の面側に所定濃度の半導体層を有して内部にPN
接合面を形成する第1半導体基板と、 この第1半導体基板の他方の面に接合され、前記第1半
導体基板の他方の面側に存在する半導体層の濃度よりも
高い濃度を有する第2半導体基板と、 前記第1半導体基板と前記第2半導体基板の接合により
前記半導体層と前記第2半導体基板の濃度差にて前記第
1半導体基板内に形成される形成接合層とを具備し、 前記第1半導体基板において、その周縁に沿って前記P
N接合面を貫通して所定の傾斜角面が形成され、 前記所定の傾斜側面は、前記PN接合面の周縁部分にお
いて、前記第1半導体基板の一方の面方向へ近づくにし
たがってその基板の厚さが薄くなるように傾斜づけられ
ていることを特徴とする。
さらに、上記構成に加えて、請求項3による半導体装置
の発明においては前記所定の傾斜側面を熱酸化膜からな
る絶縁物層によって被覆するという技術的手段を採用す
る。
また、請求項5による半導体装置の製造方法の発明にお
いては、鏡面研磨された第1半導体基板の鏡面側に開口
する所定の傾斜側面を有するメサ溝を配設する第1の工
程と、 鏡面研磨された第2半導体基板の鏡面と、前記第1半導
体基板の前記鏡面とを直接接合して接合基板を形成する
第2の工程と、 この接合基板に形成される前記第1半導体基板の前記メ
サ溝と前記第2半導体基板の前記鏡面とによって形成さ
れる空間の内面を絶縁物層によって被覆する第3の工程
と、 前記接合基板における前記第1の半導体基板において、
前記傾斜側面に周縁部を有するPN接合面を形成する第
4の工程と、 を含んで半導体装置を製造することを特徴とする。
〔作用および効果〕
請求項1による発明においては、第1半導体基板に形成
されるPN接合面は、所定の傾斜側面により、その周縁
部において湾曲した部分がなくなり平坦にされ、かつ逆
メサ構造を構成するため、高耐圧を得るとともに、小面
積の半導体装置が提供できるという優れた効果がある。
請求項3による発明においては、上記傾斜側面を熱酸化
膜からなる絶縁物層によって被覆するようにしているか
ら、前記PN接合面°の周縁部は熱酸化膜で保護される
ことになり、経時変化が少なく安定した高耐圧を得るこ
とができる半導体装置が提供できるという優れた効果が
ある。
請求項5による本発明においては、所定の半導体装置を
得るのに必要な半導体基板を、所定の傾斜側面を有する
メサ溝を第1の工程で配設させた第1半導体基板の鏡面
と、第2半導体基板の鏡面とを第2の工程で直接接合さ
せて接合基板を形成し、さらに第3の工程において、こ
のメサ溝と第2半導体基板の鏡面とによって構成される
空間内面を絶縁物層で被覆するようにして構成し、第4
の工程で絶縁物層で被覆された傾斜側面に周縁部をもつ
PN接合面を形成するようにして、半導体装置を製造し
ているから、本発明の製造方法によって得られる半導体
装置は耐圧を決定するPN接合面周縁部が絶縁物層で保
護された傾斜側面を持つ逆メサ型耐圧構造となり、経時
変化の少ない安定した高耐圧で、かつ小面積の半導体装
置が提供できるという優れた効果がある。また、高濃度
領域となる第2の半導体基板の厚みを増加させても、逆
メサ構造を形成するメサ溝の深さは変化しないので、基
板の大口径化が容易であるという優れた効果がある。
〔実施例〕
以下、本発明を図に示す実施例について説明する。
第1図は本発明の一実施例を示す半導体装置の製造工程
を示す断面図である。第2図に示すNPN型高耐圧バイ
ポーラトランジスタを例にとってその製造工程を説明す
る。
まず、第1図(a)のように高抵抗のN−型の第1半導
体基板1の鏡面1aに、機械研磨あるいは化学エツチン
グにより、傾斜側面3aを有し基板端部に開口するメサ
溝3を十字方向(第1図(a)では一方向のみ図示)に
形成する。この第1半導体基板1と低抵抗のN゛型の第
2°半導体基板2を充分洗浄し、表面の自然酸化膜を除
去する。例えば、H!SOs: HtOz−3: 1の
溶液にてこれらの基板表面に15Å以下の薄い酸化膜を
形成し、親水性を持たせ、純水にて洗浄する。次に、こ
れらの基板を乾燥窒素ブローあるいはスピン乾燥により
表面に吸着した水分量を制御し、2枚の基板の鏡面間±
la、2aを第1図さ)のように密着させる。
これにより、2枚の基板1,2は表面に形成されたシラ
ノール基板および表面に吸着した水分子の水素結合によ
り接着される。さらに接着面4に残っている過剰な水分
を除去するため、真空中にて乾燥させる。このとき、先
に形成したメサ溝3は接着面4の過剰水分の抜は道とし
ても働き、接着の均一性は向上する。また、このとき、
基板の密着を向上させるため、30g重/cd以上の荷
重を印加するようにしてもよい。この後、接着基板l。
2を例えば窒素、アルゴン等の不活性ガス雰囲気中で1
100°C以上、1時間以上の熱処理を施す。
それによって、接着面4において脱水縮合反応が起き、
シリコン(St)と酸素(0)の接合(S−O−3i)
ができ、さらに酸素が基板中に拡散し、シリコン同士の
結合(Si−3t)ができ、2枚の基板1.2は直接接
合され、完全に一体化する(この一体化した基板の符号
を新たに5とする)。ただし、メサ溝3は空洞となって
おり、形成接合層4aが第1半導体基板1の直接接合面
4近傍に形成されている。次に、第1図(C)のように
この一体化した基板5を、例えばドライ02.  ウェ
ッ)Ot、Hz、  02混合燃焼気体中等の酸化性雰
囲気中で900 ”C以上、1時間以上の熱処理を施し
、基板5内部のメサ溝3の傾斜側面3aを酸化する。こ
れにより、メサ溝3の傾斜側面3aは、酸化膜6により
保護されるが、さらに傾斜側面3aの保護を完全にする
ため、例えば減圧CVD法により表面を窒化膜、シリケ
ートガラス等の絶縁物で被覆するようにしてもよい。次
に、第1図(d)のように、後述する第1図(e)の工
程でP層を形成する側の基板表面1bをラップポリッシ
ュする。なお、このラップポリッシュにより、次の第1
図(e)において素子の耐圧を決定するPN接合面7が
メサ溝傾斜側面3aに達するように、かつメサ溝3が基
板表面1bに露出しない程度の厚さにする。さらに、第
1図(e)に示す次の工程ではこの基板5にPN接合面
7を形成する。第1図(e)では、ボロンなどのアクセ
プタ不純物を拡散する二七によりP層を形成している。
そして、所定領域にエミッタ領域を形成するためにマス
クを施し、リンなどのドナー不純物を拡散してN゛層を
形成し、さらに、素子表面の所定位置にアルミ配線を施
す(第1図(f)参照)、そして、第1図(9)に示す
ように、メサ溝3の位置でダイシングすることにより、
第2図に示すNPN型高耐圧バイポーラトランジスタを
製造している。
なお、上記実施例では、第1図(C)で示す1中耕側面
3aの酸化膜、および絶縁膜形成工程を第1図(d)の
ラッピング処理の前に行っているが、ラッピング後の素
子部形成時、すなわち第1図[e)に示す工程時に行う
ようにしてもよい。
上記一実施例にて製造された第2図に示すNPN型高耐
圧バイポーラトランジスタは、酸化膜6で保護された傾
斜側面3aを有する逆メサ構造である。第2図において
、ベースB1コレクタCのPN接合!j7は平坦であり
、かつ、逆メサ構造であるために傾斜側面3aによりP
N接合面7の端部の電界は弱められ、基板濃度に対応し
た理論的に予想される高耐圧化が可能である。また、第
5図(b)に示した従来の逆メサ構造において、前記の
ように傾斜側面を形成する工程が後工程、すなわち電掻
付けが完成し、ダイシングする工程時であるために、こ
の傾斜側面を酸化膜で被覆するために熱処理することが
できず、側面にPN接合端部が露出した状態になり、側
面保護対策にガラス等の保護膜に使用がされているもの
の、保護膜の密着性の問題から耐圧が不安定になりやす
いという問題があった。しかしながら、第2図に示す本
発明における半導体装置の第1実施例のものは、最終工
程ではなく素子形成の前に傾斜側面に保護膜を形成する
工程を設けることができるため、その保護膜を酸化膜に
て形成することができ、従って、吸湿等が原因となる表
面漏れ電流が少なく、経時変化も少ない安定した耐圧を
得ることができる。
さらに、PN接合面7に湾曲部がないため、従来のガー
ドリング構造のように水平方向に空乏層を広げて電界を
緩和する必要がなく、ベース・エミッタ領域以外に耐圧
を向上させるために要する構造の領域で不要であり、そ
のため素子の小面積化が可能である。例えば、1500
V耐圧の素子ではガードリング領域幅は約500μmと
なるが、本実施例ではエツチング領域が約200μmで
ある。なお、逆メサ構造のため、メサ溝端部が素子内部
に入り込み、面積が小さくなる部分が存在するが、オン
電流は主にエミッタ領域で流れるので、少なくともエミ
ッタ領域の外側にメサ溝端部があれば、電流供給能力の
低下はない。また、メサ溝の深さは耐圧を決めるN−コ
1/クタ層8の厚さだけで決定されるため、基板の大口
径化によって基板が厚くなっても、従来の逆メサ構造の
ようにメサ溝深さ、すなわちメサエッチング量が増加す
ることはない。
なお、上記一実施例としてNPN型バイポーラトランジ
スタの製造工程を示したが、導電型がP。
N逆でもよく、素子構造もダイオード、MOSトランジ
スタ、サイリスタ等にも本発明は実施できる。
次に、第3図に本発明によって製造された導電変調型M
O3FETの断面図を示す。
第3図において、PN接合面17に湾曲部が存在するが
、通常は隣り合う湾曲部との間隔を、オフ時の空乏層が
つながって平坦接合に近い耐圧が得られる距離にすると
同時に、第3図を見てもわかるように、素子周辺部のP
N接合の端部に湾曲部を持っていないので、第1図に示
すNPN型高耐圧バイポーラI−ランジスタと同様に高
耐圧が実現できる。
なお、上述の第2図、第3図に示した半導体装置におい
て、所定の傾斜側面を有するメサ溝はV字溝によって構
成されているが、これは第1半導体基板の一方の面(第
2図、第3図では上側)に形成されるPN接合の周縁部
において、第1半導体基板によって低濃度層から前記一
方の面のPN接合を介しである高濃度層へ向かうに従っ
て、半導体装置の厚みが薄くなるように傾斜づけられて
いるものなら何でもよく、例えば所定の曲率半径をもつ
(中耕であってもよい。
また、逆メサ構造においてPN接合面の周縁部における
電界緩和は前述の如く、第5図(b)においてベース、
コレクタ間に対応するPN−接合部の電界がもっとも高
くなるものの、その周縁部である傾斜側面部については
コレクタからベースに向かって半導体装置の横方向断面
積が増大しているため、半導体装置内部のPN−接合部
より電界集中が起こりにくくなり、その結果、必然的に
電界が緩和されるのである。しかしながら、コレクタ側
の断面積が小さくなることによって高抵抗コレクタと低
抵抗コレクタとの界面、すなわちN−−N゛界面電界が
集中する。従って、逆メサの角度によっては半導体装置
内部より先にN−−N”界面においてブレークダウンし
てしまうことになる。
そこで本発明者らは、降伏電圧の傾斜側面角度依存性に
ついて考慮するために、第7図に示すA。
B、Cの各部位の電界強度をシミュレーションによって
計算した。そのシミュレーション結果を第8図に示す。
第8図において、曲線A、B、Cは各々部位A、B、C
における降伏電圧の角度依存特性である。部位Aは半導
体装置内部におけるPN−接合部であり、部位Aでの降
伏電圧の角度依存特性は第8図曲線Aに示すように、逆
メサ角度θによらず一定の値をとる。これに対して、P
N−接合端部の部位Bでは、第8図曲線Bに示すように
逆メサ角度が一側(つまりメサ構造)においては部位A
より電界が高くなり、この部分が部位Aより先にブレー
クダウンすることを示している。
また、逆メサ角度が+側においては角度が増す程、電界
が小さくなる。さらに、部位Cについては逆メサ角度が
+側において大きくなる程電界が増大し、逆メサ角度が
45deg以上になると部位Aより高(なり、部位Aよ
り先にブレークダウンすることを示している。従って、
最適な逆メサ角度は、0〜45degである。
逆メサ角度をO〜45degとすることで、第7図にお
いて部位Bおよび部位Cが部位Aより先にブレークダウ
ンすることが、N−15の不純物濃度、厚さを特別に調
整しなくても阻止することができる。
【図面の簡単な説明】
第1図は本発明における製造方法の一実施例を示す各製
造工程の工程図、第2図は第1図に示す工程によって製
造されるNPN型高耐圧バイポーラトランジスタの断面
図、第3図は本発明における半導体装置の第2実施例を
示す導電変調型MO3FETの断面図、第4図はプレー
ナ型半導体装1の断面構造図、第5図(at (b)は
従来のメサ型半導体装置の断面図、第6図はガードリン
グ型半導体装置の断面図第7図はシミュレーション部位
を示す逆メサ型半導体装置の断面図、第8図はシミュレ
ーションによる電界強度の角度依存特性図である。 1・・・第1半導体基板12・・・第2半導体基板、1
a、2a・・・鏡面、3・・・メサ溝、3a・・・傾斜
側面。 4・・・直接接合面、4a・・・形成接合層、5・・・
接合基板、6・・・酸化膜、7・・・PN接合面、8・
・・高抵抗コレクタ層、13a・・・傾斜側面、14・
・・直接接合面。 14a・・・形成接合層、16・・・酸化膜、17・・
・PN接合面。 代理人弁理士  岡 部   隆 (ほか1名) 第1図 第4図 (a)             (b)第5図 第6図

Claims (7)

    【特許請求の範囲】
  1. (1)一方の面および他方の面を有し、この他方の面側
    に所定濃度の半導体層を有して内部にPN接合面を形成
    する第1半導体基板と、 この第1半導体基板の他方の面に接合され、前記第1半
    導体基板の他方の面側に存在する半導体層の濃度よりも
    高い濃度を有する第2半導体基板と、 前記第1半導体基板と前記第2半導体基板の接合により
    前記半導体層と前記第2半導体基板の濃度差にて前記第
    1半導体基板内に形成される形成接合層とを具備し、 前記第1半導体基板において、その周縁に沿って前記P
    N接合面を貫通して所定の傾斜角面が形成され、 前記所定の傾斜側面は、前記PN接合面の周縁部分にお
    いて、前記第1半導体基板の一方の面方向へ近づくにし
    たがってその基板の厚さが薄くなるように傾斜づけられ
    ていることを特徴とする半導体装置。
  2. (2)前記所定の傾斜側面が絶縁物層によって被覆され
    ていることを特徴とする請求項1記載の半導体装置。
  3. (3)前記傾斜側面を被覆する絶縁物層が熱酸化膜であ
    ることを特徴とする請求項2記載の半導体装置。
  4. (4)前記傾斜側面を被覆する絶縁物層が熱酸化膜およ
    びその他の絶縁物との多層膜であることを特徴とする請
    求項2記載の半導体装置。
  5. (5)鏡面研磨された第1半導体基板の鏡面側に開口す
    る所定の傾斜側面を有するメサ溝を配設する第1の工程
    と、 鏡面研磨された第2半導体基板の鏡面と、前記第1半導
    体基板の前記鏡面とを直接接合して接合基板を形成する
    第2の工程と、 この接合基板に形成される前記第1半導体基板の前記メ
    サ溝と前記第2半導体基板の前記鏡面とによって形成さ
    れる空間の内面を絶縁物層によって被覆する第3の工程
    と、 前記接合基板における前記第1の半導体基板において、
    前記傾斜側面に周縁部を有するPN接合面を形成する第
    4の工程と、 を含んで半導体装置を製造することを特徴とする半導体
    装置の製造方法。
  6. (6)前記第3の工程は、前記接合基板を熱処理するこ
    とによって前記接合基板に形成される空間の内面を熱酸
    化膜で被覆する工程であることを特徴とする請求項5記
    載の半導体装置の製造方法。
  7. (7)前記第4の工程の後に、前記メサ溝に沿って前記
    接合基板をダイシングしてチップに分割分離する第5の
    工程を有することを特徴とする請求項5または6に記載
    の半導体装置の製造方法。
JP1119268A 1989-05-12 1989-05-12 半導体装置の製造方法 Expired - Fee Related JP2752431B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP1119268A JP2752431B2 (ja) 1989-05-12 1989-05-12 半導体装置の製造方法
US07/731,268 US5164218A (en) 1989-05-12 1991-07-17 Semiconductor device and a method for producing the same
US07/844,889 US5313092A (en) 1989-05-12 1992-03-03 Semiconductor power device having walls of an inverted mesa shape to improve power handling capability

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1119268A JP2752431B2 (ja) 1989-05-12 1989-05-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH02298073A true JPH02298073A (ja) 1990-12-10
JP2752431B2 JP2752431B2 (ja) 1998-05-18

Family

ID=14757148

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1119268A Expired - Fee Related JP2752431B2 (ja) 1989-05-12 1989-05-12 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2752431B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117176A (ja) * 1997-06-24 1999-01-22 Hitachi Ltd 炭化けい素半導体装置
US6190947B1 (en) * 1997-09-15 2001-02-20 Zowie Technology Corporation Silicon semiconductor rectifier chips and manufacturing method thereof
JP2007208075A (ja) * 2006-02-02 2007-08-16 Fuji Electric Holdings Co Ltd 半導体装置
JP2008541480A (ja) * 2005-05-18 2008-11-20 クリー インコーポレイテッド 双方向遮断能力を有する高電圧炭化ケイ素mosバイポーラデバイスおよびその製造方法
WO2009139417A1 (ja) * 2008-05-13 2009-11-19 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
JP2012004174A (ja) * 2010-06-14 2012-01-05 Fuji Electric Co Ltd 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法
JP2014116381A (ja) * 2012-12-07 2014-06-26 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合バイポーラトランジスタ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51112179A (en) * 1975-03-05 1976-10-04 Hitachi Ltd Processing method of the semiconductor
JPS6450571A (en) * 1987-08-21 1989-02-27 Komatsu Mfg Co Ltd Manufacture of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51112179A (en) * 1975-03-05 1976-10-04 Hitachi Ltd Processing method of the semiconductor
JPS6450571A (en) * 1987-08-21 1989-02-27 Komatsu Mfg Co Ltd Manufacture of semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117176A (ja) * 1997-06-24 1999-01-22 Hitachi Ltd 炭化けい素半導体装置
US6190947B1 (en) * 1997-09-15 2001-02-20 Zowie Technology Corporation Silicon semiconductor rectifier chips and manufacturing method thereof
JP2008541480A (ja) * 2005-05-18 2008-11-20 クリー インコーポレイテッド 双方向遮断能力を有する高電圧炭化ケイ素mosバイポーラデバイスおよびその製造方法
JP2007208075A (ja) * 2006-02-02 2007-08-16 Fuji Electric Holdings Co Ltd 半導体装置
WO2009139417A1 (ja) * 2008-05-13 2009-11-19 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
US8507327B2 (en) 2008-05-13 2013-08-13 Fuji Electric Co., Ltd. Semiconductor device manufacturing method thereof
JP2012004174A (ja) * 2010-06-14 2012-01-05 Fuji Electric Co Ltd 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法
JP2014116381A (ja) * 2012-12-07 2014-06-26 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合バイポーラトランジスタ

Also Published As

Publication number Publication date
JP2752431B2 (ja) 1998-05-18

Similar Documents

Publication Publication Date Title
KR0161356B1 (ko) 반도체 장치의 제조방법
JP2995723B2 (ja) ウェーハ・ボンディングを利用した縦型電流半導体デバイスおよびその製作方法
US3197681A (en) Semiconductor devices with heavily doped region to prevent surface inversion
JPS6220698B2 (ja)
US5677562A (en) Planar P-N junction semiconductor structure with multilayer passivation
JPS61214555A (ja) 半導体装置
WO1995004375A1 (fr) Dispositf a semi-conducteurs et sa fabrication
JPH03165577A (ja) 半導体デバイスとその製造方法
WO2004032244A1 (ja) 半導体装置、半導体装置の製造方法
JPH02298073A (ja) 半導体装置の製造方法
JP2685244B2 (ja) 半導体装置の製造方法
KR100505561B1 (ko) 고내압 트랜지스터 제조방법
JPS6354212B2 (ja)
JPH04256370A (ja) 半導体装置
JP3049703B2 (ja) プレーナ型半導体素子およびその製造方法
JP4813641B2 (ja) Pnダイオード
JP3938261B2 (ja) 半導体抵抗素子及びその製造方法
JP3390287B2 (ja) 半導体装置およびその製造方法
JPH1027915A (ja) 半導体装置の製造方法
JP2001015584A (ja) 高耐圧半導体装置及びその製造方法
JPS59217359A (ja) 高耐圧プレ−ナ型半導体装置
JPS63117465A (ja) Mos型トランジスタ
KR940010314A (ko) 반도체장치 및 그의 제조방법
KR880006769A (ko) 집적회로소자 및 그 제조방법
JPS61288467A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees