JPS61214555A - 半導体装置 - Google Patents

半導体装置

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JPS61214555A
JPS61214555A JP60054554A JP5455485A JPS61214555A JP S61214555 A JPS61214555 A JP S61214555A JP 60054554 A JP60054554 A JP 60054554A JP 5455485 A JP5455485 A JP 5455485A JP S61214555 A JPS61214555 A JP S61214555A
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psg
resistance
high resistance
semiconductor device
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Shuji Ikeda
修二 池田
Satoshi Meguro
目黒　怜
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に多結晶シリコンで抵抗
を構成してなる半導体装置に関するものである。
〔背景技術〕
多結晶シリコンで形成した高抵抗を有する半導体装置、
例えばメモリセルの負荷抵抗としてこの種の高抵抗を用
いるＳＲＡＭ（スタチック型ＲＡＭ）では、この高抵抗
上に直接ゲッタリング機能を有する層間絶縁膜としての
ＰＳＧ　（リンシリケートガラス）膜を形成することが
好ましくないため、表面を軽く熱酸化したシリコン酸化
膜（ＳｉＯりを高抵抗の表面に薄く形成している。すな
わち、この高抵抗は導電層として構成した多結晶シリコ
ン層のイントリンシックの部分を抵抗として利用してい
るため、この上にＰＳＧ膜を直接形成するとＰＳＧ膜中
のリンが前記イントリンシック部内に拡散し、高抵抗の
抵抗値を低下させ或いはこれを不安定なものにしてしま
う。前記シリコン酸化膜はこの拡散を防止するための遮
蔽膜として構成される。
しかしながら、このような構成を用いても、前記抵抗の
表面に前記シリコン酸化膜を熱酸化形成する際には約９
００度の高温に加熱する必要があるため、多結晶シリコ
ンの高抵抗以外の部分に導電性を持たせるために導入し
た不純物（リン等）がこの熱処理時にイントリンシック
部にオートドープされ、前述と同様に高抵抗の抵抗値の
不安定化を生ずることになる。
また、前述したような薄いシリコン酸化膜とＰＳＧ膜の
層間絶縁膜では平坦性が悪く、その上に形成する配線用
のアルミニウム膜のカバレンジ性が悪くなるという問題
もある。
〔発明の目的〕
本発明の目的は、多結晶シリコンで形成した抵抗の抵抗
値の変動を防止してその安定化を図り、これにより半導
体装置の特性の向上を図ることのできる半導体装置を提
供することにある。
また、本発明の他の目的は層間絶縁膜の平坦化を図り、
アルミニウム配線のカバレッジ性を向上することのでき
る半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、多結晶シリコンで抵抗を構成する半導体装置
の層間絶縁膜として、ＣＶＤ法により形成したシリコン
酸化膜と、ゲッタリング機能を有する膜との２層膜を用
いることにより、多結晶シリコンの抵抗中への不純物の
導入を防止でき、これにより抵抗の安定化を図って半導
体装置の特性を向上することができる。
〔実施例〕
第１図は本発明をＳＲＡＭに適用した実施例を示し、特
にそのメモリセルの断面構造を概略図示するものである
０図において、１はＮ型ＭＯ３ＦＥＴ、２はその負荷抵
抗としての高抵抗であり、これらと図外のＭＯＳＦＥＴ
や高抵抗とで公知のスタチック型メモリセルを構成して
いる。
すなわち、Ｐ型シリコン基ｉｉｏの主面を選択酸化して
ＳｉＯ□からなるフィールド絶縁膜１１とゲート絶縁膜
１２を形成し、ゲート絶縁膜１２上には第１多結晶シリ
コン層の一部でゲート１３を形成している。また、この
ゲート１３を利用した自己整合法により、前記シリコン
基板１０の主面にＮ型不純物を導入してＮ型ソース・ド
レイン領域１４を形成し、これらゲート１゛３とソース
・ドレイン領域１４とで前記ＭＯ３ＦＥＴＩを構成して
いる。そして、ゲート１３表面を酸化した上で前記ドレ
イン領域１４上の絶縁膜にコンタクトホール１５を開設
し、その上に第２多結晶シリコン層を全面に形成し、か
つこれを選択エツチングすることにより、導電層１６を
構成する。このとき、この導電層１６には導電性を持た
せるために不純物を導入するが、一部にはこれを導入し
ないでイントリンシック部１７を形成しておき、これを
前記高抵抗２として構成する。そして、その上に層間絶
縁膜１８を形成しかつ必要に応じてこの層間絶縁膜１８
にスルーホール１９を形成してアルミニウム配線２０を
形成することにより前記メモリセルを完成している。
前記高抵抗２の近傍部位の詳細を第２図に示す。
その一部に高抵抗２としてのイントリンシック部１７を
形成した導電層１６の上面には高温低圧ＣＶＤ法により
シリコン酸化膜２１を堆積し、その上にゲッタリング膜
としてのＰＳＧ膜２２を形成し、、更にその上にＳＯＧ
　（スピンオングラス）膜２３を塗布形成して３層構造
の前記層間絶縁膜　。
１８を構成している。前記高温低圧ＣＶＤシリコン酸化
膜２１は約６５０℃以上の温度ではあるがシリコンの熱
酸化温度よりも低い約７５０度の温度で圧力としては０
．１〜１０）ル（Ｔｏｒｒ）程度でシリコン酸化膜を堆
積形成でき、したがってこの堆積処理時に導電層１６の
他の部位に導入した不純物がイントリンシック部１７に
侵入すると言ういわゆるオートドープは防止される。ま
た、ＰＳＧ膜２２はプラズマＣＶＤ法等種々の堆積法に
よって形成でき、ＳＯＧ膜２３はスピン塗布法によって
形成できる。　　　　“ 以上の構成によれば、高抵抗２、つまり多結晶シリコン
からなる導電層１６のイントリンシック部１７の直接上
面には高温低圧ＣＶＤ法によるシリコン酸化膜２１を形
成しているので、従来の熱酸化法よりも低い温度での成
膜が可能とされ、この成膜時におけるイントリンシック
部１７への不純物のオートドープを防止することができ
る。また、このシリコン酸化膜２１を形成した上にＰＳ
Ｇ膜２２を形成しているので、ＰＳＧ膜２２によるゲッ
タリング効果（シリコン基板への汚染不純物の侵入防止
効果）が得られる一方でシリコン酸化膜２１の遮蔽作用
によってこのＰＳＧ膜２膜中２申ンが導電層１６、すな
わちイントリンシック部１７へ拡散することが防止され
る。この結果、イントリンシック部１７への不純物の導
入は確実に防止でき、その抵抗値つまり高抵抗２の抵抗
値の変動を防止して安定かつ良好な特性を得ることがで
きる。
一方、ＰＳＧ膜２膜上２上ＳＯＧ膜２３を塗布形成して
いるので、シリコン酸化膜２１及びＰＳＧ膜２２で生じ
た表面の凹凸をこのＳＯＧ膜２３によって平坦化でき、
その上のアルミニウム配線２０のカバレッジ性を向上す
ることができる。
〔効果〕
（１）多結晶シリコンにて形成した高抵抗上に形成する
層間絶縁膜に高温低圧ＣＶＤシリコン酸化膜を形成して
いるので、熱酸化法によるシリコン酸化膜の成膜に対し
て低温度での成膜が可能となり、これにより高抵抗への
不純物のオートドープを防止して高抵抗の抵抗値の変動
を防止することができる。
（２）ＰＳＧ等のゲッタリング膜の下側にシリコン酸化
膜を形成しているので、ＰＳＧ膜中に含まれるリン等の
不純物がこのシリコン酸化膜によって遮蔽されることに
なり、高抵抗への不純物の導入を防止して抵抗値の変動
を防止することができる。
（３）高抵抗の抵抗値の変動を確実に防止できるので、
半導体装置の安定化を図る等、特性を向上できる。
（４）高温低圧ＣＶＤにより形成したシリコン酸化膜は
熱酸化膜に比較してステップカバレッジが良い、また、
上層にＳＯＧ膜を塗布形成しているので、層間絶縁膜上
面の平坦化を図り、上層のアルミニウム配線等のカバレ
ッジ性を向上し、信顛性を向上できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、ゲッタリン
グ膜はＰＳＧｓ以外のＢＳＧ或いはその他の膜を用いて
もよい。また、平坦性が問題とならない場合には上層の
ＳＯＧ膜は省略してもよい。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置のＳＲＡ
Ｍのメモリセルに適用した場合について説明したが、そ
れに限定されるものではな′＜、抵抗を多結晶シリコン
層で形成する半導体装置であれば同様に適用できる。
【図面の簡単な説明】
第１図は本発明の一実施例の概略断面図、第２図はその
要部の拡大断面図である。

Claims (1)

  1. 【特許請求の範囲】 １、多結晶シリコンで構成した抵抗を有する半導体装置
    であって、前記多結晶シリコンの上に層間絶縁膜として
    ＣＶＤ法により形成したシリコン酸化膜と、ゲッタリン
    グ膜とを２層に重ねて形成したことを特徴とする半導体
    装置。 ２、ゲッタリング膜はＰＳＧ膜である特許請求の範囲第
    １項記載の半導体装置。 ３、ゲッタリング膜上にＳＯＧ膜を塗布形成してなる特
    許請求の範囲第１項または第２項記載の半導体装置。
JP60054554A 1985-03-20 1985-03-20 半導体装置 Pending JPS61214555A (ja)

Priority Applications (3)

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US06/841,777 US4828629A (en) 1985-03-20 1986-03-20 Process of fabricating silicon oxide and gettering films on polycrystalline silicon resistance element

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255700B1 (en) * 1994-03-18 2001-07-03 Seiko Instruments Inc. CMOS semiconductor device

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087956A (en) * 1985-10-25 1992-02-11 Hitachi, Ltd. Semiconductor memory device
US4984200A (en) * 1987-11-30 1991-01-08 Hitachi, Ltd. Semiconductor circuit device having a plurality of SRAM type memory cell arrangement
US5189508A (en) * 1988-03-30 1993-02-23 Nippon Steel Corporation Silicon wafer excelling in gettering ability and method for production thereof
JP2599495B2 (ja) * 1990-09-05 1997-04-09 シャープ株式会社 半導体装置の製造方法
EP0511780A1 (en) * 1991-04-30 1992-11-04 AT&T Corp. Method for fabricating a planar dielectric
JPH05206050A (ja) * 1991-07-01 1993-08-13 Sgs Thomson Microelectron Inc 酸化物スクリーンを使用したボロン注入ポリシリコン抵抗
US5241206A (en) * 1991-07-03 1993-08-31 Micron Technology, Inc. Self-aligned vertical intrinsic resistance
DE4304849C2 (de) * 1992-02-21 2000-01-27 Mitsubishi Electric Corp Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
JP3024409B2 (ja) * 1992-12-25 2000-03-21 日本電気株式会社 半導体装置の製造方法
JP2526476B2 (ja) * 1993-02-22 1996-08-21 日本電気株式会社 半導体装置の製造方法
US5736420A (en) * 1993-08-20 1998-04-07 National Semiconductor Corporation Process for fabricating read only memories, with programming step performed midway through the fabrication process
US5869388A (en) * 1994-12-15 1999-02-09 Stmicroelectronics, Inc. Method of gettering using doped SOG and a planarization technique
US5576238A (en) * 1995-06-15 1996-11-19 United Microelectronics Corporation Process for fabricating static random access memory having stacked transistors
JP2825074B2 (ja) * 1995-10-25 1998-11-18 日本電気株式会社 半導体装置の製造方法
US5699292A (en) * 1996-01-04 1997-12-16 Micron Technology, Inc. SRAM cell employing substantially vertically elongated pull-up resistors
US5751630A (en) * 1996-08-29 1998-05-12 Micron Technology, Inc. SRAM cell employing substantially vertically elongated pull-up resistors
US5808941A (en) * 1996-01-04 1998-09-15 Micron Technology, Inc. SRAM cell employing substantially vertically elongated pull-up resistors
US5861652A (en) * 1996-03-28 1999-01-19 Symbios, Inc. Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering
JP3412393B2 (ja) * 1996-04-19 2003-06-03 松下電器産業株式会社 半導体装置
US6188136B1 (en) * 1996-06-26 2001-02-13 Kabushiki Kaisha Toshiba Semiconductor device including a wiring layer having a non-doped or high resistivity polycrystal silicon portion
JPH11330385A (ja) * 1998-05-20 1999-11-30 Mitsumi Electric Co Ltd Ｃｍｏｓデバイス
CN114496733B (zh) * 2022-04-15 2022-07-29 济南晶正电子科技有限公司 一种高电阻率复合衬底、制备方法及电子元器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5253666A (en) * 1975-10-29 1977-04-30 Hitachi Ltd Method of preventing impurity diffusion from doped oxide
JPS57210660A (en) * 1981-06-19 1982-12-24 Seiko Epson Corp Static ram

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5922380B2 (ja) * 1975-12-03 1984-05-26 株式会社東芝 ハンドウタイソシノ セイゾウホウホウ
US4196232A (en) * 1975-12-18 1980-04-01 Rca Corporation Method of chemically vapor-depositing a low-stress glass layer
JPS5910581B2 (ja) * 1977-12-01 1984-03-09 富士通株式会社 半導体装置の製造方法
US4260425A (en) * 1979-04-04 1981-04-07 Tektronix, Inc. Phosphorus removal from surface regions of phosphosilicate glass microcircuit layers
KR890003903B1 (ko) * 1983-06-29 1989-10-10 가부시끼가이샤 히다찌세이사꾸쇼 패턴 형성 방법
US4620986A (en) * 1984-11-09 1986-11-04 Intel Corporation MOS rear end processing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5253666A (en) * 1975-10-29 1977-04-30 Hitachi Ltd Method of preventing impurity diffusion from doped oxide
JPS57210660A (en) * 1981-06-19 1982-12-24 Seiko Epson Corp Static ram

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255700B1 (en) * 1994-03-18 2001-07-03 Seiko Instruments Inc. CMOS semiconductor device

Also Published As

Publication number Publication date
KR930010087B1 (ko) 1993-10-14
US4828629A (en) 1989-05-09
KR860007740A (ko) 1986-10-17

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