JPH02292915A - 2モジュラス可変分周回路 - Google Patents

2モジュラス可変分周回路

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JPH02292915A
JPH02292915A JP1114518A JP11451889A JPH02292915A JP H02292915 A JPH02292915 A JP H02292915A JP 1114518 A JP1114518 A JP 1114518A JP 11451889 A JP11451889 A JP 11451889A JP H02292915 A JPH02292915 A JP H02292915A
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circuit
signal
frequency divider
divider circuit
output
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JP1114518A
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English (en)
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Kimimasa Maemura
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は、無線受信機のPLL (位相同期ループ)
周波数シンセサイザ等に使用する2モジュラス可変分周
回路に関するものである.(従来の技術) 比較的高い周波数,たとえばメガヘルツ(MHz)或い
はギガヘルツ(G}Iz )級の電波を受信するFM受
信機などの無線受信機では、離散的な(飛び飛びに設定
された)複数の周波数を個々に高い精度と安定度をもっ
て得るために周波数シンセサイザを使用している例が多
い.この周波数シンセサイザは、一般に、電圧制御発振
器(VCO)の発振周波数を2モジュラス可変分周回路
で分周し、その出力を更にプログラマブル分周回路によ
って分周してこの分周後の周波数が基準周波数と一致す
るようにvCOを制御する構成をとっており、プログラ
マブル分周回路の分周比を適宜選択することにより■C
Oより所望複数の周波数の各信号を随意に取出すことが
できる.2モジュラス可変分周回路は、制御信号によっ
てその分周比な2様に切替えることのできる分周回路で
あって比較的高速で動作し得るから、一般にVCOの高
い周波数(たとえば、数百MHz )に応動しにくい低
速のプログラマブル分周回路の前に配置して、vCOの
発振周波数を一旦分周してからプログラマブル分周回路
に供給する作用をする.第5図に、従来の典型的なPL
L周波数シンセサイザの構成の一例を示す.第5図にお
いて、(1)は入力信号の周波数を1/N分周およびl
/(N十K)分周できる2モジュラス可変分周回路、(
2)は分周比が可変数Mのプログラマブル分周回路、(
コ)は位相比較回路、(4)は基準信号発生器、(5)
は電圧制御発振器(VCO)である.また、foは電圧
制御発振器(5)の発振岡波数、f.は2モジュラス可
変分周回路(1)の出力周波数、f2はプログラマブル
分周回路(2)の出力周波数、f,は基準信号発生器(
4)の出力周波数である基準周波数,vcは位相比較器
(3)の出力電圧、MODは2モジュラス可変分周回路
(1)の分周比NとN+Kを切替える信号である.なお
、位相比較器(3)と電圧制御発振器(5)の間に通常
はループフィルタが設けられるが、この図では簡単化の
ため省略されている. 次にこのPLL周波数シンセサイザの動作を説明する。
電圧制御発振器(5)の発振周波数f。は、すなわちP
LL周波数シンセサイザの出力信号の周波数であるが、
2モジュラス可変分局回路(1)により、1/Nもしく
は1/(N◆κ)分周されてt1となり,更にプログラ
マブル分周回路(2)によりl/M分周されてf2とな
り位相比較回路(3)の一方の入力に与えられ2他方の
入力に供給された基準周波数t..と比較される.もし
. toが設定焉望周波数より低ければ,frよりf2
の周波数が低くなるため位相比較器(3)の出力電圧V
.が高くなり、その制御を受けて電圧制御発振器(5)
の出力周波数f0は高くなる.また逆にf0が設定希望
周波数より高ければf,よりf2の周波数が高くなるた
め位相比較器(3)の出力電圧vcが低くなって電圧制
御発振塁(5)の発振周波数10を低下させる.この様
な過程を経て、foが設定希望周波数になったところで
位相比較器(3)の出力電圧は安定化し、電圧制御発振
器(5)の発振周波数f。も安定することになる.次に
上記の2モジュラス可変分周回路(1)とプログラマブ
ル分周回路(2)の動作を説明する.先ず、前者の分周
比をNとNi1(すなわち.K=1の場合)として両分
周回路の役目を考える.第5図のPLL周波数シンセサ
イザでは、電圧制御発振器(5)の発振周波数である出
力周波数f。は基準周波数f,の整数倍となるが、いま
Lを整数として、foを次式 f.= f,X L               (
1)で表わすことができれば、f0をL分周すればf,
.と等しくなる.従って,このPLL周波数シンセサイ
ザではf0を任意の整数で分周できれば良いことになる
.そこで、2つの正の整数MlとM2(但しMl>M2
)およびN(分周比)により、Lな、L=MIXN+M
2          (2)で表わすことにする.(
2)式は L = (Ml−Ill2) x N + M2x (
 N+1)     (])と変、形できる.この(3
)式から、L分周することは、先ず分周比がNと( M
l−M2)の2個の分周器で分周し次にその分周比な(
N+1)とM2に切替えて引続き分周することと等価で
あることが判る。2モジュラス可変分周回路とプログラ
マブル分周回路は、上記2個の分周器としての役目を果
たすもので、実際にはプログラマブル分周回路が2モジ
ュラス可変分周回路の分周比をNにして(11−M2)
回計数(分周)を行い、続いて2モシュラス可変分周回
路の分周比を(N◆l)に切替えてM2回計数(分燗)
することで行なう.このときプログラマブル分周回路は
,2モジュラス可変分周回路の出力を(Ml−1i12
)回計数したときに即時に第5図のMOD信号を発して
2モジュラス可変分周回路の分周比を切替える。この様
に,上記2つの分周回路は入力周波数を任意の整数で分
周できるので、このPLL周波数シンセサイザによれば
基準周波数の任意整数倍の出力周波数を得ることが出来
る.次に、2モジュラス可変分周回路について説明する
.第6図に、分周比を16と17の間で切替え得る2モ
ジュラス可変分周回路の一例構成が示されている.この
図において、(11)は分周比が4と5の2モード分周
回路部、(l2)、(l3)はそれぞれ1/2分周回路
、(14)はOR[l8. (16)ハ出力ハッファ回
路、INは信号入力端子、MODは分周比切替え信号入
力端子,OUTは出力端子である.Nlは2モート分周
回路部(l1)の出力、N2.N3は1/2分周回路(
12)、(13)の各出力、N4はOR回路(14)の
出力、Tは各分周回路のクロック入力端子、Qは各分周
回路の出力端子、MDは2モート分周回路部(l1)の
分周比設定信号入力端子である。
この回路の動作を説明すると、2モード分周回路部(1
1)はその入力端子MDへ供給される分周比設定信号で
ある信号N4か”Low”の場合は1/5分周動作を、
”旧gh”の場合は174分周動作を行なう.すなわち
、OR回路14への入出力について見れば、MODが”
Low″でN2とN3が共に”Lowの場合のみN4は
”Low”となり、2モート分周回路部(11)は1/
5分周を行なう。従って2モジュラス可変分周回路とし
ては1/(5+4x3)すなわち1ノ17分周を行なう
。また、MODが1旧gh″の場合は、OR回路(14
)の出力N4は常に”旧gh″となるため2モード分周
回路部(11)は常に1/4分周を行ない、2モジュラ
ス可変分周回路全体としては1/ ( 4 x 4 )
すなわち1/16分周を行なう.上記の動作を第7図の
波形図を参照して説明する.第7図は、各分周回路(1
1)、(l2)、(13)を入力信号が01gh′″に
変化したとき出力が変化するマスタースレーブ・フリッ
プフロツブで構成した場合の、2モジュラス可変分周回
路(第6図)の出力信号と各部分回路の出力信号との時
間的関係を示している.この図において、波形INは入
力信号、Nl〜N3は各部分回路(1l)、(12)、
(13)の出力信号で、なおN3は2モジュラス可変分
周回路の出力信号OUTと同一である,N4はOR回路
(l4)の出力信号である.また時間TIはOUTか”
旧gピから”Low”になった時点から部分回路(12
)、(13)の出力信号N2、N3が共に”Low”に
なるまでの時間で、時間T2はOUTが“しow”から
”旧gh”になった時点から部分回路(12)、(l3
)の出力信号N2、N3か共に”Low”になるまでの
時間である.さて,MODが”旧gh″のときには、N
4は常に”旧gh″であるため2モジュラス可変分周回
路はl/16分周を行なう.このとき、出力信号OUT
はその”旧gh″と″Low”の時間が共に入力信号I
Nの8周期となる.また、MODが″Low”のときに
は、2モジュラス可変分周回路は1717分周を行なう
ことになるが、N4が″LO胃”になるのは出力信号O
UTが”Low″の間であるためOU.Tが”旧gh″
の時間は入力信号INの8周期となり、′″Low”の
時間は入力信号INの9周期となる.2モジュラス可変
分周回路か1/16分周を行なうかl717分周を行な
うかは、出力N2、N3か共に”Low”であるときに
OR回路(l4)に入力されるMOD信号が”Ilig
h”か”Low’かで決定される.このMOD信号で2
モジュラス可変分周回路の分周比l6、l7を切替える
には、出力信号N2、N3か共に″Low″になる前に
MOD信号が入力される必要がある,MOD信号はプロ
グラマブル分周回路から与えられるが、プログラマブル
分周回路は2モジュラス可変分周回路の出力信号OUT
を計数した後MOD信号を切替える。そのためには、プ
ログラマブル分周回路が、出力信号OUTの”旧gh″
から”Low’″への変化を検出する場合にはMOD信
号の切替えを時間TI内に行なう必要かあり、一方OU
Tの′″Low”から”tligh”ヘの変化を検出す
る場合には切替えを時間T2の間に行なわねばならない
. (発明か解決しようとする課題) 従来の2モジュラス可変分周回路は第6図について上記
したように構成されているので、プログラマブル分周回
路が入力信号の0旧gh”から”Lowへの変化を検出
する場合と”Low”から”旧gh”への変化を検出す
る場合とでは、MOD信号の切替えを行なうのに許され
る時間、いわば切替え準備時間、TIとT2がたとえば
2倍以上というように大幅に異なる.2モジュラス可変
分周回路の動作周波数が高くなると、この切替え準備も
当然短くなるので、高周波帯で使用する際にはこの時間
が重要になって来る.たとえば,第6図に示す2モジェ
ラス可変分周回路と、”High”から′″Low”へ
の変化を検出するプログラマブル分周回路とを組合せ使
用すると、そのプログラマブル分周回路がMOD@号の
切替えに許される時間はTIとなり短い方になる.従っ
て、2モジュラス可変分周回路と高速でMOD信号の切
替えを行ない得ない上記形式のプログラマブル分周回路
を組合せ使用してPLL周波数シンセサイザを構成する
と,T1時間内にMOD信号の切替えが確実に行なわれ
ず、2モジュラス可変分周回路の分周比が正しく設定さ
れず、そのため分周出力周波数が希望値からずれるとい
う問題があった. (発明の目的) この発明は、上記の問題点を解消するためになされたも
ので、プログラマブル分周回路が、入力信号の”Low
”から”tligh”への変化を検出する場合でも,″
旧gh”から”Low”への変化を検出する場合でも十
分にMOD信号の切替え準備時間を確保することのでき
る2モジュラス可変分周回路を提供する,ことである. (課題を解決するための手段) この発明の2モジュラス可変分周回路は、その出力信号
を外部からの信号によって反転させることのできる回路
を出力部に付設し、或いは2モジュラス可変分周回路の
最終段のフリップフロップから2モード分周回路部への
帰還信号を外部からの信号によって反転させることので
きる回路をその帰還路中に付設して構成されている.(
作   用) 2モジュラス可変分周回路の出力部に付設された信号反
転回路、または2モジュラス可変分周回路の最終段フリ
ップフロップから2モード分周回路部への帰還路中に付
設された信号反転回路は、上記2モジュラス可変分周回
路の出力または最終段フリップフロップからの帰還信号
を外部信号に応じて随意に反転させ、それによって2モ
ジュラス可変分周回路の出力の”Low”から”旧gh
”への変化またはその逆の変化の発生時点からMOD信
号の切替えが要求されるまでの時間を、外部から供給さ
れる信号によって変化させることができる.従って、長
短2様のMOD信号切替え準備時間をプログラマブル分
周回路の動作特性に応じて任意に選択することが可能と
なる. (発明の第1の実施例) 第1図にこの発明による2モジュラス可変分周回路(1
0)の一実施例を示す.この実施例は,分周比が16と
17(1/16分周と1/17分周)の場合の構成例で
ある.図において、(l1)は分周比が4と5の2モー
ド分周回路部, (12)と(13)はそれぞれl/2
分周回路. (14)はOR回路で分周回路(l2)、
(l3)の出力の少なくとも一つのモニタとして1動く
.(l5)は信号反転回路、(16)は出力バッファ回
路てある.信号反転回路(l5)は、AND回路(2l
)、NOR回路(22)およびOR回路(23)て構成
されている,INは信号入力端子、MODは分周比切替
え信号(MOD信号)入力端子、OUTは出力端子、T
は各分周回路のクロツク入力端子、Qは各分周回路の出
力端子、MDは2モード分周回路部の分周比設定信号の
入力端子である。また、SELは出力信号反転用の入力
信号、N1は2モード分周回路部の出力、N2、N3は
1/2分周回路(l2)、(l3)の各出力、N4はO
R回路(14)の出力で2モード分周回路部(l1)の
分周比設定信号となる、N5は信号反転回路(15)の
出力である。
この分周回路(lO)の動作は、MOD信号が″Low
″て出力N2.N3か共に”Low”のとき2モード分
周回路部(11)が175分岡器として働いて、分周回
路全体として1/17分周を行ない、またMOD信号か
”旧gh”のときは常にN4が”旧gh”となって2モ
ート分周回路部が1/4分周器として働き、全体として
は1/16分周を行なう。この動作は第6図に示す従来
の2モジュラス可変分周回路と同一である.しかし,こ
の回路には信号反転回路(l5)が出力部に付設されて
いるため、それに対する入力SEL信号が”}Iigh
”#’ ”Low″′かによって同回路(l5)の出力
N5が、従って端子OUTの信号が異なる.すなわち、
回路(l5)の出力N5は、SEL信号が”旧gh″′
であればAND回路(−21)とOR回路(23)を介
して現われるN3そのものであり、SEL信号が”Lo
w”であればNOR回路(22)とOR回路(23)を
介して現われるN3の反転信号となる.更に各部分回路
の出力波形を示す第2図を参照して動作を説明する.第
2図において、Nlは2モード分周回路部の出力、N2
.N3は1/2分周回路(l2)、(l3)の各出力、
N4はMOD信号が”Low”の場合のOR回路(l4
)の出力,OUTはこの2モジュラス可変分周回路の出
力信号.OUTBはOUTの反転信号である.すなわち
、OUTはSEL信号が”旧gh″の場合の2モジュラ
ス可変分周回路の出力信号であり、OUTBはSEL信
号が”Low”の場合の出力信号である.また,斜線を
施した方形枠TMODは出力N4が”Low”となる時
間で,2モジュラス可変分周回路が、MOD信号が1旧
gh’″であるか’Low”であるかを認識しその結果
に応じて分周比を設定するに要する時間を表わしている
,TIはOUTの”旧gh”から”Lowへの変化から
TMODまでの時間で、T2はOUTの”Low″′か
ら”旧gh″ヘの変化からTMODまでの時間である.
OUTBとの関係で見ればTIは″Low″から”旧g
h”への変化から、またT2は1旧gh”から”Low
″への変化から、それぞれTMODまでの時間となる. この2モジュラス可変分周回路を周波数シンセサイザに
用いた場合、この分周回路と組合せられるプログラマブ
ル分周回路か2モジュラス可変分周回路の出力の”Lo
w”から”旧gh”への変化を検出して応動する形式の
ものである場合には、SEL信号を”旧gh″にセット
すれば2モジュラス可変分周回路の出力信号はOUTと
なるので、プログラマブル分周回路はMOD信号の切替
えを時間T2の間に行なえば良い.また、プログラマブ
ル分周回路が2モジュラス可変分周回路の出力の”旧g
hl″から”Low”への変化を検出して応動する形式
のものであれば、SEL信号が”旧ghl″のとき、M
OD信号の切替えを行なうのに許される時間はT1とな
りT2に比べて可成り短くなる.この様な場合には、S
EL信号を”Low’″にセッ卜する.そうすれば,2
モジュラス可変分周回路の出力信号はOUTBとなるの
で、上記切替えに許される時間はT2となってT1に比
べ相当長くなり、従ってプログラマブル分周回路に高速
のMOD切替え特性は要求されなくなる. なお,第1図の回路では出力信号OUTとOUTBを選
択的に得るために信号反転回路(15)を用いているが
、2モジュラス可変分周回路の最終段フリップフロップ
か正および反転信号端子を有し両信号OUT.OUTB
を個別に出力する形式のものであれば、信号反転回路を
使用する代りに、SEL信号で選択的に設定できる切替
スイッチ回路をこの正および反転信号端子と出力端子O
UT間に挿入して,SEL信号の”旧gh”、”Low
”に応じて信号OUTとOUTBの何れか一方を選択的
に取出すようにすることもできる. SEL信号は、使用するプログラマブル分周回路の特性
によって、すなわちプログラマブル分周回路が2モジュ
ラス可変分周回路の出力の”旧gh”から”Low″へ
の変化とその逆の変化の何れを検出して応動するかによ
って、そのレベルが”旧gh″か”Low”か決まるの
で、一旦使用プログラマツル分周回路か指定されれば”
Iligh″′か″Low”の何れかに固定される,S
EL信号としては、たとえば“旧gh’″用として電源
電圧またはその一部を. ”Low用として接地電位を
使用することができる。
(発明の第2の実施例) 第3図にこの発明による2モジュラス可変分周回路の第
2の実施例である回路30を示す。この実施例は分周比
が16と17の場合の構成例である。図において、(1
1B)は分周比が4と5の2モード分周回路部、(12
B)と(1:lB)はそれぞれ172分周回路、(11
1B)はモニタとして働< NAND回路、(15B)
は信号反転回路、(16)は出力バッファ回路、(25
)はインハータ回路である。信号反転回路(15B)は
.OR回路(23)、AND回路(2l)および(24
)で構成されている。INは信号入力端子,MODは分
周比切替え信号(MOD信号)入力端子、OUTは出力
端子、SELは信号反転用の入力信号、Nlは2モート
分周回路部(JIB)の出力、N2、N3はそれぞれl
/2分周回路(12B)、(13B)の出力、N3Bは
N3の反転信号、N4はNAND回路(14B)の出力
で分周回路部(118)の分周比設定信号となる、N5
は信号反転回路(15B)の出力である.各分周回路は
、入力が”旧gh”から”Low”への変化で出力信号
か変化する構成となっている.Tは名分周回路のクロッ
ク入力端子、Q.Qは各部分回路の出力端子とその反転
信号端子、MDは2モード分周回路部(11B)の分周
比設定信号の入力端予てある. 次に動作の概略を説明する。この2モジュラス可変分周
回路(コ0)が従来の回路(第6図の回路)と異なる点
は信号反転回路(15B)が付加されている点てある。
この反転回路(15B)は、SEL信号か”t!igh
”の場合にはAND回路(21)がON((24)はO
FF)となって1/2分周回路(13B)の端子Qの出
力N3をOR回路(23)を介して、N5として出力し
、またSEL信号か”Lgw”の場合にはAND回路(
24)かON ( (21)はOFF)となって端子Q
の出力N3BをOR回路(23)を介してN5として出
力する.2モート分周回路部(11B)は、端子MDに
入力する分周比設定信号N4か”Low”の場合には1
75分周を行ない、′旧gh”の場合には!/4分周を
行なう. SEL信号が1旧gh″の場合には、上記の様にN5は
N3となるから、NAND回路(14B)により、MO
D信号か“旧gh”でかつN2とN 3 (N5)か”
旧gh″の場合にのみN4は”Low”となり、2モー
ド分岡回路部11Bはl/5分周動作をする。従って回
路(30)全体としては1/(5+4X3).すなわち
 l/17分周を行なう,MOD信号か”Low”の場
合はNAND回路(14B)によりN4は常に”旧gh
″どなるから、2モード分周回路は常に174分周を行
ない,回路(3ロ)全体としてはl/16分周を行なう
. 次にSEL信号か″Low″の場合には、N5はN3の
反転信号N3Bとなるから、NAND回路(14B)に
より、MOD信号か”High”でかつN2か”旧gh
”、N3が″Low  ( N 3 Bが1旧gh”−
−−−N 5が”旧gh″′)の場合のみN4は”Lo
w”となり、2モード分周回路(118)は1/5分周
動作をする.従って回路全体としてはl/17分周を行
なう。またMOD信号が″Low”の場合はN4は常に
”旧gh”になるから,2モート分周回路部(11B)
は174分周を行ない、回路全体としてはl/16分周
を行なう.次に、各部分回路の出力波形を示す第4図を
参照して動作を説明する.第4図において.Nl、N2
、N3は上記の通り各分周回路の出力であり,このうち
N3は2モジュラス可変分周回路の出力信号OUTでも
ある。N5A.N5Bは、SEL信号が”旧gh”の場
合と”Low”の場合の信号反転回路(15B)の各出
力て,またN3、N3Bと実質的に同一である.N4A
.N4Bは、MOD信号か“tligh″のときの、S
EL信号か”旧gh″と’Low”の場合のNAND回
路(14B) ノ各出力である. 斜線を施した方形枠TMODAおよびTMODBは、M
OD信号か”旧gh″のときにN4 (N4A,N4B
)か”Low  となる時間である。そして.TMOD
AはSEL信号か”旧gh”の場合に、和曽TMODB
はSEL信号が”Low″の場合に、2モジュラス可変
分周回路か、MOD信号か”旧ghnであるか″′Lo
w″であるかを認識して分周比を設定するに要する時間
をそれぞれ表わしている,T11、T12、T21、T
22は、2モシュラス可変分周回路の出力O U T 
(N3)の変化時点からプログラマブル分層回路(周波
数シンセサイザ中にある)によりMOD信号か切替えら
れるために要する時間である.具体的には、Tllは出
力OUTの″Low″から”旧ghNへの変化からTM
ODAまでの時間、T21は同じ<TMODBまでの時
間であり、T12は出力OUTの”旧gh″から″Lo
w″への変化からTMODAまての時間、T22は同し
<TMODBまでの時間である. 前述の通り.TMODAとTMODBとはSEL信号に
よって任意に切替えることができるから、MOD信号の
切替えに要する時間を短い方から長い方へ変更すること
が可能となる.この2モジュラス可変分周回路を周波数
シンセサイザに使用した場合、これに組合せ使用される
プログラマブル分周回路が2モジュラス可変分周回路の
出力OUTの”Low″から”旧gh″への変化を検出
して応動する特性のものであれば,SELW号を″Lo
w”にセットする.そうすれば、l/2分周回路(1’
lB)からNAND回路(14B)への信号はN3の反
転信号すなわちN5Bとなり,プログラマブル分周回路
はMOD信号の切替えを時間Telの間に行えば良い. 逆に,プログラマブル分周回路が、2モジュラス可変分
周回路の出力の”旧gh″から”Low″′への変化を
検出して応動する特性のものである場合には、SEL信
号を1旧gh″′にセットすれば良い.このSEL信号
”旧gh”により”1/2分周回路(13B)からNA
ND回路( 14B)へ供給される信号はN3すなわち
N5Aとなり、プログラマブル分周回路はMOD信号の
切替えをTl2の間に行なうことかできる. 以上の説明から明らかな様に、この2モジュラス可変分
周回路によれば、その出力のレベル変化の時点からMO
D信号の切替えが要求されるまての時間を、外部からの
SEL信号により変化させることが可能となり、プログ
ラマブル分周回路の動作特性に応じた2モジュラス可変
分周回路の出力を安定に得ることができる。
(発明の効果) この発明の2モジュラス可変分周回路は、そのモート切
替えすなわち分周比の切替えに要する時間を外部からの
信号によって変更することかできるので,これに組合せ
使用すべきプログラマツル分周回路としては特に高速の
モード切替え特性を有する必要が無くなる.従って、こ
の2モジュラス可変分周回路を用いてPLL周波数シン
セサイザを構成すれば、プログラマブル分周回路として
、特に高速モート切替え特性を有する高価なものを使用
せず比較的低速のモート切替え特性を有する分周回路を
使用して、高性能の周波数シンセサイザを容易に実現で
きる効果がある.
【図面の簡単な説明】
第1図はこの発明による2モジュラス可変分周回路の一
実施例構成を示す回路接続図、第2図は第1図に示す2
モジュラス可変分周回路の各部分回路の出力波形を示す
図、第3図はこの発明による2モジュラス可変分周回路
のまた別の実施例構成を示す回路接続図、第4図は第3
図に示す2モジュラス可変分周回路の各部分回路の出力
波形を示す図、第5図はPLL周波数シンセサイザの基
本的な構成例を示す接続図、第6図は従来の2モジュラ
ス可変分周回路の一例構成を示す図、第7図は第6図の
2モジュラス可変分周回路の各部分回路の出力波形を示
す図である.なお,各図を通じて同一符号は同一または
相当部分、またはその端子における信号を示す. (lO)・・・・2モジュラス可変分周回路、(11)
・・・・2モード分周回路部、(l2)、(l3)・・
・・1/2分周回路、(14)・・・・OR回路(モニ
タ) . (Is)・・・・信号変換回路(信号反転回
路) . (16)・・・・出力ハッファ回路、IN・
・・・信号入力端子、OUT・・・・信号出力端子、(
21)、(22)、(23)・・・・信号変換回路を構
成するAND回路、NOR回路、OR回路、(30)・
・・・2モジュラス可変分周回路、(11B)・・・・
2モード分周回路部、(12B)、(13B)・・・・
172分周回路、(14B)・・・・NAND回路(モ
ニタ)、(15B)・・・・・信号変換(信号反転)回
路、(25)・・・・インバータ, (21)、(23
)、(24)・・・・・信号変換回路を構成するAND
回路、OR回路、AND回路.

Claims (2)

    【特許請求の範囲】
  1. (1)分周比設定信号によって分周比を特定値に選択的
    に設定可能な可変分周回路部と、N個の1/2分周回路
    から成る1/2^n分周回路部による拡張部と、この拡
    張部内の1/2分周回路の出力の少なくとも一つをモニ
    タするモニタとを有し、そのモニタ出力を分周比設定信
    号として上記可変分周回路部に帰還するように構成され
    た2モジュラス可変分周回路であって、更にこの2モジ
    ュラス可変分周回路の出力が、外部からの制御信号によ
    って選択的に信号反転作用を行ない得る出力信号変換回
    路を介して出力されるように構成されていることを特徴
    とする2モジュラス可変分周回路。
  2. (2)分周比設定信号によって分周比を特定値に選択的
    に設定可能な可変分周回路部と、N個の1/2分周回路
    から成る1/2^n分周回路部による拡張部と、この拡
    張部内の1/2分周回路の出力の少なくとも一つをモニ
    タするモニタとを有し、そのモニタ出力を分周比設定信
    号として上記可変分周回路部に帰還するように構成され
    た2モジュラス可変分周回路であって、上記拡張部内の
    最終段1/2分周回路から上記モニタに入力される信号
    が、外部からの制御信号によって選択的に信号反転作用
    を行ない得る信号変換回路を介して上記モニタに入力さ
    れるように構成されていることを特徴とする2モジュラ
    ス可変分周回路。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04150226A (ja) * 1990-10-09 1992-05-22 Mitsubishi Electric Corp 半導体集積回路
JP2611542B2 (ja) * 1990-11-26 1997-05-21 三菱電機株式会社 可変分周回路
JP2906966B2 (ja) * 1993-12-08 1999-06-21 ヤマハ株式会社 パルス切換回路
US5557224A (en) * 1994-04-15 1996-09-17 International Business Machines Corporation Apparatus and method for generating a phase-controlled clock signal
US5528181A (en) * 1994-11-02 1996-06-18 Advanced Micro Devices, Inc. Hazard-free divider circuit
FR2782422B1 (fr) * 1998-08-13 2000-09-15 St Microelectronics Sa Circuit de mesure d'intervalles de temps auto-calibre
US7012984B2 (en) * 1999-07-29 2006-03-14 Tropian, Inc. PLL noise smoothing using dual-modulus interleaving
US6501815B1 (en) * 2000-06-30 2002-12-31 Cypress Semiconductor Corp. Loadable divide-by-N with fixed duty cycle
US6559726B1 (en) 2001-10-31 2003-05-06 Cypress Semiconductor Corp. Multi-modulus counter in modulated frequency synthesis
US6952121B1 (en) * 2003-11-20 2005-10-04 National Semiconductor Corporation Prescaling for dividing fast pulsed signal
CN101478307B (zh) * 2009-01-16 2012-05-23 复旦大学 一种双模4/4.5预分频器
US8218712B1 (en) * 2010-06-08 2012-07-10 Xilinx, Inc. Method and apparatus for dividing clock frequencies

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3560723A (en) * 1968-03-01 1971-02-02 Olympus Optical Co Device for generating an instruction signal for use in an automatic digital read-out apparatus
JPS5219957A (en) * 1975-08-08 1977-02-15 Japan Atom Energy Res Inst Time/digital conversion circuit
US4394769A (en) * 1981-06-15 1983-07-19 Hughes Aircraft Company Dual modulus counter having non-inverting feedback
US4611337A (en) * 1983-08-29 1986-09-09 General Electric Company Minimal logic synchronous up/down counter implementations for CMOS
US4741006A (en) * 1984-07-12 1988-04-26 Kabushiki Kaisha Toshiba Up/down counter device with reduced number of discrete circuit elements
US4658406A (en) * 1985-08-12 1987-04-14 Andreas Pappas Digital frequency divider or synthesizer and applications thereof

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