JPH02290328A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路における出力パッフ１回路に関
する。

［従来の技術コ 従来、この種の出力バッファ回路は、第３図に示すよう
に、入力端子２１に入力される入力信号によって駆動さ
れるプリパッファ回路２３と、このブリバッファ回路２
３によって駆動され出力端子２２に接続された負荷を駆
動する駆動能力が大きいメインバッファ回路２４とによ
り構成されている。プリバッファ回路２３は、メインパ
ッファ回路２４の入力容量を高速に充放電できる程度の
駆動能力を有し、ＰチャネルＭＯＳ｝ランジスタＱ１８
とＮチャネルＭＯＳ｝ランジスタＱ１７とを相補対接続
して構成されている。また、メインバッファ回路２４は
駆動能力が大きいＰチャネルＭＯＳ｝ランジスタＱ１８
とＮチャネルＭＯＳトランジスタＱ１９とを相補対接続
して構成されている。

［発明が解決しようとする課題コ 宇導体集積回路では、上記の出力バッファ回路が多数設
けられることが多い。しかし、この駆動能力が大きい出
力バッファ回路が多数同時に動作すると、電源ラインを
通じて瞬間的に大電流が流れ、ノイズが発生して周辺及
び集積回路自体の誤動作を引き起こすという問題点があ
る。

本発明はかかる問題点に鑑みてなされたものであって、
多数が同時に動作した場合のノイズを軽滅することがで
きる出力バッファ回路を提供することを目的とする。

［課題を解決するための手段コ 本発明に係る出力ノ、｛ソファ回路は、負荷を駆動スル
メインバッファ回路と、このメインバッファ回路を駆動
するプリバッファ回路とを備えた出力バッファ回路にお
いて、前記ブリバッファ回路が、複数の単位バッファを
並列接続して構成され、且つ一部の前記単位バッファが
外部からの制御信号により能動状態を制御されるもので
あることを特徴とする。

［作用］ 本発明においては、プリバッファ回路の一部の単位バッ
ファを外部からの制御で能動状態又は非能動状態にする
ことができるので、これによりプリバッファ回路による
メインバッファ回路へノ充放電時間を制御することがで
きる。

従って、本発明によれば、多数の出力バッファ回路が同
時にオン又はオフするタイミングを検出し、これを制御
信号として与えるようにすれば、一部の出力バッファ回
路のスイッチングタイミングをずらすことができる。こ
のため、出力バッファ回路の急激な変化が緩和され、ノ
イズを抑制することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係る半導体集積回路の
一部を示すブロック図である。

図示しない内部回路からの入力信号８１，８２，Ｓ３，
Ｓ４は夫々遅延調整回路Ｇｌ．Ｇ２．Ｇ３，Ｇ４及び入
力端子１．２，３．４を介して夫々本実施例の出力バッ
ファ回路Ｏｆ，０２．０３．０４に入力されている。出
力バッファ回路０１〜０４は、夫々入力信号８１〜Ｓ４
を増幅して夫々出力端子５，６，７．８に接続された負
荷を駆動する。

一方、入力信号８１〜Ｓ４はいずれもＮＯＲ回路Ｇ５に
入力されている。ＮＯＲ回路Ｇ５は、入力信号Ｓ１〜Ｓ
４が全てＬ（低レベル電位）の場合に制御信号ＣＳをＨ
（高レベル電位）にする。

この制御信号ＣＳは各出力バッファ回路０１〜０４に入
力されている。

出力バッファ回路０１〜ｏ４は、いずれも同様の構成と
なっている。従って、これらのうち出力バッファ回路０
１の構成のみを第１図に示す。

即ち、出力バッファ回路０１は、ブリバッファ回路９と
メインバッファ回路１ｏとを縦続接続して構成されてい
る。プリバッフ１回路９は単位バッフ１としての２つの
ＣＭＯＳインパータを並列に接続して構成されている。

一方のＣＭＯＳインバータは、ＰチャネルＭＯＳ｝ラン
ジスタＱ１及びＮチャネルＭＯＳトランジスタＱ２によ
り構成され、他方のＣＭＯＳインバータは、Ｐチャネル
ＭＯＳ｝ランジスタＱ３，Ｑ４及びＮチャネルＭＯＳ｝
ランジスタＱ５により構成されている。

ここで、トランジスタＱ３はゲートに前述した制御信号
ＣＳが入力されたもので、制御信号Ｃｓに従ってトラン
ジスタＱ４，Ｑ５からなるＣＭＯＳインバータと電源と
を選択的に接続する。

次に、このように構成された出力バッファ回路の動作に
ついて説明する。

出力バッファ回路０１〜０４の全てが同時にＨからＬへ
遷移するものでない場合、例えば、入力信号８１〜Ｓ３
は同時にＨからＬへ遷移したが、入力信号Ｓ４はＨに固
定されている場合、制御信号ＣＳはＬを維持するから、
トランジスタＱ３がオン状態を維持する。従って、入力
信号Ｓ１〜Ｓ３がＨからＬへと変化すると、トランジス
タＱｌ，Ｑ２及びトランジスタＱ４，Ｑ５により夫々構
成される１対のＣＭＯＳインバータはいずれもその出力
状態をＬからＨに変えてメインバッファ回路１０を高速
で駆動する。このため、各出力バッファ回路０１〜０３
は同時に出力状態を変化させる。

一方、入力信号８１〜Ｓ４が全て同時にＨからＬへ変化
した場合には、ＮＯＲ回路Ｇ５から出力される制御信号
Ｃ　Ｓ　＃（　ＬからＨへ変化し、トランジスタＱ３を
オン状態からオフ状態へ変化させるので、トランジスタ
Ｑ４，Ｑ５からなるインバータは非能動伏態となり、結
局、メインバッファ回路１０はトランジスタＱｌ，Ｑ２
のみで駆動されることになる。このため、メインバッフ
ァ回路１０を構成するトランジスタＱ６，Ｑ７のゲー１
・の電位はしからＨへ緩やかに遷移し、ノイズの発生を
防止することができる。

第２図は、本発明の第２の実施例に係る出力バッファ回
路の構成を示す図である。

この回路では、メインバッファ回路１４を駆動するブリ
バッファ回路１３が先の実施例の回路とは異なっている
。即ち、本実施例においては、ブリバッファ回路１３が
、ＰチャネルＭＯＳ｝ランジスタＱ８及びＮチャネルＭ
ＯＳトランジスタＱ９からなる第１のＣＭＯＳインバー
タと、ＰチャネルＭＯＳ｝ランジスタＱＩＯ，Ｑｌｌ及
びＮチャネルＭＯＳ｝ランジスタＱ１２，Ｑ１３からな
る第２のＣＭＯＳインバータとを並列に接続して構成さ
れている。このうち、第２のＣＭＯＳインバータは、ト
ランジスタＱＩＯ，Ｑ１３のゲートが制御信号ＣＳによ
り制御されるようになっている。

この回路によれば、入力信号がＨからＬへ変化したとき
のみならず、ＬからＨへ変化したときにもノイズの発生
を防止できるという効果がある。

なお、本発明は上述の各実施例に限定されるものではな
い。上記実施例ではプリバッファ回路として２つの単位
バッファ回路を並列に接続したが、更に多数の単位バッ
ファ回路を並列に接続し、遷移する出力バッファ回路の
数に応じて順次動作可能な単位バッファ回路の数を低減
させるといった更に細やかな制御を行うようにしても良
い。

［発明の効果コ 以上、説明したように本発明は同時に動作する出力バッ
ファ回路の数が多い場合に、メインバッファ回路を駆動
するプリバッファ回路の駆動能力を制御することが可能
であるため、出力バソファ部の急激な変化を回避して発
生するノイズを軽減し、それによる誤動作の発生を減少
させることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る出力バッファ回路
のブロック図、第２図は本発明の第２の実施例に係る出
力バッファ回路のブロック図、第３図は従来の出力バッ
ファ回路のブロック図である。 １〜４．ｔｉ，２１；入力端子、Ｓ〜８．１２，２２；
出力端子、．ｆＬ　１１，　２ｉ；プリバッファ回路、
一Ｌ頂，Ｌｉｊ２Ｌｉ；メインバッファ回路、６１〜Ｇ
４；遅延調整回路、Ｇ５；ＮＯＲ回路、Ｑ１，Ｑ３，Ｑ
４，ＱＢ，Ｑ８，ＱＩＯ．Ｑｌｌ，Ｑ１６，Ｑ１８；Ｐ
チャネルＭＯＳ｝ランジスタ、Ｑ２．Ｑ５，Ｑ７，Ｑ９
，Ｑ１２，Ｑ１３，Ｑ１５．Ｑ１７，Ｑ１９；Ｎチャネ
ルＭＯＳ｝ランジスタ １〜４：入力端子 ５〜８：出力端子 ｉ＝プリバッファ回路 ｉＱ＝メインバッファ回路 ０１〜０４：出力バノファ回路 Ｇ１〜Ｇ４：遅延調整回路 Ｇ５：ＮＯＲ回路 出願人　日本電気アイシーマイコンシステム株式会社

Claims (1)

【特許請求の範囲】
1. （１）負荷を駆動するメインバッファ回路と、このメイ
   ンバッファ回路を駆動するプリバッファ回路とを備えた
   出力バッファ回路において、前記プリバッファ回路は、
   複数の単位バッファを並列接続して構成され、且つ一部
   の前記単位バッファが外部からの制御信号により能動状
   態を制御されるものであることを特徴とする出力バッフ
   ァ回路。