JPH10126225A - セレクタ付フリップフロップ回路 - Google Patents
セレクタ付フリップフロップ回路Info
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- JPH10126225A JPH10126225A JP8278478A JP27847896A JPH10126225A JP H10126225 A JPH10126225 A JP H10126225A JP 8278478 A JP8278478 A JP 8278478A JP 27847896 A JP27847896 A JP 27847896A JP H10126225 A JPH10126225 A JP H10126225A
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- signal
- mos transistor
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- inverter
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Abstract
(57)【要約】
【課題】 セレクタ付フリップフロップ回路に於いて、
セレクト信号及びクロック信号の反転信号を生成するイ
ンバータを不要とすることにより、該インバータのゲー
ト遅延に起因するクロックスキューによる動作速度の低
下の防止と、回路素子数の低減を図る。 【解決手段】 第一の入力データ信号AをPチャネルM
OSトランジスタP01のソースに接続し、第二の入力
データ信号BをNチャネルMOSトランジスタN01の
ソースに接続し、両トランジスタのゲートを共通接続し
てセレクト信号Sを入力し、両トランジスタのドレイン
を共通接続してフリップフロップ回路部へ入力すること
により、セレクト信号の反転信号と、該信号を生成する
インバータが不要となり、高速動作時のゲート遅延に起
因するクロックスキューによる誤動作が無くなり、周波
数マージンの向上が図れ、同時に回路規模の縮小も図れ
る。フリップフロップ回路部に於いても、トランスファ
ーゲート部を単一のMOSトランスファーゲートによっ
て構成することにより、同様の効果が得られる。
セレクト信号及びクロック信号の反転信号を生成するイ
ンバータを不要とすることにより、該インバータのゲー
ト遅延に起因するクロックスキューによる動作速度の低
下の防止と、回路素子数の低減を図る。 【解決手段】 第一の入力データ信号AをPチャネルM
OSトランジスタP01のソースに接続し、第二の入力
データ信号BをNチャネルMOSトランジスタN01の
ソースに接続し、両トランジスタのゲートを共通接続し
てセレクト信号Sを入力し、両トランジスタのドレイン
を共通接続してフリップフロップ回路部へ入力すること
により、セレクト信号の反転信号と、該信号を生成する
インバータが不要となり、高速動作時のゲート遅延に起
因するクロックスキューによる誤動作が無くなり、周波
数マージンの向上が図れ、同時に回路規模の縮小も図れ
る。フリップフロップ回路部に於いても、トランスファ
ーゲート部を単一のMOSトランスファーゲートによっ
て構成することにより、同様の効果が得られる。
Description
【0001】
【発明の属する技術分野】本発明は、第一及び第二のデ
ータ信号入力端子、セレクト信号入力端子、クロック信
号入力端子、並びにデータ信号出力端子を有し、上記第
一及び第二のデータ信号入力端子の何れか一方の入力デ
ータ信号をセレクト信号により選択して保持・出力する
セレクタ付フリップフロップ回路に関するものである。
ータ信号入力端子、セレクト信号入力端子、クロック信
号入力端子、並びにデータ信号出力端子を有し、上記第
一及び第二のデータ信号入力端子の何れか一方の入力デ
ータ信号をセレクト信号により選択して保持・出力する
セレクタ付フリップフロップ回路に関するものである。
【0002】
【従来の技術】LSI開発に於いて、択一的にデータ信
号を保持・出力するセレクタ付フリップフロップ回路
は、ATPGなどに於いて頻繁に使用される回路であ
る。
号を保持・出力するセレクタ付フリップフロップ回路
は、ATPGなどに於いて頻繁に使用される回路であ
る。
【0003】図3に、従来のセレクタ付フリップフロッ
プ回路の回路構成図を示す。
プ回路の回路構成図を示す。
【0004】図に於いて、A及びBは、それぞれ、第一
及び第二のデータ信号入力端子、Sはセレクト信号入力
端子、CKはクロック信号入力端子、Qはデータ信号出
力端子である。1、2、3及び4はCMOSインバー
タ、5、6、7及び8はCMOSトランスファーゲート
(PチャネルMOSトランジスタ及びNチャネルMOS
トランジスタの並列接続から成る)、9及び10はラッ
チ回路(2つのインバータから成る)である。
及び第二のデータ信号入力端子、Sはセレクト信号入力
端子、CKはクロック信号入力端子、Qはデータ信号出
力端子である。1、2、3及び4はCMOSインバー
タ、5、6、7及び8はCMOSトランスファーゲート
(PチャネルMOSトランジスタ及びNチャネルMOS
トランジスタの並列接続から成る)、9及び10はラッ
チ回路(2つのインバータから成る)である。
【0005】図3のセレクタ付フリップフロップ回路に
於いては、セレクト信号SをCMOSインバータ1で反
転させた信号SBと、該信号SBを更にCMOSインバ
ータ2で反転させた信号SSとにより、CMOSトラン
スファーゲート5及び6の何れか一方を択一的に導通状
態とすることができるようになっている。すなわち、セ
レクト信号SのレベルがLレベルのときは、信号SBが
Hレベル、信号SSがLレベルとなるので、CMOSト
ランスファーゲート5がオンして、第一のデータ信号入
力端子Aの入力データ信号がノード11に伝達され、一
方、セレクト信号SのレベルがHレベルのときは、信号
SBがLレベル、信号SSがHレベルとなるので、CM
OSトランスファーゲート6がオンして、第二のデータ
信号入力端子Bの入力データ信号がノード11に伝達さ
れる。また、クロック信号入力端子よりのクロック信号
CKから、CMOSインバータ3によりクロック信号C
KBを、更にCMOSインバータ4によりクロック信号
CKSを作成し、該2つのクロック信号CKB及びCK
Sにより、2つのCMOSトランスファーゲート7及び
8のオン・オフを切り替える構成となっている。すなわ
ち、クロック信号CKのレベルがHレベルのときは、信
号CKBはLレベル、信号CKSはHレベルとなるの
で、CMOSトランスファーゲート7がオン、CMOS
トランスファーゲート8がオフとなり、ノード11の入
力データ信号がラッチ回路9に入力・保持され、クロッ
ク信号CKのレベルがLレベルのときは、信号CKBは
Hレベル、信号CKSはLレベルとなるので、CMOS
トランスファーゲート7がオフ、CMOSトランスファ
ーゲート8がオンとなり、保持データが出力端子Qより
出力される。
於いては、セレクト信号SをCMOSインバータ1で反
転させた信号SBと、該信号SBを更にCMOSインバ
ータ2で反転させた信号SSとにより、CMOSトラン
スファーゲート5及び6の何れか一方を択一的に導通状
態とすることができるようになっている。すなわち、セ
レクト信号SのレベルがLレベルのときは、信号SBが
Hレベル、信号SSがLレベルとなるので、CMOSト
ランスファーゲート5がオンして、第一のデータ信号入
力端子Aの入力データ信号がノード11に伝達され、一
方、セレクト信号SのレベルがHレベルのときは、信号
SBがLレベル、信号SSがHレベルとなるので、CM
OSトランスファーゲート6がオンして、第二のデータ
信号入力端子Bの入力データ信号がノード11に伝達さ
れる。また、クロック信号入力端子よりのクロック信号
CKから、CMOSインバータ3によりクロック信号C
KBを、更にCMOSインバータ4によりクロック信号
CKSを作成し、該2つのクロック信号CKB及びCK
Sにより、2つのCMOSトランスファーゲート7及び
8のオン・オフを切り替える構成となっている。すなわ
ち、クロック信号CKのレベルがHレベルのときは、信
号CKBはLレベル、信号CKSはHレベルとなるの
で、CMOSトランスファーゲート7がオン、CMOS
トランスファーゲート8がオフとなり、ノード11の入
力データ信号がラッチ回路9に入力・保持され、クロッ
ク信号CKのレベルがLレベルのときは、信号CKBは
Hレベル、信号CKSはLレベルとなるので、CMOS
トランスファーゲート7がオフ、CMOSトランスファ
ーゲート8がオンとなり、保持データが出力端子Qより
出力される。
【0006】以上のように、セレクト信号Sのレベルに
応じて、2つの入力データ信号A又はBの何れか一方を
選択して、該選択された入力データ信号を、クロック信
号CKによって、入力・保持及び出力するものである。
応じて、2つの入力データ信号A又はBの何れか一方を
選択して、該選択された入力データ信号を、クロック信
号CKによって、入力・保持及び出力するものである。
【0007】
【発明が解決しようとする課題】しかしながら、上記従
来のセレクタ付フリップフロップ回路には、以下に示す
問題点があった。
来のセレクタ付フリップフロップ回路には、以下に示す
問題点があった。
【0008】すなわち、上記従来のセレクタ付フリップ
フロップ回路に於いては、セレクト信号SをCMOSイ
ンバータ1で反転させた信号SBと、該信号SBを更に
CMOSインバータ2で反転させた信号SSとにより、
CMOSトランスファーゲート5及び6を択一的に導通
させるものであるが、上記信号SBと信号SSは、CM
OSインバータを介して生成されているため、入力セレ
クト信号Sが変化するときに、信号SBと信号SSとの
間のゲート遅延が、スイッチングのタイミングずれとな
ってしまう。このため、入力データ信号A及びBは、C
MOSインバータ1及び2によって引き起こされるタイ
ミングずれを考慮して、その値を確定或は保持しなけれ
ばならない。また、クロック信号CKについても同様
に、CKをCMOSインバータ3で反転させた信号CK
Bと、該信号CKBを更にCMOSインバータ4で反転
させた信号CKSとの間でのゲート遅延が、CMOSト
ランスファーゲート7及び8のスイッチングのタイミン
グのずれとなり、入力データ信号A及びBは、このタイ
ミングずれをも考慮に入れて、その値を確定或は保持し
なければならない。したがって、これらのタイミングず
れにより動作周波数は大きく制約を受ける。昨今のLS
I開発に於ける回路規模の増大及び動作周波数の高速化
の傾向に於いては、上記のようなタイミングずれの低減
は不可避の技術課題となってきている。
フロップ回路に於いては、セレクト信号SをCMOSイ
ンバータ1で反転させた信号SBと、該信号SBを更に
CMOSインバータ2で反転させた信号SSとにより、
CMOSトランスファーゲート5及び6を択一的に導通
させるものであるが、上記信号SBと信号SSは、CM
OSインバータを介して生成されているため、入力セレ
クト信号Sが変化するときに、信号SBと信号SSとの
間のゲート遅延が、スイッチングのタイミングずれとな
ってしまう。このため、入力データ信号A及びBは、C
MOSインバータ1及び2によって引き起こされるタイ
ミングずれを考慮して、その値を確定或は保持しなけれ
ばならない。また、クロック信号CKについても同様
に、CKをCMOSインバータ3で反転させた信号CK
Bと、該信号CKBを更にCMOSインバータ4で反転
させた信号CKSとの間でのゲート遅延が、CMOSト
ランスファーゲート7及び8のスイッチングのタイミン
グのずれとなり、入力データ信号A及びBは、このタイ
ミングずれをも考慮に入れて、その値を確定或は保持し
なければならない。したがって、これらのタイミングず
れにより動作周波数は大きく制約を受ける。昨今のLS
I開発に於ける回路規模の増大及び動作周波数の高速化
の傾向に於いては、上記のようなタイミングずれの低減
は不可避の技術課題となってきている。
【0009】本発明は、上記課題を解決すべくなされた
ものであり、セレクト信号とクロック信号の内部遅延を
無くして高速動作を可能としたセレクタ付フリップフロ
ップ回路を提供するものである。
ものであり、セレクト信号とクロック信号の内部遅延を
無くして高速動作を可能としたセレクタ付フリップフロ
ップ回路を提供するものである。
【0010】
【課題を解決するための手段】本発明のセレクタ付フリ
ップフロップ回路は、第一及び第二のデータ信号入力端
子、セレクト信号入力端子、クロック信号入力端子、並
びにデータ信号出力端子を有し、上記第一及び第二のデ
ータ信号入力端子の何れか一方の入力データ信号をセレ
クト信号により選択して保持・出力するセレクタ付フリ
ップフロップ回路に於いて、上記第一のデータ信号入力
端子に、そのソースが接続され、上記セレクト信号入力
端子に、そのゲートが接続された第一の第一導電型MO
Sトランジスタと、上記第二のデータ信号入力端子に、
そのソースが接続され、上記セレクト信号入力端子に、
そのゲートが接続された第一の第二導電型MOSトラン
ジスタと、上記第一の第一導電型MOSトランジスタの
ドレイン及び上記第一の第二導電型MOSトランジスタ
のドレインに、そのソースが接続され、上記クロック信
号入力端子に、そのゲートが接続された第二の第一導電
型又は第二導電型MOSトランジスタと、該第二の第一
導電型又は第二導電型MOSトランジスタのドレイン
に、その入力が接続された第一のラッチ回路と、該第一
のラッチ回路の出力に、そのソースが接続され、上記ク
ロック信号入力端子が、そのゲートに接続された第二の
第二導電型又は第一導電型MOSトランジスタと、該第
二の第二導電型又は第一導電型MOSトランジスタのド
レインに、その入力が接続され、その出力が、上記デー
タ信号出力端子に接続された第二のラッチ回路とを設け
て成ることを特徴とするものである。
ップフロップ回路は、第一及び第二のデータ信号入力端
子、セレクト信号入力端子、クロック信号入力端子、並
びにデータ信号出力端子を有し、上記第一及び第二のデ
ータ信号入力端子の何れか一方の入力データ信号をセレ
クト信号により選択して保持・出力するセレクタ付フリ
ップフロップ回路に於いて、上記第一のデータ信号入力
端子に、そのソースが接続され、上記セレクト信号入力
端子に、そのゲートが接続された第一の第一導電型MO
Sトランジスタと、上記第二のデータ信号入力端子に、
そのソースが接続され、上記セレクト信号入力端子に、
そのゲートが接続された第一の第二導電型MOSトラン
ジスタと、上記第一の第一導電型MOSトランジスタの
ドレイン及び上記第一の第二導電型MOSトランジスタ
のドレインに、そのソースが接続され、上記クロック信
号入力端子に、そのゲートが接続された第二の第一導電
型又は第二導電型MOSトランジスタと、該第二の第一
導電型又は第二導電型MOSトランジスタのドレイン
に、その入力が接続された第一のラッチ回路と、該第一
のラッチ回路の出力に、そのソースが接続され、上記ク
ロック信号入力端子が、そのゲートに接続された第二の
第二導電型又は第一導電型MOSトランジスタと、該第
二の第二導電型又は第一導電型MOSトランジスタのド
レインに、その入力が接続され、その出力が、上記デー
タ信号出力端子に接続された第二のラッチ回路とを設け
て成ることを特徴とするものである。
【0011】また、本発明のセレクタ付フリップフロッ
プ回路は、上記構成のセレクタ付フリップフロップ回路
に於いて、上記第一及び第二のラッチ回路が、それぞ
れ、入力信号を反転出力する第一のインバータと、該第
一のインバータの出力信号を反転して上記第一のインバ
ータの入力に帰還させる第二のインバータとから成り、
上記第一のインバータの駆動能力が上記第二のインバー
タの駆動能力より大であることを特徴とするものであ
る。
プ回路は、上記構成のセレクタ付フリップフロップ回路
に於いて、上記第一及び第二のラッチ回路が、それぞ
れ、入力信号を反転出力する第一のインバータと、該第
一のインバータの出力信号を反転して上記第一のインバ
ータの入力に帰還させる第二のインバータとから成り、
上記第一のインバータの駆動能力が上記第二のインバー
タの駆動能力より大であることを特徴とするものであ
る。
【0012】かかる本発明によれば、セレクト信号及び
クロック信号を、互いに相補的な導通電位を持つMOS
トランジスタのゲートに直接供給することにより、スイ
ッチング遅延のないセレクタ付フリップフロップ回路を
実現することができるものである。しかも、従来と比較
して極めて少ない素子数及び配線数にて実現することが
できるものであり、LSIチップ上の回路面積も著しく
縮小することができるものである。
クロック信号を、互いに相補的な導通電位を持つMOS
トランジスタのゲートに直接供給することにより、スイ
ッチング遅延のないセレクタ付フリップフロップ回路を
実現することができるものである。しかも、従来と比較
して極めて少ない素子数及び配線数にて実現することが
できるものであり、LSIチップ上の回路面積も著しく
縮小することができるものである。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面に基づき詳細に説明する。
て、図面に基づき詳細に説明する。
【0014】図1は、本発明の第一の実施形態の回路構
成図である。本実施形態のセレクタ付フリップフロップ
回路は、クロック信号CKの立ち上がりに同期して、セ
レクト信号Sにより選択されたデータ信号を処理する回
路構成となっているものである。
成図である。本実施形態のセレクタ付フリップフロップ
回路は、クロック信号CKの立ち上がりに同期して、セ
レクト信号Sにより選択されたデータ信号を処理する回
路構成となっているものである。
【0015】図に於いて、A及びBは、それぞれ、第一
及び第二のデータ信号入力端子、Sはセレクト信号入力
端子、CKはクロック信号入力端子、Qはデータ信号出
力端子である。また、P01及びP02は、それぞれ、
PチャネルMOSトランジスタ、N01及びN02は、
それぞれ、NチャネルMOSトランジスタ、LA01及
びLA02は、それぞれ、2つのCMOSインバータI
NV01及びINV02から成るラッチ回路である。な
お、ラッチ回路を構成するインバータINV02の駆動
能力は、同じくラッチ回路を構成するインバータINV
01の駆動能力より小さく設定されている。
及び第二のデータ信号入力端子、Sはセレクト信号入力
端子、CKはクロック信号入力端子、Qはデータ信号出
力端子である。また、P01及びP02は、それぞれ、
PチャネルMOSトランジスタ、N01及びN02は、
それぞれ、NチャネルMOSトランジスタ、LA01及
びLA02は、それぞれ、2つのCMOSインバータI
NV01及びINV02から成るラッチ回路である。な
お、ラッチ回路を構成するインバータINV02の駆動
能力は、同じくラッチ回路を構成するインバータINV
01の駆動能力より小さく設定されている。
【0016】図に示すように、本実施形態に於いては、
PチャネルMOSトランジスタP01のソースに第一の
データ信号入力端子Aが接続され、また、NチャネルM
OSトランジスタN01のソースに第二のデータ信号入
力端子Bが接続され、更に、両トランジスタP01及び
N01のゲートが共通接続されて、該共通接続ゲートに
セレクト信号入力端子Sが接続された構成となってい
る。したがって、セレクト信号Sのレベルにより、上記
両トランジスタP01及びN01の何れか一方が択一的
にオン状態となり、該両トランジスタのドレインを共通
接続したノードNに、選択された側の入力端子A又はB
のデータ信号が伝達される。すなわち、セレクト信号S
がLレベルのときは、PチャネルMOSトランジスタP
01がオンして、入力端子Aのデータ信号がノードNに
伝えられ、一方、セレクト信号SがHレベルのときは、
NチャネルMOSトランジスタN01がオンして、入力
端子Bのデータ信号がノードNに伝えられる。
PチャネルMOSトランジスタP01のソースに第一の
データ信号入力端子Aが接続され、また、NチャネルM
OSトランジスタN01のソースに第二のデータ信号入
力端子Bが接続され、更に、両トランジスタP01及び
N01のゲートが共通接続されて、該共通接続ゲートに
セレクト信号入力端子Sが接続された構成となってい
る。したがって、セレクト信号Sのレベルにより、上記
両トランジスタP01及びN01の何れか一方が択一的
にオン状態となり、該両トランジスタのドレインを共通
接続したノードNに、選択された側の入力端子A又はB
のデータ信号が伝達される。すなわち、セレクト信号S
がLレベルのときは、PチャネルMOSトランジスタP
01がオンして、入力端子Aのデータ信号がノードNに
伝えられ、一方、セレクト信号SがHレベルのときは、
NチャネルMOSトランジスタN01がオンして、入力
端子Bのデータ信号がノードNに伝えられる。
【0017】また、クロック信号CKのレベルがLレベ
ルのときは、PチャネルMOSトランジスタP02がオ
ンして、NチャネルMOSトランジスタN02がオフと
なるため、ノードNの入力データ信号は、ラッチ回路L
A01に入力・保持される。ラッチ回路L01に於いて
は、上述の通り、インバータINV02の駆動能力をイ
ンバータINV01の駆動能力よりも小さくしているた
め、入力された信号レベルが安定に保持されることにな
る。続いて、クロック信号CKがHレベルに変化する
と、PチャネルMOSトランジスタP02はオフとな
り、NチャネルMOSトランジスタN02がオンとなる
ので、ラッチ回路LA01からラッチ回路LA02に信
号が伝わり、保持データが出力端子Qより出力される。
再び、クロック信号CKがLレベルになると、Pチャネ
ルMOSトランジスタP01がオンして、新たなノード
Nの入力データ信号が、ラッチ回路LA01に取り込ま
れる。このとき、NチャネルMOSトランジスタN02
はオフとなっているので、ラッチ回路LA02は前のデ
ータを保持しており、該データが出力端子Qより出力さ
れている。
ルのときは、PチャネルMOSトランジスタP02がオ
ンして、NチャネルMOSトランジスタN02がオフと
なるため、ノードNの入力データ信号は、ラッチ回路L
A01に入力・保持される。ラッチ回路L01に於いて
は、上述の通り、インバータINV02の駆動能力をイ
ンバータINV01の駆動能力よりも小さくしているた
め、入力された信号レベルが安定に保持されることにな
る。続いて、クロック信号CKがHレベルに変化する
と、PチャネルMOSトランジスタP02はオフとな
り、NチャネルMOSトランジスタN02がオンとなる
ので、ラッチ回路LA01からラッチ回路LA02に信
号が伝わり、保持データが出力端子Qより出力される。
再び、クロック信号CKがLレベルになると、Pチャネ
ルMOSトランジスタP01がオンして、新たなノード
Nの入力データ信号が、ラッチ回路LA01に取り込ま
れる。このとき、NチャネルMOSトランジスタN02
はオフとなっているので、ラッチ回路LA02は前のデ
ータを保持しており、該データが出力端子Qより出力さ
れている。
【0018】以上の説明から明らかなように、本発明の
セレクタ付フリップフロップ回路に於いては、セレクト
信号Sとクロック信号CKの入力タイミングが、Pチャ
ネルMOSトランジスタP01及びN02チャネルMO
SトランジスタN01と、PチャネルMOSトランジス
タP02及びNチャネルMOSトランジスタN02と
で、それぞれ、同一タイミングとなるので、タイミング
ずれによる動作周波数の影響を受けずに済み、より高速
での使用が可能となるものである。また、従来の回路構
成と比較して、本発明の回路構成によれば、CMOSイ
ンバータ4個分とMOSトランジスタ4個分の素子が削
減された構成となっており、大幅な素子数の低減、すな
わち、回路面積の縮小が実現できているものである。
セレクタ付フリップフロップ回路に於いては、セレクト
信号Sとクロック信号CKの入力タイミングが、Pチャ
ネルMOSトランジスタP01及びN02チャネルMO
SトランジスタN01と、PチャネルMOSトランジス
タP02及びNチャネルMOSトランジスタN02と
で、それぞれ、同一タイミングとなるので、タイミング
ずれによる動作周波数の影響を受けずに済み、より高速
での使用が可能となるものである。また、従来の回路構
成と比較して、本発明の回路構成によれば、CMOSイ
ンバータ4個分とMOSトランジスタ4個分の素子が削
減された構成となっており、大幅な素子数の低減、すな
わち、回路面積の縮小が実現できているものである。
【0019】以上で、本発明の第一の実施形態の説明を
終わる。
終わる。
【0020】次に、本発明の第二の実施形態について、
図面に基づき詳細に説明する。
図面に基づき詳細に説明する。
【0021】図2は、本発明の第二の実施形態の回路構
成図である。
成図である。
【0022】第一の実施形態との相違点は、Pチャネル
MOSトランジスタP02とNチャネルMOSトランジ
スタN02の配置を入れ替えている点である。これによ
り、本実施形態のセレクタ付フリップフロップ回路は、
クロック信号CKの立ち下がりに同期して処理を行う回
路構成となっているものである。
MOSトランジスタP02とNチャネルMOSトランジ
スタN02の配置を入れ替えている点である。これによ
り、本実施形態のセレクタ付フリップフロップ回路は、
クロック信号CKの立ち下がりに同期して処理を行う回
路構成となっているものである。
【0023】以下、詳細に説明する。
【0024】図に於いて、A及びBは、それぞれ、第一
及び第二のデータ信号入力端子、Sはセレクト信号入力
端子、CKはクロック信号入力端子、Qはデータ信号出
力端子である。また、P01及びP02は、それぞれ、
PチャネルMOSトランジスタ、N01及びN02は、
それぞれ、NチャネルMOSトランジスタ、LA01及
びLA02は、それぞれ、2つのCMOSインバータI
NV01及びINV02から成るラッチ回路である。な
お、ラッチ回路を構成するインバータINV02の駆動
能力は、同じくラッチ回路を構成するインバータINV
01の駆動能力より小さく設定されている。
及び第二のデータ信号入力端子、Sはセレクト信号入力
端子、CKはクロック信号入力端子、Qはデータ信号出
力端子である。また、P01及びP02は、それぞれ、
PチャネルMOSトランジスタ、N01及びN02は、
それぞれ、NチャネルMOSトランジスタ、LA01及
びLA02は、それぞれ、2つのCMOSインバータI
NV01及びINV02から成るラッチ回路である。な
お、ラッチ回路を構成するインバータINV02の駆動
能力は、同じくラッチ回路を構成するインバータINV
01の駆動能力より小さく設定されている。
【0025】図に示すように、本実施形態に於いては、
PチャネルMOSトランジスタP01のソースに第一の
データ信号入力端子Aが接続され、また、NチャネルM
OSトランジスタN01のソースに第二のデータ信号入
力端子Bが接続され、更に、両トランジスタP01及び
N01のゲートが共通接続されて、該共通接続ゲートに
セレクト信号入力端子Sが接続された構成となってい
る。したがって、セレクト信号Sのレベルにより、上記
両トランジスタP01及びN01の何れか一方が択一的
にオン状態となり、該両トランジスタのドレインを共通
接続したノードNに、選択された側の入力端子A又はB
の入力データ信号が伝達される。すなわち、セレクト信
号SがLレベルのときは、PチャネルMOSトランジス
タP01がオンして、入力端子Aのデータ信号がノード
Nに伝えられ、一方、セレクト信号SがHレベルのとき
は、NチャネルMOSトランジスタN01がオンして、
入力端子Bのデータ信号がノードNに伝えられる。
PチャネルMOSトランジスタP01のソースに第一の
データ信号入力端子Aが接続され、また、NチャネルM
OSトランジスタN01のソースに第二のデータ信号入
力端子Bが接続され、更に、両トランジスタP01及び
N01のゲートが共通接続されて、該共通接続ゲートに
セレクト信号入力端子Sが接続された構成となってい
る。したがって、セレクト信号Sのレベルにより、上記
両トランジスタP01及びN01の何れか一方が択一的
にオン状態となり、該両トランジスタのドレインを共通
接続したノードNに、選択された側の入力端子A又はB
の入力データ信号が伝達される。すなわち、セレクト信
号SがLレベルのときは、PチャネルMOSトランジス
タP01がオンして、入力端子Aのデータ信号がノード
Nに伝えられ、一方、セレクト信号SがHレベルのとき
は、NチャネルMOSトランジスタN01がオンして、
入力端子Bのデータ信号がノードNに伝えられる。
【0026】また、クロック信号CKのレベルがHレベ
ルのときは、NチャネルMOSトランジスタN02がオ
ンして、PチャネルMOSトランジスタP02がオフと
なるため、ノードNの入力データ信号は、ラッチ回路L
A01に入力・保持される。ラッチ回路L01に於いて
は、上述の通り、インバータINV02の駆動能力をイ
ンバータINV01の駆動能力よりも小さくしているた
め、入力されたレベルが安定に保持されることになる。
続いて、クロック信号CKがLレベルに変化すると、N
チャネルMOSトランジスタN02はオフとなり、Pチ
ャネルMOSトランジスタP02がオンとなるので、ラ
ッチ回路LA01からラッチ回路LA02に信号が伝わ
り、保持データが出力端子Qより出力される。再び、ク
ロック信号CKがHレベルになると、NチャネルMOS
トランジスタN02がオンして、新たなノードNの入力
データ信号が、ラッチ回路LA01に取り込まれる。こ
のとき、PチャネルMOSトランジスタP02はオフと
なっているので、ラッチ回路LA02は前のデータを保
持しており、該データが出力端子Qより出力されてい
る。
ルのときは、NチャネルMOSトランジスタN02がオ
ンして、PチャネルMOSトランジスタP02がオフと
なるため、ノードNの入力データ信号は、ラッチ回路L
A01に入力・保持される。ラッチ回路L01に於いて
は、上述の通り、インバータINV02の駆動能力をイ
ンバータINV01の駆動能力よりも小さくしているた
め、入力されたレベルが安定に保持されることになる。
続いて、クロック信号CKがLレベルに変化すると、N
チャネルMOSトランジスタN02はオフとなり、Pチ
ャネルMOSトランジスタP02がオンとなるので、ラ
ッチ回路LA01からラッチ回路LA02に信号が伝わ
り、保持データが出力端子Qより出力される。再び、ク
ロック信号CKがHレベルになると、NチャネルMOS
トランジスタN02がオンして、新たなノードNの入力
データ信号が、ラッチ回路LA01に取り込まれる。こ
のとき、PチャネルMOSトランジスタP02はオフと
なっているので、ラッチ回路LA02は前のデータを保
持しており、該データが出力端子Qより出力されてい
る。
【0027】
【発明の効果】以上詳細に説明したように、本発明によ
れば、相補的なMOSトランジスタを使用して、共通の
セレクト信号と共通のクロック信号とにより、スイッチ
ングを行う回路構成によって、スイッチング遅延の無い
高速動作のセレクタ付フリップフロップ回路を実現でき
るものである。更に、本発明によれば、素子数が従来よ
り大幅に低減されているため、チップ面積の縮小と、消
費電力の大幅な低減を図ることができるものである。
れば、相補的なMOSトランジスタを使用して、共通の
セレクト信号と共通のクロック信号とにより、スイッチ
ングを行う回路構成によって、スイッチング遅延の無い
高速動作のセレクタ付フリップフロップ回路を実現でき
るものである。更に、本発明によれば、素子数が従来よ
り大幅に低減されているため、チップ面積の縮小と、消
費電力の大幅な低減を図ることができるものである。
【図1】本発明の第一の実施形態の回路構成図である。
【図2】本発明の第二の実施形態の回路構成図である。
【図3】従来のセレクタ付フリップフロップ回路の回路
構成図である。
構成図である。
A、B データ信号入力端子 S セレクト信号入力端子 CK クロック信号入力端子 Q データ信号出力端子 P01、P02 PチャネルMOSトランジス
タ N01、N02 NチャネルMOSトランジス
タ LA01、LA02 ラッチ回路 INV01、INV02 CMOSインバータ
タ N01、N02 NチャネルMOSトランジス
タ LA01、LA02 ラッチ回路 INV01、INV02 CMOSインバータ
Claims (2)
- 【請求項1】 第一及び第二のデータ信号入力端子、セ
レクト信号入力端子、クロック信号入力端子、並びにデ
ータ信号出力端子を有し、上記第一及び第二のデータ信
号入力端子の何れか一方の入力データ信号をセレクト信
号により選択して保持・出力するセレクタ付フリップフ
ロップ回路に於いて、 上記第一のデータ信号入力端子に、そのソースが接続さ
れ、上記セレクト信号入力端子に、そのゲートが接続さ
れた第一の第一導電型MOSトランジスタと、 上記第二のデータ信号入力端子に、そのソースが接続さ
れ、上記セレクト信号入力端子に、そのゲートが接続さ
れた第一の第二導電型MOSトランジスタと、 上記第一の第一導電型MOSトランジスタのドレイン及
び上記第一の第二導電型MOSトランジスタのドレイン
に、そのソースが接続され、上記クロック信号入力端子
に、そのゲートが接続された第二の第一導電型又は第二
導電型MOSトランジスタと、 該第二の第一導電型又は第二導電型MOSトランジスタ
のドレインに、その入力が接続された第一のラッチ回路
と、 該第一のラッチ回路の出力に、そのソースが接続され、
上記クロック信号入力端子が、そのゲートに接続された
第二の第二導電型又は第一導電型MOSトランジスタ
と、 該第二の第二導電型又は第一導電型MOSトランジスタ
のドレインに、その入力が接続され、その出力が、上記
データ信号出力端子に接続された第二のラッチ回路とを
設けて成ることを特徴とするセレクタ付フリップフロッ
プ回路。 - 【請求項2】 上記第一及び第二のラッチ回路が、それ
ぞれ、入力信号を反転出力する第一のインバータと、該
第一のインバータの出力信号を反転して上記第一のイン
バータの入力に帰還させる第二のインバータとから成
り、上記第一のインバータの駆動能力が上記第二のイン
バータの駆動能力より大であることを特徴とする、請求
項1に記載のセレクタ付フリップフロップ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8278478A JPH10126225A (ja) | 1996-10-22 | 1996-10-22 | セレクタ付フリップフロップ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8278478A JPH10126225A (ja) | 1996-10-22 | 1996-10-22 | セレクタ付フリップフロップ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10126225A true JPH10126225A (ja) | 1998-05-15 |
Family
ID=17597897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8278478A Pending JPH10126225A (ja) | 1996-10-22 | 1996-10-22 | セレクタ付フリップフロップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10126225A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100696959B1 (ko) | 2005-09-29 | 2007-03-20 | 주식회사 하이닉스반도체 | 플립플롭회로 |
-
1996
- 1996-10-22 JP JP8278478A patent/JPH10126225A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100696959B1 (ko) | 2005-09-29 | 2007-03-20 | 주식회사 하이닉스반도체 | 플립플롭회로 |
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