JPH10126225A - セレクタ付フリップフロップ回路 - Google Patents
セレクタ付フリップフロップ回路Info
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- JPH10126225A JPH10126225A JP8278478A JP27847896A JPH10126225A JP H10126225 A JPH10126225 A JP H10126225A JP 8278478 A JP8278478 A JP 8278478A JP 27847896 A JP27847896 A JP 27847896A JP H10126225 A JPH10126225 A JP H10126225A
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- mos transistor
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- inverter
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Abstract
(57)【要約】
【課題】 セレクタ付フリップフロップ回路に於いて、
セレクト信号及びクロック信号の反転信号を生成するイ
ンバータを不要とすることにより、該インバータのゲー
ト遅延に起因するクロックスキューによる動作速度の低
下の防止と、回路素子数の低減を図る。 【解決手段】 第一の入力データ信号ＡをＰチャネルＭ
ＯＳトランジスタＰ０１のソースに接続し、第二の入力
データ信号ＢをＮチャネルＭＯＳトランジスタＮ０１の
ソースに接続し、両トランジスタのゲートを共通接続し
てセレクト信号Ｓを入力し、両トランジスタのドレイン
を共通接続してフリップフロップ回路部へ入力すること
により、セレクト信号の反転信号と、該信号を生成する
インバータが不要となり、高速動作時のゲート遅延に起
因するクロックスキューによる誤動作が無くなり、周波
数マージンの向上が図れ、同時に回路規模の縮小も図れ
る。フリップフロップ回路部に於いても、トランスファ
ーゲート部を単一のＭＯＳトランスファーゲートによっ
て構成することにより、同様の効果が得られる。
セレクト信号及びクロック信号の反転信号を生成するイ
ンバータを不要とすることにより、該インバータのゲー
ト遅延に起因するクロックスキューによる動作速度の低
下の防止と、回路素子数の低減を図る。 【解決手段】 第一の入力データ信号ＡをＰチャネルＭ
ＯＳトランジスタＰ０１のソースに接続し、第二の入力
データ信号ＢをＮチャネルＭＯＳトランジスタＮ０１の
ソースに接続し、両トランジスタのゲートを共通接続し
てセレクト信号Ｓを入力し、両トランジスタのドレイン
を共通接続してフリップフロップ回路部へ入力すること
により、セレクト信号の反転信号と、該信号を生成する
インバータが不要となり、高速動作時のゲート遅延に起
因するクロックスキューによる誤動作が無くなり、周波
数マージンの向上が図れ、同時に回路規模の縮小も図れ
る。フリップフロップ回路部に於いても、トランスファ
ーゲート部を単一のＭＯＳトランスファーゲートによっ
て構成することにより、同様の効果が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、第一及び第二のデ
ータ信号入力端子、セレクト信号入力端子、クロック信
号入力端子、並びにデータ信号出力端子を有し、上記第
一及び第二のデータ信号入力端子の何れか一方の入力デ
ータ信号をセレクト信号により選択して保持・出力する
セレクタ付フリップフロップ回路に関するものである。
ータ信号入力端子、セレクト信号入力端子、クロック信
号入力端子、並びにデータ信号出力端子を有し、上記第
一及び第二のデータ信号入力端子の何れか一方の入力デ
ータ信号をセレクト信号により選択して保持・出力する
セレクタ付フリップフロップ回路に関するものである。
【０００２】
【従来の技術】ＬＳＩ開発に於いて、択一的にデータ信
号を保持・出力するセレクタ付フリップフロップ回路
は、ＡＴＰＧなどに於いて頻繁に使用される回路であ
る。
号を保持・出力するセレクタ付フリップフロップ回路
は、ＡＴＰＧなどに於いて頻繁に使用される回路であ
る。
【０００３】図３に、従来のセレクタ付フリップフロッ
プ回路の回路構成図を示す。
プ回路の回路構成図を示す。
【０００４】図に於いて、Ａ及びＢは、それぞれ、第一
及び第二のデータ信号入力端子、Ｓはセレクト信号入力
端子、ＣＫはクロック信号入力端子、Ｑはデータ信号出
力端子である。１、２、３及び４はＣＭＯＳインバー
タ、５、６、７及び８はＣＭＯＳトランスファーゲート
（ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳ
トランジスタの並列接続から成る）、９及び１０はラッ
チ回路（２つのインバータから成る）である。
及び第二のデータ信号入力端子、Ｓはセレクト信号入力
端子、ＣＫはクロック信号入力端子、Ｑはデータ信号出
力端子である。１、２、３及び４はＣＭＯＳインバー
タ、５、６、７及び８はＣＭＯＳトランスファーゲート
（ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳ
トランジスタの並列接続から成る）、９及び１０はラッ
チ回路（２つのインバータから成る）である。
【０００５】図３のセレクタ付フリップフロップ回路に
於いては、セレクト信号ＳをＣＭＯＳインバータ１で反
転させた信号ＳＢと、該信号ＳＢを更にＣＭＯＳインバ
ータ２で反転させた信号ＳＳとにより、ＣＭＯＳトラン
スファーゲート５及び６の何れか一方を択一的に導通状
態とすることができるようになっている。すなわち、セ
レクト信号ＳのレベルがＬレベルのときは、信号ＳＢが
Ｈレベル、信号ＳＳがＬレベルとなるので、ＣＭＯＳト
ランスファーゲート５がオンして、第一のデータ信号入
力端子Ａの入力データ信号がノード１１に伝達され、一
方、セレクト信号ＳのレベルがＨレベルのときは、信号
ＳＢがＬレベル、信号ＳＳがＨレベルとなるので、ＣＭ
ＯＳトランスファーゲート６がオンして、第二のデータ
信号入力端子Ｂの入力データ信号がノード１１に伝達さ
れる。また、クロック信号入力端子よりのクロック信号
ＣＫから、ＣＭＯＳインバータ３によりクロック信号Ｃ
ＫＢを、更にＣＭＯＳインバータ４によりクロック信号
ＣＫＳを作成し、該２つのクロック信号ＣＫＢ及びＣＫ
Ｓにより、２つのＣＭＯＳトランスファーゲート７及び
８のオン・オフを切り替える構成となっている。すなわ
ち、クロック信号ＣＫのレベルがＨレベルのときは、信
号ＣＫＢはＬレベル、信号ＣＫＳはＨレベルとなるの
で、ＣＭＯＳトランスファーゲート７がオン、ＣＭＯＳ
トランスファーゲート８がオフとなり、ノード１１の入
力データ信号がラッチ回路９に入力・保持され、クロッ
ク信号ＣＫのレベルがＬレベルのときは、信号ＣＫＢは
Ｈレベル、信号ＣＫＳはＬレベルとなるので、ＣＭＯＳ
トランスファーゲート７がオフ、ＣＭＯＳトランスファ
ーゲート８がオンとなり、保持データが出力端子Ｑより
出力される。
於いては、セレクト信号ＳをＣＭＯＳインバータ１で反
転させた信号ＳＢと、該信号ＳＢを更にＣＭＯＳインバ
ータ２で反転させた信号ＳＳとにより、ＣＭＯＳトラン
スファーゲート５及び６の何れか一方を択一的に導通状
態とすることができるようになっている。すなわち、セ
レクト信号ＳのレベルがＬレベルのときは、信号ＳＢが
Ｈレベル、信号ＳＳがＬレベルとなるので、ＣＭＯＳト
ランスファーゲート５がオンして、第一のデータ信号入
力端子Ａの入力データ信号がノード１１に伝達され、一
方、セレクト信号ＳのレベルがＨレベルのときは、信号
ＳＢがＬレベル、信号ＳＳがＨレベルとなるので、ＣＭ
ＯＳトランスファーゲート６がオンして、第二のデータ
信号入力端子Ｂの入力データ信号がノード１１に伝達さ
れる。また、クロック信号入力端子よりのクロック信号
ＣＫから、ＣＭＯＳインバータ３によりクロック信号Ｃ
ＫＢを、更にＣＭＯＳインバータ４によりクロック信号
ＣＫＳを作成し、該２つのクロック信号ＣＫＢ及びＣＫ
Ｓにより、２つのＣＭＯＳトランスファーゲート７及び
８のオン・オフを切り替える構成となっている。すなわ
ち、クロック信号ＣＫのレベルがＨレベルのときは、信
号ＣＫＢはＬレベル、信号ＣＫＳはＨレベルとなるの
で、ＣＭＯＳトランスファーゲート７がオン、ＣＭＯＳ
トランスファーゲート８がオフとなり、ノード１１の入
力データ信号がラッチ回路９に入力・保持され、クロッ
ク信号ＣＫのレベルがＬレベルのときは、信号ＣＫＢは
Ｈレベル、信号ＣＫＳはＬレベルとなるので、ＣＭＯＳ
トランスファーゲート７がオフ、ＣＭＯＳトランスファ
ーゲート８がオンとなり、保持データが出力端子Ｑより
出力される。
【０００６】以上のように、セレクト信号Ｓのレベルに
応じて、２つの入力データ信号Ａ又はＢの何れか一方を
選択して、該選択された入力データ信号を、クロック信
号ＣＫによって、入力・保持及び出力するものである。
応じて、２つの入力データ信号Ａ又はＢの何れか一方を
選択して、該選択された入力データ信号を、クロック信
号ＣＫによって、入力・保持及び出力するものである。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のセレクタ付フリップフロップ回路には、以下に示す
問題点があった。
来のセレクタ付フリップフロップ回路には、以下に示す
問題点があった。
【０００８】すなわち、上記従来のセレクタ付フリップ
フロップ回路に於いては、セレクト信号ＳをＣＭＯＳイ
ンバータ１で反転させた信号ＳＢと、該信号ＳＢを更に
ＣＭＯＳインバータ２で反転させた信号ＳＳとにより、
ＣＭＯＳトランスファーゲート５及び６を択一的に導通
させるものであるが、上記信号ＳＢと信号ＳＳは、ＣＭ
ＯＳインバータを介して生成されているため、入力セレ
クト信号Ｓが変化するときに、信号ＳＢと信号ＳＳとの
間のゲート遅延が、スイッチングのタイミングずれとな
ってしまう。このため、入力データ信号Ａ及びＢは、Ｃ
ＭＯＳインバータ１及び２によって引き起こされるタイ
ミングずれを考慮して、その値を確定或は保持しなけれ
ばならない。また、クロック信号ＣＫについても同様
に、ＣＫをＣＭＯＳインバータ３で反転させた信号ＣＫ
Ｂと、該信号ＣＫＢを更にＣＭＯＳインバータ４で反転
させた信号ＣＫＳとの間でのゲート遅延が、ＣＭＯＳト
ランスファーゲート７及び８のスイッチングのタイミン
グのずれとなり、入力データ信号Ａ及びＢは、このタイ
ミングずれをも考慮に入れて、その値を確定或は保持し
なければならない。したがって、これらのタイミングず
れにより動作周波数は大きく制約を受ける。昨今のＬＳ
Ｉ開発に於ける回路規模の増大及び動作周波数の高速化
の傾向に於いては、上記のようなタイミングずれの低減
は不可避の技術課題となってきている。
フロップ回路に於いては、セレクト信号ＳをＣＭＯＳイ
ンバータ１で反転させた信号ＳＢと、該信号ＳＢを更に
ＣＭＯＳインバータ２で反転させた信号ＳＳとにより、
ＣＭＯＳトランスファーゲート５及び６を択一的に導通
させるものであるが、上記信号ＳＢと信号ＳＳは、ＣＭ
ＯＳインバータを介して生成されているため、入力セレ
クト信号Ｓが変化するときに、信号ＳＢと信号ＳＳとの
間のゲート遅延が、スイッチングのタイミングずれとな
ってしまう。このため、入力データ信号Ａ及びＢは、Ｃ
ＭＯＳインバータ１及び２によって引き起こされるタイ
ミングずれを考慮して、その値を確定或は保持しなけれ
ばならない。また、クロック信号ＣＫについても同様
に、ＣＫをＣＭＯＳインバータ３で反転させた信号ＣＫ
Ｂと、該信号ＣＫＢを更にＣＭＯＳインバータ４で反転
させた信号ＣＫＳとの間でのゲート遅延が、ＣＭＯＳト
ランスファーゲート７及び８のスイッチングのタイミン
グのずれとなり、入力データ信号Ａ及びＢは、このタイ
ミングずれをも考慮に入れて、その値を確定或は保持し
なければならない。したがって、これらのタイミングず
れにより動作周波数は大きく制約を受ける。昨今のＬＳ
Ｉ開発に於ける回路規模の増大及び動作周波数の高速化
の傾向に於いては、上記のようなタイミングずれの低減
は不可避の技術課題となってきている。
【０００９】本発明は、上記課題を解決すべくなされた
ものであり、セレクト信号とクロック信号の内部遅延を
無くして高速動作を可能としたセレクタ付フリップフロ
ップ回路を提供するものである。
ものであり、セレクト信号とクロック信号の内部遅延を
無くして高速動作を可能としたセレクタ付フリップフロ
ップ回路を提供するものである。
【００１０】
【課題を解決するための手段】本発明のセレクタ付フリ
ップフロップ回路は、第一及び第二のデータ信号入力端
子、セレクト信号入力端子、クロック信号入力端子、並
びにデータ信号出力端子を有し、上記第一及び第二のデ
ータ信号入力端子の何れか一方の入力データ信号をセレ
クト信号により選択して保持・出力するセレクタ付フリ
ップフロップ回路に於いて、上記第一のデータ信号入力
端子に、そのソースが接続され、上記セレクト信号入力
端子に、そのゲートが接続された第一の第一導電型ＭＯ
Ｓトランジスタと、上記第二のデータ信号入力端子に、
そのソースが接続され、上記セレクト信号入力端子に、
そのゲートが接続された第一の第二導電型ＭＯＳトラン
ジスタと、上記第一の第一導電型ＭＯＳトランジスタの
ドレイン及び上記第一の第二導電型ＭＯＳトランジスタ
のドレインに、そのソースが接続され、上記クロック信
号入力端子に、そのゲートが接続された第二の第一導電
型又は第二導電型ＭＯＳトランジスタと、該第二の第一
導電型又は第二導電型ＭＯＳトランジスタのドレイン
に、その入力が接続された第一のラッチ回路と、該第一
のラッチ回路の出力に、そのソースが接続され、上記ク
ロック信号入力端子が、そのゲートに接続された第二の
第二導電型又は第一導電型ＭＯＳトランジスタと、該第
二の第二導電型又は第一導電型ＭＯＳトランジスタのド
レインに、その入力が接続され、その出力が、上記デー
タ信号出力端子に接続された第二のラッチ回路とを設け
て成ることを特徴とするものである。
ップフロップ回路は、第一及び第二のデータ信号入力端
子、セレクト信号入力端子、クロック信号入力端子、並
びにデータ信号出力端子を有し、上記第一及び第二のデ
ータ信号入力端子の何れか一方の入力データ信号をセレ
クト信号により選択して保持・出力するセレクタ付フリ
ップフロップ回路に於いて、上記第一のデータ信号入力
端子に、そのソースが接続され、上記セレクト信号入力
端子に、そのゲートが接続された第一の第一導電型ＭＯ
Ｓトランジスタと、上記第二のデータ信号入力端子に、
そのソースが接続され、上記セレクト信号入力端子に、
そのゲートが接続された第一の第二導電型ＭＯＳトラン
ジスタと、上記第一の第一導電型ＭＯＳトランジスタの
ドレイン及び上記第一の第二導電型ＭＯＳトランジスタ
のドレインに、そのソースが接続され、上記クロック信
号入力端子に、そのゲートが接続された第二の第一導電
型又は第二導電型ＭＯＳトランジスタと、該第二の第一
導電型又は第二導電型ＭＯＳトランジスタのドレイン
に、その入力が接続された第一のラッチ回路と、該第一
のラッチ回路の出力に、そのソースが接続され、上記ク
ロック信号入力端子が、そのゲートに接続された第二の
第二導電型又は第一導電型ＭＯＳトランジスタと、該第
二の第二導電型又は第一導電型ＭＯＳトランジスタのド
レインに、その入力が接続され、その出力が、上記デー
タ信号出力端子に接続された第二のラッチ回路とを設け
て成ることを特徴とするものである。
【００１１】また、本発明のセレクタ付フリップフロッ
プ回路は、上記構成のセレクタ付フリップフロップ回路
に於いて、上記第一及び第二のラッチ回路が、それぞ
れ、入力信号を反転出力する第一のインバータと、該第
一のインバータの出力信号を反転して上記第一のインバ
ータの入力に帰還させる第二のインバータとから成り、
上記第一のインバータの駆動能力が上記第二のインバー
タの駆動能力より大であることを特徴とするものであ
る。
プ回路は、上記構成のセレクタ付フリップフロップ回路
に於いて、上記第一及び第二のラッチ回路が、それぞ
れ、入力信号を反転出力する第一のインバータと、該第
一のインバータの出力信号を反転して上記第一のインバ
ータの入力に帰還させる第二のインバータとから成り、
上記第一のインバータの駆動能力が上記第二のインバー
タの駆動能力より大であることを特徴とするものであ
る。
【００１２】かかる本発明によれば、セレクト信号及び
クロック信号を、互いに相補的な導通電位を持つＭＯＳ
トランジスタのゲートに直接供給することにより、スイ
ッチング遅延のないセレクタ付フリップフロップ回路を
実現することができるものである。しかも、従来と比較
して極めて少ない素子数及び配線数にて実現することが
できるものであり、ＬＳＩチップ上の回路面積も著しく
縮小することができるものである。
クロック信号を、互いに相補的な導通電位を持つＭＯＳ
トランジスタのゲートに直接供給することにより、スイ
ッチング遅延のないセレクタ付フリップフロップ回路を
実現することができるものである。しかも、従来と比較
して極めて少ない素子数及び配線数にて実現することが
できるものであり、ＬＳＩチップ上の回路面積も著しく
縮小することができるものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面に基づき詳細に説明する。
て、図面に基づき詳細に説明する。
【００１４】図１は、本発明の第一の実施形態の回路構
成図である。本実施形態のセレクタ付フリップフロップ
回路は、クロック信号ＣＫの立ち上がりに同期して、セ
レクト信号Ｓにより選択されたデータ信号を処理する回
路構成となっているものである。
成図である。本実施形態のセレクタ付フリップフロップ
回路は、クロック信号ＣＫの立ち上がりに同期して、セ
レクト信号Ｓにより選択されたデータ信号を処理する回
路構成となっているものである。
【００１５】図に於いて、Ａ及びＢは、それぞれ、第一
及び第二のデータ信号入力端子、Ｓはセレクト信号入力
端子、ＣＫはクロック信号入力端子、Ｑはデータ信号出
力端子である。また、Ｐ０１及びＰ０２は、それぞれ、
ＰチャネルＭＯＳトランジスタ、Ｎ０１及びＮ０２は、
それぞれ、ＮチャネルＭＯＳトランジスタ、ＬＡ０１及
びＬＡ０２は、それぞれ、２つのＣＭＯＳインバータＩ
ＮＶ０１及びＩＮＶ０２から成るラッチ回路である。な
お、ラッチ回路を構成するインバータＩＮＶ０２の駆動
能力は、同じくラッチ回路を構成するインバータＩＮＶ
０１の駆動能力より小さく設定されている。
及び第二のデータ信号入力端子、Ｓはセレクト信号入力
端子、ＣＫはクロック信号入力端子、Ｑはデータ信号出
力端子である。また、Ｐ０１及びＰ０２は、それぞれ、
ＰチャネルＭＯＳトランジスタ、Ｎ０１及びＮ０２は、
それぞれ、ＮチャネルＭＯＳトランジスタ、ＬＡ０１及
びＬＡ０２は、それぞれ、２つのＣＭＯＳインバータＩ
ＮＶ０１及びＩＮＶ０２から成るラッチ回路である。な
お、ラッチ回路を構成するインバータＩＮＶ０２の駆動
能力は、同じくラッチ回路を構成するインバータＩＮＶ
０１の駆動能力より小さく設定されている。
【００１６】図に示すように、本実施形態に於いては、
ＰチャネルＭＯＳトランジスタＰ０１のソースに第一の
データ信号入力端子Ａが接続され、また、ＮチャネルＭ
ＯＳトランジスタＮ０１のソースに第二のデータ信号入
力端子Ｂが接続され、更に、両トランジスタＰ０１及び
Ｎ０１のゲートが共通接続されて、該共通接続ゲートに
セレクト信号入力端子Ｓが接続された構成となってい
る。したがって、セレクト信号Ｓのレベルにより、上記
両トランジスタＰ０１及びＮ０１の何れか一方が択一的
にオン状態となり、該両トランジスタのドレインを共通
接続したノードＮに、選択された側の入力端子Ａ又はＢ
のデータ信号が伝達される。すなわち、セレクト信号Ｓ
がＬレベルのときは、ＰチャネルＭＯＳトランジスタＰ
０１がオンして、入力端子Ａのデータ信号がノードＮに
伝えられ、一方、セレクト信号ＳがＨレベルのときは、
ＮチャネルＭＯＳトランジスタＮ０１がオンして、入力
端子Ｂのデータ信号がノードＮに伝えられる。
ＰチャネルＭＯＳトランジスタＰ０１のソースに第一の
データ信号入力端子Ａが接続され、また、ＮチャネルＭ
ＯＳトランジスタＮ０１のソースに第二のデータ信号入
力端子Ｂが接続され、更に、両トランジスタＰ０１及び
Ｎ０１のゲートが共通接続されて、該共通接続ゲートに
セレクト信号入力端子Ｓが接続された構成となってい
る。したがって、セレクト信号Ｓのレベルにより、上記
両トランジスタＰ０１及びＮ０１の何れか一方が択一的
にオン状態となり、該両トランジスタのドレインを共通
接続したノードＮに、選択された側の入力端子Ａ又はＢ
のデータ信号が伝達される。すなわち、セレクト信号Ｓ
がＬレベルのときは、ＰチャネルＭＯＳトランジスタＰ
０１がオンして、入力端子Ａのデータ信号がノードＮに
伝えられ、一方、セレクト信号ＳがＨレベルのときは、
ＮチャネルＭＯＳトランジスタＮ０１がオンして、入力
端子Ｂのデータ信号がノードＮに伝えられる。
【００１７】また、クロック信号ＣＫのレベルがＬレベ
ルのときは、ＰチャネルＭＯＳトランジスタＰ０２がオ
ンして、ＮチャネルＭＯＳトランジスタＮ０２がオフと
なるため、ノードＮの入力データ信号は、ラッチ回路Ｌ
Ａ０１に入力・保持される。ラッチ回路Ｌ０１に於いて
は、上述の通り、インバータＩＮＶ０２の駆動能力をイ
ンバータＩＮＶ０１の駆動能力よりも小さくしているた
め、入力された信号レベルが安定に保持されることにな
る。続いて、クロック信号ＣＫがＨレベルに変化する
と、ＰチャネルＭＯＳトランジスタＰ０２はオフとな
り、ＮチャネルＭＯＳトランジスタＮ０２がオンとなる
ので、ラッチ回路ＬＡ０１からラッチ回路ＬＡ０２に信
号が伝わり、保持データが出力端子Ｑより出力される。
再び、クロック信号ＣＫがＬレベルになると、Ｐチャネ
ルＭＯＳトランジスタＰ０１がオンして、新たなノード
Ｎの入力データ信号が、ラッチ回路ＬＡ０１に取り込ま
れる。このとき、ＮチャネルＭＯＳトランジスタＮ０２
はオフとなっているので、ラッチ回路ＬＡ０２は前のデ
ータを保持しており、該データが出力端子Ｑより出力さ
れている。
ルのときは、ＰチャネルＭＯＳトランジスタＰ０２がオ
ンして、ＮチャネルＭＯＳトランジスタＮ０２がオフと
なるため、ノードＮの入力データ信号は、ラッチ回路Ｌ
Ａ０１に入力・保持される。ラッチ回路Ｌ０１に於いて
は、上述の通り、インバータＩＮＶ０２の駆動能力をイ
ンバータＩＮＶ０１の駆動能力よりも小さくしているた
め、入力された信号レベルが安定に保持されることにな
る。続いて、クロック信号ＣＫがＨレベルに変化する
と、ＰチャネルＭＯＳトランジスタＰ０２はオフとな
り、ＮチャネルＭＯＳトランジスタＮ０２がオンとなる
ので、ラッチ回路ＬＡ０１からラッチ回路ＬＡ０２に信
号が伝わり、保持データが出力端子Ｑより出力される。
再び、クロック信号ＣＫがＬレベルになると、Ｐチャネ
ルＭＯＳトランジスタＰ０１がオンして、新たなノード
Ｎの入力データ信号が、ラッチ回路ＬＡ０１に取り込ま
れる。このとき、ＮチャネルＭＯＳトランジスタＮ０２
はオフとなっているので、ラッチ回路ＬＡ０２は前のデ
ータを保持しており、該データが出力端子Ｑより出力さ
れている。
【００１８】以上の説明から明らかなように、本発明の
セレクタ付フリップフロップ回路に於いては、セレクト
信号Ｓとクロック信号ＣＫの入力タイミングが、Ｐチャ
ネルＭＯＳトランジスタＰ０１及びＮ０２チャネルＭＯ
ＳトランジスタＮ０１と、ＰチャネルＭＯＳトランジス
タＰ０２及びＮチャネルＭＯＳトランジスタＮ０２と
で、それぞれ、同一タイミングとなるので、タイミング
ずれによる動作周波数の影響を受けずに済み、より高速
での使用が可能となるものである。また、従来の回路構
成と比較して、本発明の回路構成によれば、ＣＭＯＳイ
ンバータ４個分とＭＯＳトランジスタ４個分の素子が削
減された構成となっており、大幅な素子数の低減、すな
わち、回路面積の縮小が実現できているものである。
セレクタ付フリップフロップ回路に於いては、セレクト
信号Ｓとクロック信号ＣＫの入力タイミングが、Ｐチャ
ネルＭＯＳトランジスタＰ０１及びＮ０２チャネルＭＯ
ＳトランジスタＮ０１と、ＰチャネルＭＯＳトランジス
タＰ０２及びＮチャネルＭＯＳトランジスタＮ０２と
で、それぞれ、同一タイミングとなるので、タイミング
ずれによる動作周波数の影響を受けずに済み、より高速
での使用が可能となるものである。また、従来の回路構
成と比較して、本発明の回路構成によれば、ＣＭＯＳイ
ンバータ４個分とＭＯＳトランジスタ４個分の素子が削
減された構成となっており、大幅な素子数の低減、すな
わち、回路面積の縮小が実現できているものである。
【００１９】以上で、本発明の第一の実施形態の説明を
終わる。
終わる。
【００２０】次に、本発明の第二の実施形態について、
図面に基づき詳細に説明する。
図面に基づき詳細に説明する。
【００２１】図２は、本発明の第二の実施形態の回路構
成図である。
成図である。
【００２２】第一の実施形態との相違点は、Ｐチャネル
ＭＯＳトランジスタＰ０２とＮチャネルＭＯＳトランジ
スタＮ０２の配置を入れ替えている点である。これによ
り、本実施形態のセレクタ付フリップフロップ回路は、
クロック信号ＣＫの立ち下がりに同期して処理を行う回
路構成となっているものである。
ＭＯＳトランジスタＰ０２とＮチャネルＭＯＳトランジ
スタＮ０２の配置を入れ替えている点である。これによ
り、本実施形態のセレクタ付フリップフロップ回路は、
クロック信号ＣＫの立ち下がりに同期して処理を行う回
路構成となっているものである。
【００２３】以下、詳細に説明する。
【００２４】図に於いて、Ａ及びＢは、それぞれ、第一
及び第二のデータ信号入力端子、Ｓはセレクト信号入力
端子、ＣＫはクロック信号入力端子、Ｑはデータ信号出
力端子である。また、Ｐ０１及びＰ０２は、それぞれ、
ＰチャネルＭＯＳトランジスタ、Ｎ０１及びＮ０２は、
それぞれ、ＮチャネルＭＯＳトランジスタ、ＬＡ０１及
びＬＡ０２は、それぞれ、２つのＣＭＯＳインバータＩ
ＮＶ０１及びＩＮＶ０２から成るラッチ回路である。な
お、ラッチ回路を構成するインバータＩＮＶ０２の駆動
能力は、同じくラッチ回路を構成するインバータＩＮＶ
０１の駆動能力より小さく設定されている。
及び第二のデータ信号入力端子、Ｓはセレクト信号入力
端子、ＣＫはクロック信号入力端子、Ｑはデータ信号出
力端子である。また、Ｐ０１及びＰ０２は、それぞれ、
ＰチャネルＭＯＳトランジスタ、Ｎ０１及びＮ０２は、
それぞれ、ＮチャネルＭＯＳトランジスタ、ＬＡ０１及
びＬＡ０２は、それぞれ、２つのＣＭＯＳインバータＩ
ＮＶ０１及びＩＮＶ０２から成るラッチ回路である。な
お、ラッチ回路を構成するインバータＩＮＶ０２の駆動
能力は、同じくラッチ回路を構成するインバータＩＮＶ
０１の駆動能力より小さく設定されている。
【００２５】図に示すように、本実施形態に於いては、
ＰチャネルＭＯＳトランジスタＰ０１のソースに第一の
データ信号入力端子Ａが接続され、また、ＮチャネルＭ
ＯＳトランジスタＮ０１のソースに第二のデータ信号入
力端子Ｂが接続され、更に、両トランジスタＰ０１及び
Ｎ０１のゲートが共通接続されて、該共通接続ゲートに
セレクト信号入力端子Ｓが接続された構成となってい
る。したがって、セレクト信号Ｓのレベルにより、上記
両トランジスタＰ０１及びＮ０１の何れか一方が択一的
にオン状態となり、該両トランジスタのドレインを共通
接続したノードＮに、選択された側の入力端子Ａ又はＢ
の入力データ信号が伝達される。すなわち、セレクト信
号ＳがＬレベルのときは、ＰチャネルＭＯＳトランジス
タＰ０１がオンして、入力端子Ａのデータ信号がノード
Ｎに伝えられ、一方、セレクト信号ＳがＨレベルのとき
は、ＮチャネルＭＯＳトランジスタＮ０１がオンして、
入力端子Ｂのデータ信号がノードＮに伝えられる。
ＰチャネルＭＯＳトランジスタＰ０１のソースに第一の
データ信号入力端子Ａが接続され、また、ＮチャネルＭ
ＯＳトランジスタＮ０１のソースに第二のデータ信号入
力端子Ｂが接続され、更に、両トランジスタＰ０１及び
Ｎ０１のゲートが共通接続されて、該共通接続ゲートに
セレクト信号入力端子Ｓが接続された構成となってい
る。したがって、セレクト信号Ｓのレベルにより、上記
両トランジスタＰ０１及びＮ０１の何れか一方が択一的
にオン状態となり、該両トランジスタのドレインを共通
接続したノードＮに、選択された側の入力端子Ａ又はＢ
の入力データ信号が伝達される。すなわち、セレクト信
号ＳがＬレベルのときは、ＰチャネルＭＯＳトランジス
タＰ０１がオンして、入力端子Ａのデータ信号がノード
Ｎに伝えられ、一方、セレクト信号ＳがＨレベルのとき
は、ＮチャネルＭＯＳトランジスタＮ０１がオンして、
入力端子Ｂのデータ信号がノードＮに伝えられる。
【００２６】また、クロック信号ＣＫのレベルがＨレベ
ルのときは、ＮチャネルＭＯＳトランジスタＮ０２がオ
ンして、ＰチャネルＭＯＳトランジスタＰ０２がオフと
なるため、ノードＮの入力データ信号は、ラッチ回路Ｌ
Ａ０１に入力・保持される。ラッチ回路Ｌ０１に於いて
は、上述の通り、インバータＩＮＶ０２の駆動能力をイ
ンバータＩＮＶ０１の駆動能力よりも小さくしているた
め、入力されたレベルが安定に保持されることになる。
続いて、クロック信号ＣＫがＬレベルに変化すると、Ｎ
チャネルＭＯＳトランジスタＮ０２はオフとなり、Ｐチ
ャネルＭＯＳトランジスタＰ０２がオンとなるので、ラ
ッチ回路ＬＡ０１からラッチ回路ＬＡ０２に信号が伝わ
り、保持データが出力端子Ｑより出力される。再び、ク
ロック信号ＣＫがＨレベルになると、ＮチャネルＭＯＳ
トランジスタＮ０２がオンして、新たなノードＮの入力
データ信号が、ラッチ回路ＬＡ０１に取り込まれる。こ
のとき、ＰチャネルＭＯＳトランジスタＰ０２はオフと
なっているので、ラッチ回路ＬＡ０２は前のデータを保
持しており、該データが出力端子Ｑより出力されてい
る。
ルのときは、ＮチャネルＭＯＳトランジスタＮ０２がオ
ンして、ＰチャネルＭＯＳトランジスタＰ０２がオフと
なるため、ノードＮの入力データ信号は、ラッチ回路Ｌ
Ａ０１に入力・保持される。ラッチ回路Ｌ０１に於いて
は、上述の通り、インバータＩＮＶ０２の駆動能力をイ
ンバータＩＮＶ０１の駆動能力よりも小さくしているた
め、入力されたレベルが安定に保持されることになる。
続いて、クロック信号ＣＫがＬレベルに変化すると、Ｎ
チャネルＭＯＳトランジスタＮ０２はオフとなり、Ｐチ
ャネルＭＯＳトランジスタＰ０２がオンとなるので、ラ
ッチ回路ＬＡ０１からラッチ回路ＬＡ０２に信号が伝わ
り、保持データが出力端子Ｑより出力される。再び、ク
ロック信号ＣＫがＨレベルになると、ＮチャネルＭＯＳ
トランジスタＮ０２がオンして、新たなノードＮの入力
データ信号が、ラッチ回路ＬＡ０１に取り込まれる。こ
のとき、ＰチャネルＭＯＳトランジスタＰ０２はオフと
なっているので、ラッチ回路ＬＡ０２は前のデータを保
持しており、該データが出力端子Ｑより出力されてい
る。
【００２７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、相補的なＭＯＳトランジスタを使用して、共通の
セレクト信号と共通のクロック信号とにより、スイッチ
ングを行う回路構成によって、スイッチング遅延の無い
高速動作のセレクタ付フリップフロップ回路を実現でき
るものである。更に、本発明によれば、素子数が従来よ
り大幅に低減されているため、チップ面積の縮小と、消
費電力の大幅な低減を図ることができるものである。
れば、相補的なＭＯＳトランジスタを使用して、共通の
セレクト信号と共通のクロック信号とにより、スイッチ
ングを行う回路構成によって、スイッチング遅延の無い
高速動作のセレクタ付フリップフロップ回路を実現でき
るものである。更に、本発明によれば、素子数が従来よ
り大幅に低減されているため、チップ面積の縮小と、消
費電力の大幅な低減を図ることができるものである。
【図１】本発明の第一の実施形態の回路構成図である。
【図２】本発明の第二の実施形態の回路構成図である。
【図３】従来のセレクタ付フリップフロップ回路の回路
構成図である。
構成図である。
Ａ、Ｂ データ信号入力端子 Ｓ セレクト信号入力端子 ＣＫ クロック信号入力端子 Ｑ データ信号出力端子 Ｐ０１、Ｐ０２ ＰチャネルＭＯＳトランジス
タ Ｎ０１、Ｎ０２ ＮチャネルＭＯＳトランジス
タ ＬＡ０１、ＬＡ０２ ラッチ回路 ＩＮＶ０１、ＩＮＶ０２ ＣＭＯＳインバータ
タ Ｎ０１、Ｎ０２ ＮチャネルＭＯＳトランジス
タ ＬＡ０１、ＬＡ０２ ラッチ回路 ＩＮＶ０１、ＩＮＶ０２ ＣＭＯＳインバータ
Claims (2)
- 【請求項１】 第一及び第二のデータ信号入力端子、セ
レクト信号入力端子、クロック信号入力端子、並びにデ
ータ信号出力端子を有し、上記第一及び第二のデータ信
号入力端子の何れか一方の入力データ信号をセレクト信
号により選択して保持・出力するセレクタ付フリップフ
ロップ回路に於いて、 上記第一のデータ信号入力端子に、そのソースが接続さ
れ、上記セレクト信号入力端子に、そのゲートが接続さ
れた第一の第一導電型ＭＯＳトランジスタと、 上記第二のデータ信号入力端子に、そのソースが接続さ
れ、上記セレクト信号入力端子に、そのゲートが接続さ
れた第一の第二導電型ＭＯＳトランジスタと、 上記第一の第一導電型ＭＯＳトランジスタのドレイン及
び上記第一の第二導電型ＭＯＳトランジスタのドレイン
に、そのソースが接続され、上記クロック信号入力端子
に、そのゲートが接続された第二の第一導電型又は第二
導電型ＭＯＳトランジスタと、 該第二の第一導電型又は第二導電型ＭＯＳトランジスタ
のドレインに、その入力が接続された第一のラッチ回路
と、 該第一のラッチ回路の出力に、そのソースが接続され、
上記クロック信号入力端子が、そのゲートに接続された
第二の第二導電型又は第一導電型ＭＯＳトランジスタ
と、 該第二の第二導電型又は第一導電型ＭＯＳトランジスタ
のドレインに、その入力が接続され、その出力が、上記
データ信号出力端子に接続された第二のラッチ回路とを
設けて成ることを特徴とするセレクタ付フリップフロッ
プ回路。 - 【請求項２】 上記第一及び第二のラッチ回路が、それ
ぞれ、入力信号を反転出力する第一のインバータと、該
第一のインバータの出力信号を反転して上記第一のイン
バータの入力に帰還させる第二のインバータとから成
り、上記第一のインバータの駆動能力が上記第二のイン
バータの駆動能力より大であることを特徴とする、請求
項１に記載のセレクタ付フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278478A JPH10126225A (ja) | 1996-10-22 | 1996-10-22 | セレクタ付フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8278478A JPH10126225A (ja) | 1996-10-22 | 1996-10-22 | セレクタ付フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126225A true JPH10126225A (ja) | 1998-05-15 |
Family
ID=17597897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278478A Pending JPH10126225A (ja) | 1996-10-22 | 1996-10-22 | セレクタ付フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10126225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696959B1 (ko) | 2005-09-29 | 2007-03-20 | 주식회사 하이닉스반도체 | 플립플롭회로 |
-
1996
- 1996-10-22 JP JP8278478A patent/JPH10126225A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696959B1 (ko) | 2005-09-29 | 2007-03-20 | 주식회사 하이닉스반도체 | 플립플롭회로 |
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