JPH04261217A - 演算回路 - Google Patents
演算回路Info
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- JPH04261217A JPH04261217A JP4304191A JP4304191A JPH04261217A JP H04261217 A JPH04261217 A JP H04261217A JP 4304191 A JP4304191 A JP 4304191A JP 4304191 A JP4304191 A JP 4304191A JP H04261217 A JPH04261217 A JP H04261217A
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- transistors
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- 238000009825 accumulation Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は演算回路、特にDSP
に用いて好適な演算回路に関する。
に用いて好適な演算回路に関する。
【0002】
【従来の技術】従来の演算回路、例えば、CPL(Co
mplementary Pass Transist
er Logic)演算回路が図6に示されている。こ
のCPL演算回路〔以下、単に演算回路と称する〕80
は、図示のように供給される信号A、Bの論理レベルの
組み合わせによって、イクスクルーシブオア出力と、イ
クスクルーシブノア出力を得る2項演算器である。
mplementary Pass Transist
er Logic)演算回路が図6に示されている。こ
のCPL演算回路〔以下、単に演算回路と称する〕80
は、図示のように供給される信号A、Bの論理レベルの
組み合わせによって、イクスクルーシブオア出力と、イ
クスクルーシブノア出力を得る2項演算器である。
【0003】この演算回路80は、端子81〜86に加
えられる信号A、Bの組合わせを変えることによって、
AND,NAND,OR,NOR,EXOR,EXNO
R等の各種ロジック回路を構成することができる。尚、
以下の説明に於いて、論理レベルの反転している信号に
は、“*”を付すものとする。例えば、上述の信号A、
Bの論理レベルが反転している信号を、“A*”、“B
*”のように表すものとする。
えられる信号A、Bの組合わせを変えることによって、
AND,NAND,OR,NOR,EXOR,EXNO
R等の各種ロジック回路を構成することができる。尚、
以下の説明に於いて、論理レベルの反転している信号に
は、“*”を付すものとする。例えば、上述の信号A、
Bの論理レベルが反転している信号を、“A*”、“B
*”のように表すものとする。
【0004】図6の構成に於いて、端子81とインバー
タ88の間にはパストランジスタ90が配され、端子8
2とインバータ88の間にはパストランジスタ91が配
されている。端子83とインバータ89の間にはパスト
ランジスタ92が配され、端子84とインバータ89の
間にはパストランジスタ93が配されている。上述のパ
ストランジスタ90、93のゲートは端子85に接続さ
れており、パストランジスタ91、92のゲートは端子
86に接続されている。このパストランジスタ90〜9
3は、スイッチング手段として用いられる。
タ88の間にはパストランジスタ90が配され、端子8
2とインバータ88の間にはパストランジスタ91が配
されている。端子83とインバータ89の間にはパスト
ランジスタ92が配され、端子84とインバータ89の
間にはパストランジスタ93が配されている。上述のパ
ストランジスタ90、93のゲートは端子85に接続さ
れており、パストランジスタ91、92のゲートは端子
86に接続されている。このパストランジスタ90〜9
3は、スイッチング手段として用いられる。
【0005】このインバータ88、89が用いられてい
る理由は、この種の演算回路80ではNチャンネルトラ
ンジスタのみでロジックが構成されているため、高速で
ある反面、ハイレベルの電位がしきい値電圧Vthだけ
低下してしまう。これを防止するため、演算回路80毎
にバッファとしてのインバータ88、89を入れてレベ
ルの補正を行うと共に、ドライブ能力を強化しているこ
とによるものである。
る理由は、この種の演算回路80ではNチャンネルトラ
ンジスタのみでロジックが構成されているため、高速で
ある反面、ハイレベルの電位がしきい値電圧Vthだけ
低下してしまう。これを防止するため、演算回路80毎
にバッファとしてのインバータ88、89を入れてレベ
ルの補正を行うと共に、ドライブ能力を強化しているこ
とによるものである。
【0006】端子82、84には信号Aが供給され、端
子81、83には信号A*が供給される。また、端子8
6には信号Bが供給され、端子85には信号B*が供給
される。パストランジスタ90、93、或いはパストラ
ンジスタ91、92の内の何れか一組が信号B、信号B
*によって、オンすると、インバータ88から端子95
を介してイクスクルーシブオア出力が取出され、また、
インバータ89から端子96を介してイクスクルーシブ
ノア出力が取出される。インバータ88、89はCMO
Sインバータが用いられており、レベルシフト用のバッ
ファをも兼ねている。
子81、83には信号A*が供給される。また、端子8
6には信号Bが供給され、端子85には信号B*が供給
される。パストランジスタ90、93、或いはパストラ
ンジスタ91、92の内の何れか一組が信号B、信号B
*によって、オンすると、インバータ88から端子95
を介してイクスクルーシブオア出力が取出され、また、
インバータ89から端子96を介してイクスクルーシブ
ノア出力が取出される。インバータ88、89はCMO
Sインバータが用いられており、レベルシフト用のバッ
ファをも兼ねている。
【0007】
【発明が解決しようとする課題】上述の演算回路80は
、比較的、高速ではあるが、ビデオ信号処理用のDSP
に適用するために、より一層の高速化が望まれていた。
、比較的、高速ではあるが、ビデオ信号処理用のDSP
に適用するために、より一層の高速化が望まれていた。
【0008】ところで、従来からレジスタを信号経路中
に配するパイプライン処理によって、高速化を実現でき
ることが知られている。このレジスタとしては、図7に
示されるようなダイナミック型のレジスタが用いられる
ことがある。
に配するパイプライン処理によって、高速化を実現でき
ることが知られている。このレジスタとしては、図7に
示されるようなダイナミック型のレジスタが用いられる
ことがある。
【0009】図7に示されるように、ダイナミック型の
レジスタ75は、NチャンネルとPチャンネルのトラン
ジスタをトランスミッション型に組み合わせてクロック
セクション66、68を構成する。そして、このクロッ
クセクション66、68の間にインバータ67を配し、
また、クロックセクション68と端子70の間にインバ
ータ69を配してなるものである。そして、端子71〜
74に、2相のクロック信号を加えることによって、レ
ジスタ機能を持たせるようにしたものである。尚、65
は端子である。
レジスタ75は、NチャンネルとPチャンネルのトラン
ジスタをトランスミッション型に組み合わせてクロック
セクション66、68を構成する。そして、このクロッ
クセクション66、68の間にインバータ67を配し、
また、クロックセクション68と端子70の間にインバ
ータ69を配してなるものである。そして、端子71〜
74に、2相のクロック信号を加えることによって、レ
ジスタ機能を持たせるようにしたものである。尚、65
は端子である。
【0010】しかしながら、一般的にレジスタを用いる
と、回路規模が大きくなり、また消費電力が増加してし
まうという問題点があった。
と、回路規模が大きくなり、また消費電力が増加してし
まうという問題点があった。
【0011】従って、この発明の目的は、回路規模を大
きくすることなく、より一層の高速化と低消費電力化を
実現し得る演算回路を提供することにある。
きくすることなく、より一層の高速化と低消費電力化を
実現し得る演算回路を提供することにある。
【0012】
【課題を解決するための手段】この発明に係る演算回路
では、一対のパストランジスタと、制御信号によってス
イッチングされるトランジスタと、インバータとからな
る構成としている。
では、一対のパストランジスタと、制御信号によってス
イッチングされるトランジスタと、インバータとからな
る構成としている。
【0013】
【作用】一対のパストランジスタとインバータの間に、
制御信号によってスイッチングされるトランジスタが挿
入されている。インバータには入力容量が存在するため
、トランジスタの動作時、インバータに供給される信号
によって入力容量が充電される。
制御信号によってスイッチングされるトランジスタが挿
入されている。インバータには入力容量が存在するため
、トランジスタの動作時、インバータに供給される信号
によって入力容量が充電される。
【0014】そして、制御信号によって上述のトランジ
スタの非動作時には、入力容量の電位が保持される。従
って、演算回路そのものに回路規模を増加させることな
くラッチ機能或いはレジスタ機能を持たせることが可能
となり、これによって、回路規模を増加させることなく
、より一層の高速化と低消費電力化を実現できる。
スタの非動作時には、入力容量の電位が保持される。従
って、演算回路そのものに回路規模を増加させることな
くラッチ機能或いはレジスタ機能を持たせることが可能
となり、これによって、回路規模を増加させることなく
、より一層の高速化と低消費電力化を実現できる。
【0015】
【実施例】以下、この発明の一の実施例について図1及
び図2を参照して説明する。CPL演算回路〔以下、単
に演算回路と称する〕1は、図示のように供給される信
号A、Bの論理レベルの組み合わせによって、イクスク
ルーシブオア出力と、イクスクルーシブノア出力を得る
2項演算器である。演算回路1は、前述したように端子
1〜6に加えられる信号A、Bの組合わせを変えること
によって、各種ロジック回路を構成することが可能であ
る。尚、以下の説明に於いて、論理レベルの反転してい
る信号には、“*”を付すものとする。例えば、上述の
信号A、Bの論理レベルが反転している信号を、“A*
”、“B*”として表すものとする。
び図2を参照して説明する。CPL演算回路〔以下、単
に演算回路と称する〕1は、図示のように供給される信
号A、Bの論理レベルの組み合わせによって、イクスク
ルーシブオア出力と、イクスクルーシブノア出力を得る
2項演算器である。演算回路1は、前述したように端子
1〜6に加えられる信号A、Bの組合わせを変えること
によって、各種ロジック回路を構成することが可能であ
る。尚、以下の説明に於いて、論理レベルの反転してい
る信号には、“*”を付すものとする。例えば、上述の
信号A、Bの論理レベルが反転している信号を、“A*
”、“B*”として表すものとする。
【0016】図1の構成に於いて、端子1とインバータ
8の間にはパストランジスタ10、トランジスタ11が
配され、端子2とインバータ8の間にはパストランジス
タ12、トランジスタ11が配されている。また、端子
3とインバータ9の間にはパストランジスタ13、トラ
ンジスタ14が配され、端子4とインバータ9の間には
パストランジスタ15、トランジスタ14が配されてい
る。インバータ8、9はCMOSインバータが用いられ
ている。
8の間にはパストランジスタ10、トランジスタ11が
配され、端子2とインバータ8の間にはパストランジス
タ12、トランジスタ11が配されている。また、端子
3とインバータ9の間にはパストランジスタ13、トラ
ンジスタ14が配され、端子4とインバータ9の間には
パストランジスタ15、トランジスタ14が配されてい
る。インバータ8、9はCMOSインバータが用いられ
ている。
【0017】上述のパストランジスタ10、15のゲー
トは端子5に接続されており、パストランジスタ12、
13のゲートは端子6に接続されている。このパストラ
ンジスタ10、12、13、15は、スイッチング手段
として用いられる。
トは端子5に接続されており、パストランジスタ12、
13のゲートは端子6に接続されている。このパストラ
ンジスタ10、12、13、15は、スイッチング手段
として用いられる。
【0018】上述のパストランジスタ10、12に接続
されているトランジスタ11と、パストランジスタ13
、15に接続されているトランジスタ14のゲートは端
子18に接続されている。このトランジスタ11、14
は、制御信号としてのクロック信号CLK によって動
作が制御される。
されているトランジスタ11と、パストランジスタ13
、15に接続されているトランジスタ14のゲートは端
子18に接続されている。このトランジスタ11、14
は、制御信号としてのクロック信号CLK によって動
作が制御される。
【0019】以下、図1及び図2を参照して動作を説明
する。この時に供給される信号の論理レベルは、信号A
〔=1〕、信号B〔=0〕とする。端子2、4を介して
、図2Bに示されるハイレベルの信号Aがパストランジ
スタ12、15に供給される。また、端子1、3を介し
て、図2Aに示されるローレベルの信号A*がパストラ
ンジスタ10、13に供給される。そして、端子5を介
して、ハイレベルの信号B*がパストランジスタ10、
15に供給され、端子6を介して、ローレベルの信号B
がパストランジスタ12、13に供給される。
する。この時に供給される信号の論理レベルは、信号A
〔=1〕、信号B〔=0〕とする。端子2、4を介して
、図2Bに示されるハイレベルの信号Aがパストランジ
スタ12、15に供給される。また、端子1、3を介し
て、図2Aに示されるローレベルの信号A*がパストラ
ンジスタ10、13に供給される。そして、端子5を介
して、ハイレベルの信号B*がパストランジスタ10、
15に供給され、端子6を介して、ローレベルの信号B
がパストランジスタ12、13に供給される。
【0020】ゲートにハイレベルの電圧が加えられてい
るパストランジスタ10、15のみがオンするので、図
2Aに示されるようにトランジスタ11にはローレベル
の信号A*が供給され、図2Bに示されるようにトラン
ジスタ14にはハイレベルの信号Aが供給される。
るパストランジスタ10、15のみがオンするので、図
2Aに示されるようにトランジスタ11にはローレベル
の信号A*が供給され、図2Bに示されるようにトラン
ジスタ14にはハイレベルの信号Aが供給される。
【0021】端子18を介してトランジスタ11、14
のゲートにクロック信号CLK が、図2Cに示される
ように供給されると、クロック信号CLKのハイレベル
の期間でトランジスタ11、14がオンする。これによ
って、パストランジスタ10からの信号A*がトランジ
スタ11を介してインバータ8に供給される。インバー
タ8によって論理レベルの反転された信号〔=1〕が、
図2Dに示されるイクスクルーシブオア出力として端子
19から取出される。また、パストランジスタ15から
の信号Aがトランジスタ14を介してインバータ9に供
給され、このインバータ9によって論理レベルの反転さ
れた信号〔=0〕がイクスクルーシブノア出力として端
子20から取出される。
のゲートにクロック信号CLK が、図2Cに示される
ように供給されると、クロック信号CLKのハイレベル
の期間でトランジスタ11、14がオンする。これによ
って、パストランジスタ10からの信号A*がトランジ
スタ11を介してインバータ8に供給される。インバー
タ8によって論理レベルの反転された信号〔=1〕が、
図2Dに示されるイクスクルーシブオア出力として端子
19から取出される。また、パストランジスタ15から
の信号Aがトランジスタ14を介してインバータ9に供
給され、このインバータ9によって論理レベルの反転さ
れた信号〔=0〕がイクスクルーシブノア出力として端
子20から取出される。
【0022】ところで、インバータ8、9にはCMOS
インバータが用いられているため、入力容量が存在する
。クロック信号CLK がハイレベルの期間では、トラ
ンジスタ11、14がオンするので、インバータ8、9
に供給される信号A*、信号Aによって上述の入力容量
が充電される。また、クロック信号CLK がローレベ
ルの期間では、トランジスタ11、14がオフするので
、クロック信号CLK が再びハイレベルになるまで、
入力容量に充電されている電位が保持される。これによ
って、クロック信号CLK のローレベルの期間では、
上述の信号A*、信号Aが保持される。
インバータが用いられているため、入力容量が存在する
。クロック信号CLK がハイレベルの期間では、トラ
ンジスタ11、14がオンするので、インバータ8、9
に供給される信号A*、信号Aによって上述の入力容量
が充電される。また、クロック信号CLK がローレベ
ルの期間では、トランジスタ11、14がオフするので
、クロック信号CLK が再びハイレベルになるまで、
入力容量に充電されている電位が保持される。これによ
って、クロック信号CLK のローレベルの期間では、
上述の信号A*、信号Aが保持される。
【0023】このように、トランジスタ11、14がオ
ンとされる期間にインバータ8、9からイクスクルーシ
ブオア出力、イクスクルーシブノア出力が取出されると
共に、インバータ8、9の入力容量が充電され、また、
トランジスタ11、14がオフとされる期間にインバー
タ8、9の入力容量の電圧が保持されるので、トランジ
スタ11とインバータ8の間、また、トランジスタ14
とインバータ9の間にてラッチ機能を実現することがで
きる。
ンとされる期間にインバータ8、9からイクスクルーシ
ブオア出力、イクスクルーシブノア出力が取出されると
共に、インバータ8、9の入力容量が充電され、また、
トランジスタ11、14がオフとされる期間にインバー
タ8、9の入力容量の電圧が保持されるので、トランジ
スタ11とインバータ8の間、また、トランジスタ14
とインバータ9の間にてラッチ機能を実現することがで
きる。
【0024】この結果、演算回路1では回路規模を増す
ことなく、演算回路1そのものにラッチ機能を持たせる
ことが可能となり、これによって、回路規模を増すこと
なく、より一層の高速化と低消費電力化を実現できる。 例えば、1GHz に近い内部クロック信号CLK を
用いて演算回路1を動作させることも可能である。
ことなく、演算回路1そのものにラッチ機能を持たせる
ことが可能となり、これによって、回路規模を増すこと
なく、より一層の高速化と低消費電力化を実現できる。 例えば、1GHz に近い内部クロック信号CLK を
用いて演算回路1を動作させることも可能である。
【0025】次いで、他の実施例について図3及び図4
を参照して説明する。この他の実施例が、前述の一の実
施例と異なる点は、インバータ8、9と端子19、20
の間に、更にトランジスタ及びインバータを配すること
によって、レジスタ機能を実現していることである。 尚、上述の一の実施例と共通する部分には同一符号を付
し、重複する説明を省略する。
を参照して説明する。この他の実施例が、前述の一の実
施例と異なる点は、インバータ8、9と端子19、20
の間に、更にトランジスタ及びインバータを配すること
によって、レジスタ機能を実現していることである。 尚、上述の一の実施例と共通する部分には同一符号を付
し、重複する説明を省略する。
【0026】図3の構成に於いて、演算回路25の端子
18には制御信号としてのクロック信号CLK が供給
され、また端子26には制御信号としてのクロック信号
CLK *が供給される。
18には制御信号としてのクロック信号CLK が供給
され、また端子26には制御信号としてのクロック信号
CLK *が供給される。
【0027】トランジスタ11と端子20の間には、イ
ンバータ8、トランジスタ27、インバータ29が直列
に接続されている。図中、トランジスタ11、インバー
タ8、トランジスタ27、インバータ29が回路ブロッ
ク35とされる。また、トランジスタ14と端子19の
間には、インバータ9、トランジスタ28、インバータ
30が直列に接続されている。図中、トランジスタ14
、インバータ9、トランジスタ28、インバータ30が
回路ブロック36とされる。
ンバータ8、トランジスタ27、インバータ29が直列
に接続されている。図中、トランジスタ11、インバー
タ8、トランジスタ27、インバータ29が回路ブロッ
ク35とされる。また、トランジスタ14と端子19の
間には、インバータ9、トランジスタ28、インバータ
30が直列に接続されている。図中、トランジスタ14
、インバータ9、トランジスタ28、インバータ30が
回路ブロック36とされる。
【0028】トランジスタ27、28のゲートは端子2
6に接続されており、トランジスタ27、28は、クロ
ック信号CLK *によって動作が制御される。また、
インバータ29、30もCMOSインバータが用いられ
ている。
6に接続されており、トランジスタ27、28は、クロ
ック信号CLK *によって動作が制御される。また、
インバータ29、30もCMOSインバータが用いられ
ている。
【0029】以下、図3及び図4を参照して動作を説明
する。この時に供給される信号の論理レベルは、信号A
〔=1〕、信号B〔=0〕とする。上述の一の実施例と
同様に、図4Aに示されるようにトランジスタ11には
ローレベルの信号A*が供給され、図4Bに示されるよ
うにトランジスタ14にはハイレベルの信号Aが供給さ
れる。
する。この時に供給される信号の論理レベルは、信号A
〔=1〕、信号B〔=0〕とする。上述の一の実施例と
同様に、図4Aに示されるようにトランジスタ11には
ローレベルの信号A*が供給され、図4Bに示されるよ
うにトランジスタ14にはハイレベルの信号Aが供給さ
れる。
【0030】端子18を介して、トランジスタ11、1
4のゲートにクロック信号CLK が、図4Cに示され
るように供給されると、クロック信号CLK のハイレ
ベルの期間でトランジスタ11、14がオンする。これ
によって、パストランジスタ10からの信号A*がトラ
ンジスタ11を介してインバータ8に供給される。イン
バータ8によって論理レベルの反転された信号〔=“1
”〕が、トランジスタ27に供給される。また、パスト
ランジスタ15からの信号Aがトランジスタ14を介し
てインバータ9に供給され、このインバータ9によって
論理レベルの反転された信号〔=“0”〕がトランジス
タ28に供給される。
4のゲートにクロック信号CLK が、図4Cに示され
るように供給されると、クロック信号CLK のハイレ
ベルの期間でトランジスタ11、14がオンする。これ
によって、パストランジスタ10からの信号A*がトラ
ンジスタ11を介してインバータ8に供給される。イン
バータ8によって論理レベルの反転された信号〔=“1
”〕が、トランジスタ27に供給される。また、パスト
ランジスタ15からの信号Aがトランジスタ14を介し
てインバータ9に供給され、このインバータ9によって
論理レベルの反転された信号〔=“0”〕がトランジス
タ28に供給される。
【0031】クロック信号CLK がハイレベルの期間
では、トランジスタ11、14がオンするので、インバ
ータ8、9に供給される信号A*、信号Aによって該イ
ンバータ8、9の入力容量が充電される。また、クロッ
ク信号CLK がローレベルの期間では、トランジスタ
11、14がオフするので、クロック信号CLK が再
びハイレベルになるまで、入力容量に充電されている電
位が保持される。これによって、クロック信号CLK
のローレベルの期間では、上述の信号A*、Aが保持さ
れる。
では、トランジスタ11、14がオンするので、インバ
ータ8、9に供給される信号A*、信号Aによって該イ
ンバータ8、9の入力容量が充電される。また、クロッ
ク信号CLK がローレベルの期間では、トランジスタ
11、14がオフするので、クロック信号CLK が再
びハイレベルになるまで、入力容量に充電されている電
位が保持される。これによって、クロック信号CLK
のローレベルの期間では、上述の信号A*、Aが保持さ
れる。
【0032】端子26を介して、トランジスタ27、2
8のゲートにクロック信号CLK *が図4Eに示され
るように供給されると、クロック信号CLK *のハイ
レベルの期間でトランジスタ27、28がオンする。こ
れによって、インバータ8で論理レベルの反転された信
号〔=“1”〕がトランジスタ27を介してインバータ
29に供給される。インバータ29によって論理レベル
の反転された信号〔=“0”〕が、イクスクルーシブノ
ア出力として端子20から取出される。
8のゲートにクロック信号CLK *が図4Eに示され
るように供給されると、クロック信号CLK *のハイ
レベルの期間でトランジスタ27、28がオンする。こ
れによって、インバータ8で論理レベルの反転された信
号〔=“1”〕がトランジスタ27を介してインバータ
29に供給される。インバータ29によって論理レベル
の反転された信号〔=“0”〕が、イクスクルーシブノ
ア出力として端子20から取出される。
【0033】また、インバータ9で論理レベルの反転さ
れた信号〔=“0”〕が、トランジスタ28を介してイ
ンバータ30に供給される。インバータ30によって論
理レベルの反転された信号〔=“1”〕が、図4Fに示
されるようにイクスクルーシブオア出力として端子19
から取出される。
れた信号〔=“0”〕が、トランジスタ28を介してイ
ンバータ30に供給される。インバータ30によって論
理レベルの反転された信号〔=“1”〕が、図4Fに示
されるようにイクスクルーシブオア出力として端子19
から取出される。
【0034】ところで、インバータ29、30にはCM
OSインバータが用いられているため、入力容量が存在
する。クロック信号CLK *がハイレベルの期間では
、トランジスタ27、28がオンするので、上述のイン
バータ29、30に供給される信号によって上述の入力
容量が充電される。また、クロック信号CLK *がロ
ーレベルの期間では、トランジスタ27、28がオフす
るので、クロック信号CLK *が再びハイレベルにな
るまで、入力容量に充電されている電位が保持される。
OSインバータが用いられているため、入力容量が存在
する。クロック信号CLK *がハイレベルの期間では
、トランジスタ27、28がオンするので、上述のイン
バータ29、30に供給される信号によって上述の入力
容量が充電される。また、クロック信号CLK *がロ
ーレベルの期間では、トランジスタ27、28がオフす
るので、クロック信号CLK *が再びハイレベルにな
るまで、入力容量に充電されている電位が保持される。
【0035】図4Cに示されるクロック信号CLK の
立ち上がりのタイミングで、インバータ9の入力容量に
保持されることになった信号〔=“1”〕は、該インバ
ータ9によって論理レベルが反転されて信号〔=“0”
〕とされる。そして、図4Eのクロック信号CLK *
の立ち上がりのタイミングで、インバータ30の入力容
量に保持されると共に、該インバータ30によって、信
号〔=“0”〕の論理レベルが反転されて信号〔=“1
”〕とされる。該信号〔=“1”〕が、インバータ30
からイクスクルーシブオア出力として取出される。
立ち上がりのタイミングで、インバータ9の入力容量に
保持されることになった信号〔=“1”〕は、該インバ
ータ9によって論理レベルが反転されて信号〔=“0”
〕とされる。そして、図4Eのクロック信号CLK *
の立ち上がりのタイミングで、インバータ30の入力容
量に保持されると共に、該インバータ30によって、信
号〔=“0”〕の論理レベルが反転されて信号〔=“1
”〕とされる。該信号〔=“1”〕が、インバータ30
からイクスクルーシブオア出力として取出される。
【0036】この結果、図4Cに示されるクロック信号
CLK に対し、図4Fに示されるイクスクルーシブオ
ア出力のタイミングは(1/2) クロック分、遅れる
ことになる。
CLK に対し、図4Fに示されるイクスクルーシブオ
ア出力のタイミングは(1/2) クロック分、遅れる
ことになる。
【0037】つまり、トランジスタ11、14がオンと
される期間にインバータ8、9に信号が供給されると共
に、該信号によってインバータ8、9の入力容量が充電
され、また、トランジスタ11、14がオフとされる期
間にインバータ8、9の入力容量の電位が保持される。
される期間にインバータ8、9に信号が供給されると共
に、該信号によってインバータ8、9の入力容量が充電
され、また、トランジスタ11、14がオフとされる期
間にインバータ8、9の入力容量の電位が保持される。
【0038】また、トランジスタ27、28がオンとさ
れる期間に、インバータ8、9からインバータ29、3
0に信号が供給されると共に、該信号によってインバー
タ29、30の入力容量が充電され、また、トランジス
タ27、28がオフとされる期間にインバータ8、9の
入力容量の電位が保持される。
れる期間に、インバータ8、9からインバータ29、3
0に信号が供給されると共に、該信号によってインバー
タ29、30の入力容量が充電され、また、トランジス
タ27、28がオフとされる期間にインバータ8、9の
入力容量の電位が保持される。
【0039】これによって、前述の一の実施例で説明さ
れているトランジスタ11、14とインバータ8、9の
間、トランジスタ27及びインバータ29の間、そして
、トランジスタ28及びインバータ30の間にてレジス
タ機能を持たせることが可能となる。このレジスタ機能
を有することによる効果については、上述の一の実施例
と同様なので、重複する説明を省略する。尚、上述のク
ロック信号CLK 、CLK *の代わりに直流電圧V
ccを加えることによって、回路ブロック35、36を
単なるバッファとして用いることもできる。
れているトランジスタ11、14とインバータ8、9の
間、トランジスタ27及びインバータ29の間、そして
、トランジスタ28及びインバータ30の間にてレジス
タ機能を持たせることが可能となる。このレジスタ機能
を有することによる効果については、上述の一の実施例
と同様なので、重複する説明を省略する。尚、上述のク
ロック信号CLK 、CLK *の代わりに直流電圧V
ccを加えることによって、回路ブロック35、36を
単なるバッファとして用いることもできる。
【0040】次いで、更に他の実施例について図5を参
照して説明する。この他の実施例が、前述の一の実施例
及び他の実施例と異なる点は、2項演算に代え3項演算
を行える演算回路40を対象としていることである。 尚、前述の一の実施例及び他の実施例と共通する部分に
は同一符号を付し重複する説明を省略する。
照して説明する。この他の実施例が、前述の一の実施例
及び他の実施例と異なる点は、2項演算に代え3項演算
を行える演算回路40を対象としていることである。 尚、前述の一の実施例及び他の実施例と共通する部分に
は同一符号を付し重複する説明を省略する。
【0041】図5の構成に於いて、端子44には、パス
トランジスタ48、49が接続されており、また端子4
3には、パストランジスタ50、51が接続されている
。上述のパストランジスタ50、48のゲートは端子4
1に接続されており、パストランジスタ49、51のゲ
ートは端子42に接続されている。
トランジスタ48、49が接続されており、また端子4
3には、パストランジスタ50、51が接続されている
。上述のパストランジスタ50、48のゲートは端子4
1に接続されており、パストランジスタ49、51のゲ
ートは端子42に接続されている。
【0042】パストランジスタ48、51は、パストラ
ンジスタ54、55に接続されており、また、パストラ
ンジスタ49、50は、パストランジスタ56、57に
接続されている。このパストランジスタ48〜51、5
4〜57は、スイッチング手段として用いられる。
ンジスタ54、55に接続されており、また、パストラ
ンジスタ49、50は、パストランジスタ56、57に
接続されている。このパストランジスタ48〜51、5
4〜57は、スイッチング手段として用いられる。
【0043】パストランジスタ55、56のゲートは端
子45に接続されており、パストランジスタ54、57
のゲートは端子46に接続されている。そして、パスト
ランジスタ54、56は回路ブロック35に接続されて
おり、パストランジスタ55、57は回路ブロック36
に接続されている。この回路ブロック35、36の構成
、作用は、前述の他の実施例と同様であるので、重複す
る説明を省略する。
子45に接続されており、パストランジスタ54、57
のゲートは端子46に接続されている。そして、パスト
ランジスタ54、56は回路ブロック35に接続されて
おり、パストランジスタ55、57は回路ブロック36
に接続されている。この回路ブロック35、36の構成
、作用は、前述の他の実施例と同様であるので、重複す
る説明を省略する。
【0044】以下、図5を参照して動作を説明する。こ
の時に供給される信号の論理レベルは、信号A〔=1〕
、信号B〔=0〕、信号C〔=0〕とする。端子41を
介して、ハイレベルの信号Aがパストランジスタ50、
48に供給される。また、端子42を介して、ローレベ
ルの信号A*がパストランジスタ49、51に供給され
る。また、端子44を介して、ハイレベルの信号B*が
パストランジスタ48、49に供給され、端子43を介
して、ローレベルの信号Bがパストランジスタ50、5
1に供給される。
の時に供給される信号の論理レベルは、信号A〔=1〕
、信号B〔=0〕、信号C〔=0〕とする。端子41を
介して、ハイレベルの信号Aがパストランジスタ50、
48に供給される。また、端子42を介して、ローレベ
ルの信号A*がパストランジスタ49、51に供給され
る。また、端子44を介して、ハイレベルの信号B*が
パストランジスタ48、49に供給され、端子43を介
して、ローレベルの信号Bがパストランジスタ50、5
1に供給される。
【0045】ゲートにハイレベルの電圧が加えられてい
るパストランジスタ48、50のみがオンするので、パ
ストランジスタ56、57にはローレベルの信号Bが供
給され、パストランジスタ54、55にはハイレベルの
信号B*が供給される。
るパストランジスタ48、50のみがオンするので、パ
ストランジスタ56、57にはローレベルの信号Bが供
給され、パストランジスタ54、55にはハイレベルの
信号B*が供給される。
【0046】端子45を介して、ハイレベルの信号C*
がパストランジスタ55、56に供給され、端子46を
介して、ローレベルの信号Cがパストランジスタ54、
57に供給される。
がパストランジスタ55、56に供給され、端子46を
介して、ローレベルの信号Cがパストランジスタ54、
57に供給される。
【0047】ゲートにハイレベルの電圧が加えられてい
るパストランジスタ56、55のみがオンする。従って
、回路ブロック35にはローレベルの信号Bが供給され
、回路ブロック36にはハイレベルの信号B*が供給さ
れる。
るパストランジスタ56、55のみがオンする。従って
、回路ブロック35にはローレベルの信号Bが供給され
、回路ブロック36にはハイレベルの信号B*が供給さ
れる。
【0048】回路ブロック36からは端子60を介して
ハイレベルのイクスクルーシブオア出力が取出され、回
路ブロック35からは端子61を介してローレベルのイ
クスクルーシブノア出力が取出される。その他の内容、
動作、効果等については、前述の一の実施例及び他の実
施例と同様であるので、重複する説明を省略する。
ハイレベルのイクスクルーシブオア出力が取出され、回
路ブロック35からは端子61を介してローレベルのイ
クスクルーシブノア出力が取出される。その他の内容、
動作、効果等については、前述の一の実施例及び他の実
施例と同様であるので、重複する説明を省略する。
【0049】この実施例では、インバータ8、9、29
、30、67、69、88、89をCMOSインバータ
として説明しているが、これに限定されるものではなく
、同様の機能を果たし得るものであればよい。
、30、67、69、88、89をCMOSインバータ
として説明しているが、これに限定されるものではなく
、同様の機能を果たし得るものであればよい。
【0050】上述のように、回路規模を増すことなくラ
ッチ機能或いはレジスタ機能を備え、回路規模を増すこ
となくより一層高速化され、低消費電力化されてなる演
算回路1、25、40には、以下のような面へ応用する
ことができる。 (1) アキュムレータ、特に冗長2進の累積回路への
応用(2) シリコンコンパイラで乗算器の自動生成を
する時のモジュール回路のコンポーネントとして(3)
プログラムロジックアレイ、ロジックセルアレイの基
本モジュールとして (4) プログラム方式の超高速ビデオDSPの演算コ
アとして
ッチ機能或いはレジスタ機能を備え、回路規模を増すこ
となくより一層高速化され、低消費電力化されてなる演
算回路1、25、40には、以下のような面へ応用する
ことができる。 (1) アキュムレータ、特に冗長2進の累積回路への
応用(2) シリコンコンパイラで乗算器の自動生成を
する時のモジュール回路のコンポーネントとして(3)
プログラムロジックアレイ、ロジックセルアレイの基
本モジュールとして (4) プログラム方式の超高速ビデオDSPの演算コ
アとして
【0051】
【発明の効果】この発明では、一対のパストランジスタ
とインバータの間に、制御信号によってスイッチングさ
れるトランジスタが挿入され、トランジスタの動作時、
インバータに供給される信号によってインバータの入力
容量が充電され、そして、トランジスタの非動作時は、
インバータの入力容量に充電されている電位が保持され
るので、回路規模を増加させることなく演算回路そのも
のにラッチ機能或いはレジスタ機能を持たせることがで
きるという効果があり、これによって、回路規模を増加
させることなく、より一層の高速化と低消費電力化を実
現できるという効果がある。
とインバータの間に、制御信号によってスイッチングさ
れるトランジスタが挿入され、トランジスタの動作時、
インバータに供給される信号によってインバータの入力
容量が充電され、そして、トランジスタの非動作時は、
インバータの入力容量に充電されている電位が保持され
るので、回路規模を増加させることなく演算回路そのも
のにラッチ機能或いはレジスタ機能を持たせることがで
きるという効果があり、これによって、回路規模を増加
させることなく、より一層の高速化と低消費電力化を実
現できるという効果がある。
【0052】また、以下に示すように多方面へ応用する
ことができるという効果がある。 (1) アキュムレータ、特に冗長2進の累積回路への
応用(2) シリコンコンパイラで乗算器の自動生成を
する時のモジュール回路のコンポーネントとして(3)
プログラムロジックアレイ、ロジックセルアレイの基
本モジュールとして (4) プログラム方式の超高速ビデオDSPの演算コ
アとして
ことができるという効果がある。 (1) アキュムレータ、特に冗長2進の累積回路への
応用(2) シリコンコンパイラで乗算器の自動生成を
する時のモジュール回路のコンポーネントとして(3)
プログラムロジックアレイ、ロジックセルアレイの基
本モジュールとして (4) プログラム方式の超高速ビデオDSPの演算コ
アとして
【図1】この発明の一の実施例を示す回路図である
【図
2】一の実施例の動作を説明するタイミングチャートで
ある。
2】一の実施例の動作を説明するタイミングチャートで
ある。
【図3】この発明の他の実施例を示す回路図である
【図
4】他の実施例の動作を説明するタイミングチャートで
ある。
4】他の実施例の動作を説明するタイミングチャートで
ある。
【図5】この発明の更に他の実施例を示す回路図である
。
。
【図6】従来の演算回路を示す回路図である。
【図7】従来のダイナミック型のレジスタを示す回路図
である。
である。
Claims (1)
- 【請求項1】 一対のパストランジスタと、制御信号
によってスイッチングされるトランジスタと、インバー
タとからなる演算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04304191A JP3235105B2 (ja) | 1991-02-15 | 1991-02-15 | 演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04304191A JP3235105B2 (ja) | 1991-02-15 | 1991-02-15 | 演算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04261217A true JPH04261217A (ja) | 1992-09-17 |
JP3235105B2 JP3235105B2 (ja) | 2001-12-04 |
Family
ID=12652821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04304191A Expired - Fee Related JP3235105B2 (ja) | 1991-02-15 | 1991-02-15 | 演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3235105B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5568077A (en) * | 1994-11-07 | 1996-10-22 | Mitsubishi Denki Kabushiki Kaisha | Latch circuit |
-
1991
- 1991-02-15 JP JP04304191A patent/JP3235105B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5568077A (en) * | 1994-11-07 | 1996-10-22 | Mitsubishi Denki Kabushiki Kaisha | Latch circuit |
Also Published As
Publication number | Publication date |
---|---|
JP3235105B2 (ja) | 2001-12-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |