JPH06209216A - 信号発生装置 - Google Patents
信号発生装置Info
- Publication number
- JPH06209216A JPH06209216A JP35572592A JP35572592A JPH06209216A JP H06209216 A JPH06209216 A JP H06209216A JP 35572592 A JP35572592 A JP 35572592A JP 35572592 A JP35572592 A JP 35572592A JP H06209216 A JPH06209216 A JP H06209216A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- reference clock
- circuit
- signal generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】標準的基準クロック周波数である１０ＭＨｚ等
の周波数を基準クロックとして用いることができる信号
発生装置を提供する。 【構成】バイナリ型加算器を有する第１と第２のＤＤＳ
回路（５，６）を備え、位相比較器（２）と電圧制御発
振器（４）と分周機能を有する該第２のＤＤＳ回路
（６）とでＰＬＬ回路を構成し、該発振器（４）の出力
を前記第１のＤＤＳ回路（５）の基準クロックとしてい
る。
の周波数を基準クロックとして用いることができる信号
発生装置を提供する。 【構成】バイナリ型加算器を有する第１と第２のＤＤＳ
回路（５，６）を備え、位相比較器（２）と電圧制御発
振器（４）と分周機能を有する該第２のＤＤＳ回路
（６）とでＰＬＬ回路を構成し、該発振器（４）の出力
を前記第１のＤＤＳ回路（５）の基準クロックとしてい
る。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は信号発生装置に関し、特
に１０ＭＨｚ等の既存の高精度基準周波数を基準クロッ
クとして利用可能なＤＤＳ（Direct Digital Sythesize
r）回路技術を用いた信号発生装置に関する。 【０００２】 【従来の技術】正弦波、矩形波等の特定の信号波形を任
意の周波数で発生させる信号発生装置として、当該特定
の信号波形情報をデジタルデータとしてＲＯＭ等のメモ
リに格納しておき、該メモリからデ−タを読み出すため
の読み出しクロックを変化させるＤＤＳ回路がデジタル
型の信号発生装置として広く採用されている。 【０００３】この種の従来の信号発生装置は、図２に示
すように、デジタル加算器２１のー入力にＮビットの周
波数データが入力され、該デジタル加算器２１の出力が
ラッチ２２にラッチされる。ラッチ２２からは、ラッチ
出力がクロックＣＬＫに応答して出力されて加算器２１
の他入力として供給されるとともに、ＲＯＭ２３のアド
レスデータとして供給される。ＲＯＭ２３から読み出さ
れた波形データは、Ｄ／Ａコンバータ２４でアナログ信
号に変換された後、ローパスフィルタ（ＬＰＦ）２５で
低域成分が抽出されて出力される。加算器２１として
は、バイナリ型加算器が、構成の簡易さと高速動作が可
能であることから用いられている。 【０００４】ここで、信号発生装置の出力周波数Ｆout
は、ラッチ２２のクロック周波数をＦclkとすると、 Ｆout＝Ｆclk・（周波数データ）／（デジタル加算器容
量） で表され、例えば、Ｆclk＝２36×１０-4＝６．８７１
９４…ＭＨｚ、デジタル加算器容量を２36とすると、周
波数データが１のとき、ＦOUTとしては０．１ｍＭＨｚ
が得られる。また、周波数データが１２３４５６７のと
きは、ＦOUTとしては１２３．４５６７ＭＨｚが得られ
る。したがって、かかる信号発生装置によれば、非常に
高い分解能で出力周波数を設定できる。 【０００５】 【発明が解決しようとする課題】上述のように、ＤＤＳ
回路を用いた従来の信号発生装置は、バイナリ型加算器
を用いて高い周波数分解能を得ている。しかしながら、
周波数分解能と基準クロックとは上式のような関係があ
るため、周波数分解能として切りの良い値（例えば１Ｈ
ｚや０．１Ｈｚのような値、また、上記例では、０．１
ｍＨｚ）を得るためには、基準クロックの周波数は、上
記例のように非常に切りの悪い、桁数の多い値となって
しまう。 【０００６】すなわち、上述信号発生装置に用いられる
加算器が２nの容量のバイナリ型であり、周波数分解能
をｄF（Ｈｚ）とすると、その基準クロックＦclkは、 Ｆclk（Ｈｚ）＝２n×ｄF となる。基準クロック源としては、一般には水晶発振器
が用いられるが、このような切りの悪い周波数の高精度
な水晶発振器を製造することは困難である。また、一般
に高周波測定器の高精度の基準周波数は、１０ＭＨｚ、
あるいはその分周周波数である５ＭＨｚ，２ＭＨｚ，１
ＭＨｚのような値に設定されている。したがって、上記
のようなＤＤＳ回路は、その基準クロックとして精度の
高いものを使用できないという問題がある。また、この
ことは高精度の基準周波数を利用する他の測定器との同
期がとれないことにもなる。 【０００７】そこで、本発明の目的は、標準的基準クロ
ック周波数である１０ＭＨｚ等の周波数を基準クロック
として用いることができる信号発生装置を提供すること
にある。 【０００８】 【課題を解決するための手段】前述の課題を解決するた
め、本発明による信号発生装置は、バイナリ型加算器を
有する第１のＤＤＳ回路と、基準周波数を分周する分周
器と、該分周器の出力をー入力とする位相比較器と、該
位相比較器の出力に応じて発振周波数が前記第１のＤＤ
Ｓ回路が必要とする基準クロック近傍で変化し、前記第
１のＤＤＳ回路に供給する発振器と、バイナリ型加算器
を有し、前記発振器の出力を基準クロックとして受け、
出力周波数が前記分周器の出力周波数と等しくなるよう
な周波数データが与えられた第２のＤＤＳ回路と、を備
えて構成される。 【０００９】 【作用】本発明では、バイナリ型加算器を有する第１と
第２のＤＤＳ回路を備え、位相比較器と電圧制御発振器
と分周機能を有する該第２のＤＤＳ回路とでＰＬＬ回路
を構成し、該発振器の出力を前記第１のＤＤＳ回路の基
準クロックとしている。 【００１０】 【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明による信号発生装置の
一実施例を示す構成ブロック図である。本実施例では、
ＤＤＳ回路５は、バイナリ型加算器を有し、その容量が
２23で、周波数分解能が１Ｈｚであり、必要とする基準
クロック周波数Ｆclkは２23［Ｈｚ］である場合におい
て、標準的周波数に相当する１０ＭＨｚの周波数Ｆref.
を、以下に説明する構成を用いてＦclkとしての２23＝
８．３８８６０８［ＭＨｚ］に変換して、通常構成のＤ
ＤＳ回路５に供給するものである。 【００１１】図１において、基準周波数Ｆref（１０Ｍ
Ｈｚ）は、分周器１で１／１０００に分周され、位相比
較器２のー入力端子に供給される。位相比較器２の出力
は、ローパスフィルタ（ＬＰＦ）３により所望の低域成
分が抽出されて電圧制御発振器４に入力される。電圧制
御発振器４としては、その発振中心周波数はＦclk、つ
まり２23［Ｈｚ］付近の電圧制御型周波数可変水晶発振
器（ＶＣＸＯ）を用いる。 【００１２】電圧制御発振器４からの２23Ｈｚの発振出
力は、ＤＤＳ回路５の基準クロックＦclkとして供給さ
れるとともに、ＤＤＳ回路６の基準クロックとしても供
給される。ＤＤＳ回路６は、ＤＤＳ回路５と同一構成を
有する。加算器の容量が２23で周波数分解能が１Ｈｚで
あるＤＤＳ回路６の周波数データは、固定データ１００
００に設定され、基準クロックの周波数が２23［Ｈｚ］
のとき、出力周波数は１０ｋＨｚとなり、位相比較器２
の他方の入力端子に入力され、位相同期ループが構成さ
れる。このとき、ＤＤＳ６は、分周比が１０ｋ／２23の
分周器として動作しており、電圧制御発振器４の出力周
波数は、１０ｋＨｚ、つまり、基準周波数１０ＭＨｚに
同期した２23 [Ｈｚ]となる。 【００１３】このように、ＤＤＳ回路６を分周器として
使用することにより、分周比の変更にはハードウェアの
変更を伴う通常の分周器を使用するよりもはるかに設計
面での自由度も高まることになる。 【００１４】上述実施例において、基準周波数が１０Ｍ
Ｈｚ以外の場合には、位相比較器２への２つの入力周波
数が等しくなるように分周器１やＤＤＳ回路６の周波数
データを変更することにより容易に対応可能である。ま
た、ＤＤＳ回路５とＤＤＳ回路６は同一構成でなくとも
前記機能を実現できる構成であれば良いことは勿論であ
る。 【００１５】 【発明の効果】以上説明したように、本発明による信号
発生装置によれば、所望の周波数分解能が得られるバイ
ナリ型加算器を用いたＤＤＳ回路の基準クロックとして
一般に用いられている高精度の基準周波数（１０ＭＨ
ｚ，５ＭＨｚ，１ＭＨｚ等）を利用することができる。
に１０ＭＨｚ等の既存の高精度基準周波数を基準クロッ
クとして利用可能なＤＤＳ（Direct Digital Sythesize
r）回路技術を用いた信号発生装置に関する。 【０００２】 【従来の技術】正弦波、矩形波等の特定の信号波形を任
意の周波数で発生させる信号発生装置として、当該特定
の信号波形情報をデジタルデータとしてＲＯＭ等のメモ
リに格納しておき、該メモリからデ−タを読み出すため
の読み出しクロックを変化させるＤＤＳ回路がデジタル
型の信号発生装置として広く採用されている。 【０００３】この種の従来の信号発生装置は、図２に示
すように、デジタル加算器２１のー入力にＮビットの周
波数データが入力され、該デジタル加算器２１の出力が
ラッチ２２にラッチされる。ラッチ２２からは、ラッチ
出力がクロックＣＬＫに応答して出力されて加算器２１
の他入力として供給されるとともに、ＲＯＭ２３のアド
レスデータとして供給される。ＲＯＭ２３から読み出さ
れた波形データは、Ｄ／Ａコンバータ２４でアナログ信
号に変換された後、ローパスフィルタ（ＬＰＦ）２５で
低域成分が抽出されて出力される。加算器２１として
は、バイナリ型加算器が、構成の簡易さと高速動作が可
能であることから用いられている。 【０００４】ここで、信号発生装置の出力周波数Ｆout
は、ラッチ２２のクロック周波数をＦclkとすると、 Ｆout＝Ｆclk・（周波数データ）／（デジタル加算器容
量） で表され、例えば、Ｆclk＝２36×１０-4＝６．８７１
９４…ＭＨｚ、デジタル加算器容量を２36とすると、周
波数データが１のとき、ＦOUTとしては０．１ｍＭＨｚ
が得られる。また、周波数データが１２３４５６７のと
きは、ＦOUTとしては１２３．４５６７ＭＨｚが得られ
る。したがって、かかる信号発生装置によれば、非常に
高い分解能で出力周波数を設定できる。 【０００５】 【発明が解決しようとする課題】上述のように、ＤＤＳ
回路を用いた従来の信号発生装置は、バイナリ型加算器
を用いて高い周波数分解能を得ている。しかしながら、
周波数分解能と基準クロックとは上式のような関係があ
るため、周波数分解能として切りの良い値（例えば１Ｈ
ｚや０．１Ｈｚのような値、また、上記例では、０．１
ｍＨｚ）を得るためには、基準クロックの周波数は、上
記例のように非常に切りの悪い、桁数の多い値となって
しまう。 【０００６】すなわち、上述信号発生装置に用いられる
加算器が２nの容量のバイナリ型であり、周波数分解能
をｄF（Ｈｚ）とすると、その基準クロックＦclkは、 Ｆclk（Ｈｚ）＝２n×ｄF となる。基準クロック源としては、一般には水晶発振器
が用いられるが、このような切りの悪い周波数の高精度
な水晶発振器を製造することは困難である。また、一般
に高周波測定器の高精度の基準周波数は、１０ＭＨｚ、
あるいはその分周周波数である５ＭＨｚ，２ＭＨｚ，１
ＭＨｚのような値に設定されている。したがって、上記
のようなＤＤＳ回路は、その基準クロックとして精度の
高いものを使用できないという問題がある。また、この
ことは高精度の基準周波数を利用する他の測定器との同
期がとれないことにもなる。 【０００７】そこで、本発明の目的は、標準的基準クロ
ック周波数である１０ＭＨｚ等の周波数を基準クロック
として用いることができる信号発生装置を提供すること
にある。 【０００８】 【課題を解決するための手段】前述の課題を解決するた
め、本発明による信号発生装置は、バイナリ型加算器を
有する第１のＤＤＳ回路と、基準周波数を分周する分周
器と、該分周器の出力をー入力とする位相比較器と、該
位相比較器の出力に応じて発振周波数が前記第１のＤＤ
Ｓ回路が必要とする基準クロック近傍で変化し、前記第
１のＤＤＳ回路に供給する発振器と、バイナリ型加算器
を有し、前記発振器の出力を基準クロックとして受け、
出力周波数が前記分周器の出力周波数と等しくなるよう
な周波数データが与えられた第２のＤＤＳ回路と、を備
えて構成される。 【０００９】 【作用】本発明では、バイナリ型加算器を有する第１と
第２のＤＤＳ回路を備え、位相比較器と電圧制御発振器
と分周機能を有する該第２のＤＤＳ回路とでＰＬＬ回路
を構成し、該発振器の出力を前記第１のＤＤＳ回路の基
準クロックとしている。 【００１０】 【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明による信号発生装置の
一実施例を示す構成ブロック図である。本実施例では、
ＤＤＳ回路５は、バイナリ型加算器を有し、その容量が
２23で、周波数分解能が１Ｈｚであり、必要とする基準
クロック周波数Ｆclkは２23［Ｈｚ］である場合におい
て、標準的周波数に相当する１０ＭＨｚの周波数Ｆref.
を、以下に説明する構成を用いてＦclkとしての２23＝
８．３８８６０８［ＭＨｚ］に変換して、通常構成のＤ
ＤＳ回路５に供給するものである。 【００１１】図１において、基準周波数Ｆref（１０Ｍ
Ｈｚ）は、分周器１で１／１０００に分周され、位相比
較器２のー入力端子に供給される。位相比較器２の出力
は、ローパスフィルタ（ＬＰＦ）３により所望の低域成
分が抽出されて電圧制御発振器４に入力される。電圧制
御発振器４としては、その発振中心周波数はＦclk、つ
まり２23［Ｈｚ］付近の電圧制御型周波数可変水晶発振
器（ＶＣＸＯ）を用いる。 【００１２】電圧制御発振器４からの２23Ｈｚの発振出
力は、ＤＤＳ回路５の基準クロックＦclkとして供給さ
れるとともに、ＤＤＳ回路６の基準クロックとしても供
給される。ＤＤＳ回路６は、ＤＤＳ回路５と同一構成を
有する。加算器の容量が２23で周波数分解能が１Ｈｚで
あるＤＤＳ回路６の周波数データは、固定データ１００
００に設定され、基準クロックの周波数が２23［Ｈｚ］
のとき、出力周波数は１０ｋＨｚとなり、位相比較器２
の他方の入力端子に入力され、位相同期ループが構成さ
れる。このとき、ＤＤＳ６は、分周比が１０ｋ／２23の
分周器として動作しており、電圧制御発振器４の出力周
波数は、１０ｋＨｚ、つまり、基準周波数１０ＭＨｚに
同期した２23 [Ｈｚ]となる。 【００１３】このように、ＤＤＳ回路６を分周器として
使用することにより、分周比の変更にはハードウェアの
変更を伴う通常の分周器を使用するよりもはるかに設計
面での自由度も高まることになる。 【００１４】上述実施例において、基準周波数が１０Ｍ
Ｈｚ以外の場合には、位相比較器２への２つの入力周波
数が等しくなるように分周器１やＤＤＳ回路６の周波数
データを変更することにより容易に対応可能である。ま
た、ＤＤＳ回路５とＤＤＳ回路６は同一構成でなくとも
前記機能を実現できる構成であれば良いことは勿論であ
る。 【００１５】 【発明の効果】以上説明したように、本発明による信号
発生装置によれば、所望の周波数分解能が得られるバイ
ナリ型加算器を用いたＤＤＳ回路の基準クロックとして
一般に用いられている高精度の基準周波数（１０ＭＨ
ｚ，５ＭＨｚ，１ＭＨｚ等）を利用することができる。
【図面の簡単な説明】
【図１】本発明による信号発生装置の一実施例を示す構
成ブロック図である。 【図２】従来のＤＤＳ回路の一例を示すブロック図であ
る。 【符号の説明】 １ 分周器 ２ 位相比較器 ３，２５ ローパスフィルタ ４ 電圧制御発振器 ５，６ ＤＤＳ回路 ２１ バイナリ型加算器 ２２ ラッチ ２３ ＲＯＭ ２４ Ｄ／Ａコンバータ
成ブロック図である。 【図２】従来のＤＤＳ回路の一例を示すブロック図であ
る。 【符号の説明】 １ 分周器 ２ 位相比較器 ３，２５ ローパスフィルタ ４ 電圧制御発振器 ５，６ ＤＤＳ回路 ２１ バイナリ型加算器 ２２ ラッチ ２３ ＲＯＭ ２４ Ｄ／Ａコンバータ
Claims (1)
- 【特許請求の範囲】 バイナリ型加算器を有する第１のＤＤＳ回路と、 基準周波数を分周する分周器と、 該分周器の出力をー入力とする位相比較器と、 該位相比較器の出力に応じて発振周波数が前記第１のＤ
ＤＳ回路が必要とする基準クロック近傍で変化し、前記
第１のＤＤＳ回路に供給する発振器と、 バイナリ型加算器を有し、前記発振器の出力を基準クロ
ックとして受け、出力周波数が前記分周器の出力周波数
と等しくなるような周波数データが与えられた第２のＤ
ＤＳ回路と、を備えて成ることを特徴とする信号発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35572592A JPH06209216A (ja) | 1992-12-19 | 1992-12-19 | 信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35572592A JPH06209216A (ja) | 1992-12-19 | 1992-12-19 | 信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209216A true JPH06209216A (ja) | 1994-07-26 |
Family
ID=18445450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35572592A Pending JPH06209216A (ja) | 1992-12-19 | 1992-12-19 | 信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209216A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914464B2 (en) * | 2002-07-19 | 2005-07-05 | Ando Electric Co., Ltd. | Phase locked loop circuit using fractional frequency divider |
| US7302237B2 (en) | 2002-07-23 | 2007-11-27 | Mercury Computer Systems, Inc. | Wideband signal generators, measurement devices, methods of signal generation, and methods of signal analysis |
| US7355457B2 (en) | 2002-11-19 | 2008-04-08 | Fujitsu Limited | Frequency synthesizer |
-
1992
- 1992-12-19 JP JP35572592A patent/JPH06209216A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914464B2 (en) * | 2002-07-19 | 2005-07-05 | Ando Electric Co., Ltd. | Phase locked loop circuit using fractional frequency divider |
| US7302237B2 (en) | 2002-07-23 | 2007-11-27 | Mercury Computer Systems, Inc. | Wideband signal generators, measurement devices, methods of signal generation, and methods of signal analysis |
| US7355457B2 (en) | 2002-11-19 | 2008-04-08 | Fujitsu Limited | Frequency synthesizer |
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