JPS62128170A - 半導体装置 - Google Patents
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- JPS62128170A JPS62128170A JP60267170A JP26717085A JPS62128170A JP S62128170 A JPS62128170 A JP S62128170A JP 60267170 A JP60267170 A JP 60267170A JP 26717085 A JP26717085 A JP 26717085A JP S62128170 A JPS62128170 A JP S62128170A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000009826 distribution Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 abstract description 32
- 230000000694 effects Effects 0.000 abstract description 11
- 238000002513 implantation Methods 0.000 abstract description 9
- 230000001133 acceleration Effects 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 239000011347 resin Substances 0.000 abstract 1
- 229920005989 resin Polymers 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000005260 alpha ray Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- ZSLUVFAKFWKJRC-IGMARMGPSA-N 232Th Chemical compound [232Th] ZSLUVFAKFWKJRC-IGMARMGPSA-N 0.000 description 1
- BTBUEUYNUDRHOZ-UHFFFAOYSA-N Borate Chemical compound [O-]B([O-])[O-] BTBUEUYNUDRHOZ-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052776 Thorium Inorganic materials 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に高信頼性を備え、品集
積かつ高速なMOSFETを半導体基板のウェルに実現
できる半導体装置に関する。
積かつ高速なMOSFETを半導体基板のウェルに実現
できる半導体装置に関する。
第9図に従来のMOSFETが形成されるウェルの不純
物濃度分布(ウェル構造)を示す。これらは、ソリッド
・ステート・テクノロジー、8月、 (1984年)第
123〜131頁(So (l id 5tata T
echno fl ogy。
物濃度分布(ウェル構造)を示す。これらは、ソリッド
・ステート・テクノロジー、8月、 (1984年)第
123〜131頁(So (l id 5tata T
echno fl ogy。
August (1984) pp 123〜131
)において論じられている。第9図(a)は、現在量も
一般的に実施されているウェル構造であり1表面から深
さ方向にほぼ均一な濃度分布となっている。第9図(b
)(c)は1表面より深いところに高濃度層を有してい
る。これはりトログレード (Retrograde)ウェルと称されるものである
。高濃度層を付加してウェルの抵抗を下げ、nチャネル
MO5FETとpチャネルMO3FETが共存するCM
O5構造で生ずる固有の問題、寄、化サイリスタ効果が
回避できる。第9図(b)と(c)の相異は、(b)が
高濃度層が表面に接近し、(C)は深いところに存在す
る点にある。
)において論じられている。第9図(a)は、現在量も
一般的に実施されているウェル構造であり1表面から深
さ方向にほぼ均一な濃度分布となっている。第9図(b
)(c)は1表面より深いところに高濃度層を有してい
る。これはりトログレード (Retrograde)ウェルと称されるものである
。高濃度層を付加してウェルの抵抗を下げ、nチャネル
MO5FETとpチャネルMO3FETが共存するCM
O5構造で生ずる固有の問題、寄、化サイリスタ効果が
回避できる。第9図(b)と(c)の相異は、(b)が
高濃度層が表面に接近し、(C)は深いところに存在す
る点にある。
一般にMOSのウェル領域の濃度はゲート電極に電圧を
印加し、チャネルが形成しはじめる開始電圧、しきい電
圧VTRと深く関係する。濃度が高い程、VTRは高く
なる。また、ウェルにソースと逆方向の電圧を印加(基
板バイアスをかけた)とき、ゲート直下の空乏層が表面
深さ方向に延びて空乏層内の固定電荷量が増大するため
、VTRは高くなる。この基板バイアス時のVTR増加
の割合を基板効果定数にと呼ぶが、Kは濃度が高い程大
きくなり、ウェル領域の電位が固定できない集積回路で
は、回路性能を低下させ好ましくない。リトログレード
のウェル構造は高濃度層が存在するため、上述のような
VTRおよびに等のMO8特性に及ぼす影響を回避する
対策が必要であった。
印加し、チャネルが形成しはじめる開始電圧、しきい電
圧VTRと深く関係する。濃度が高い程、VTRは高く
なる。また、ウェルにソースと逆方向の電圧を印加(基
板バイアスをかけた)とき、ゲート直下の空乏層が表面
深さ方向に延びて空乏層内の固定電荷量が増大するため
、VTRは高くなる。この基板バイアス時のVTR増加
の割合を基板効果定数にと呼ぶが、Kは濃度が高い程大
きくなり、ウェル領域の電位が固定できない集積回路で
は、回路性能を低下させ好ましくない。リトログレード
のウェル構造は高濃度層が存在するため、上述のような
VTRおよびに等のMO8特性に及ぼす影響を回避する
対策が必要であった。
第9図(b)の例では、高濃度層が表面近傍にあるため
、VTRおよびKの大幅な増加を招く問題がある。
、VTRおよびKの大幅な増加を招く問題がある。
一方、微細MO3FETにとってもう一つの重要な技術
課題にα線ソフトエラーの問題がある。これは、特に、
メモリ製品の場合、パッケージ材料に微量に含まれるウ
ランやトリウム等の放射性元素から放出されるα粒子が
、MOSFETに入射すると半導体基板中で約10”個
の電子−正孔対を発生し、それが雑音電荷となってメモ
リーが一過性の誤動作を起こすことになる。これをα線
ソフトエラーと云う。リトログレードウェル構造におけ
る高濃度層はその下に位置する部分で発生した雑音電荷
に対して電位障壁として作用し、 MOSFETのドレ
インに雑音電荷が流入することを防ぐ効果がある。しか
し、高濃度層より表面側で発生した雑音電荷に対しては
障壁効果がなく、これを防止する対策は表面に高濃度層
を可能な限り近づけてこの部分での雑音電荷発生量を低
減させることである。
課題にα線ソフトエラーの問題がある。これは、特に、
メモリ製品の場合、パッケージ材料に微量に含まれるウ
ランやトリウム等の放射性元素から放出されるα粒子が
、MOSFETに入射すると半導体基板中で約10”個
の電子−正孔対を発生し、それが雑音電荷となってメモ
リーが一過性の誤動作を起こすことになる。これをα線
ソフトエラーと云う。リトログレードウェル構造におけ
る高濃度層はその下に位置する部分で発生した雑音電荷
に対して電位障壁として作用し、 MOSFETのドレ
インに雑音電荷が流入することを防ぐ効果がある。しか
し、高濃度層より表面側で発生した雑音電荷に対しては
障壁効果がなく、これを防止する対策は表面に高濃度層
を可能な限り近づけてこの部分での雑音電荷発生量を低
減させることである。
第9図(c)の例では、高濃度層が深いところにあるた
め、上記の意味の雑音電荷量を小さくする配慮がなく、
α線ソフトエラーの問題を解決できない。
め、上記の意味の雑音電荷量を小さくする配慮がなく、
α線ソフトエラーの問題を解決できない。
それゆえ、本発明の目的は、高濃度層が設けられたウェ
ル構造において、上述の高濃度層のMO5特性に及ぼす
悪影響を解消し、同時にα線ソフトエラー率の向上をは
かり、高信頼性を実現するMOSFETを備えた半導体
装置を提供することである。
ル構造において、上述の高濃度層のMO5特性に及ぼす
悪影響を解消し、同時にα線ソフトエラー率の向上をは
かり、高信頼性を実現するMOSFETを備えた半導体
装置を提供することである。
本発明の特徴は、リトログレードウェル構造において、
深さ方向の濃度分布が高濃度層を形成したことにより谷
形状部分を持ち、その最小濃度点。
深さ方向の濃度分布が高濃度層を形成したことにより谷
形状部分を持ち、その最小濃度点。
つまり、極小点を濃度が5X1016■−δ以下、基板
表面から1.6 μm以内の深さのところに形成するこ
とにある。
表面から1.6 μm以内の深さのところに形成するこ
とにある。
以下、上記構造の作用を説明する。
第5図は、本発明のウェル構造の代表例を具体的に示し
たものである。ウェル領域の導電型はP型である。本発
明によれば、同図で斜線を施した領域に濃度分布の極小
点が存在する必要があり。
たものである。ウェル領域の導電型はP型である。本発
明によれば、同図で斜線を施した領域に濃度分布の極小
点が存在する必要があり。
本例では、表面から0.5 μm近傍に極小点が存在し
ている。
ている。
まず、耐α線ソフトエラーの問題を考える。
第5図に例示した濃度分布を持つウェル構造で雑音電荷
が問題になるのは、特に、高濃度層のうち、最大濃度点
より表面側で発生する雑音電荷である。そこで、最大濃
度点の表面からの位置と雑音電荷の捕獲量の関係を解析
し、その結果を第6図に示した。通常、捕獲電荷量の許
容限界値は20fcであるから、同図より、最大濃度点
は表面より1.6 μm以下となる。問題の極小点は最
大濃度点より表面に近く、上記の解析結果から少くとも
1.6μm以内にすべきである。
が問題になるのは、特に、高濃度層のうち、最大濃度点
より表面側で発生する雑音電荷である。そこで、最大濃
度点の表面からの位置と雑音電荷の捕獲量の関係を解析
し、その結果を第6図に示した。通常、捕獲電荷量の許
容限界値は20fcであるから、同図より、最大濃度点
は表面より1.6 μm以下となる。問題の極小点は最
大濃度点より表面に近く、上記の解析結果から少くとも
1.6μm以内にすべきである。
次に、高濃度層の影響をVTR,にの面で検討し、以下
に示す新規な結果を見出すことができた。
に示す新規な結果を見出すことができた。
第7図は、第5図に例示されているウェルの濃度分布の
うち、極小点の濃度とVTR,にの関係を調べた結果で
あるIIVTHは101BC!1″″3までほぼ一定に
保たれるけれども、それ以上では増加する。
うち、極小点の濃度とVTR,にの関係を調べた結果で
あるIIVTHは101BC!1″″3までほぼ一定に
保たれるけれども、それ以上では増加する。
一方、Kは濃度と共に単調増加し、VTHの変化とは異
なる。これは、KがVTRより表面に深い部分の濃度を
反映していることによる。また、この結果によれば、極
小点の濃度はvTHよりKを考慮して決定しなければな
らないことも分った。Kの許容値は以下の規準で設定で
きる。つまり、一般のLSIで使用する電源電圧は5v
であることから、基板バイアスは最大5vが最悪ケース
と考え、この条件でもVTRが倍増しないことが必要で
ある。
なる。これは、KがVTRより表面に深い部分の濃度を
反映していることによる。また、この結果によれば、極
小点の濃度はvTHよりKを考慮して決定しなければな
らないことも分った。Kの許容値は以下の規準で設定で
きる。つまり、一般のLSIで使用する電源電圧は5v
であることから、基板バイアスは最大5vが最悪ケース
と考え、この条件でもVTRが倍増しないことが必要で
ある。
これはKを0.54v以下とすることであり、第7図に
示す結果によれば、濃度を5 X 10fδ国−8以下
とすべきであることが分る。
示す結果によれば、濃度を5 X 10fδ国−8以下
とすべきであることが分る。
以上述べた新規な検討結果に基づき、前記の新技術が明
確になった。
確になった。
ヌ」1例」2
第1図は、NチャネルMO5FETの断面構造である。
半導体基板1としてP−型シリコンを用い、P型のウェ
ル領域2が形成され、ウェル領域2は高濃度層3を有し
ている。ウェル領域2の中にN中型ソース、ドレイン4
.ゲート酸化膜5.ゲート電極6によって構成されたN
チャネルMO5FET 10が形成されている。ウェル
領域2内の点線が極小点の位置を示す。
ル領域2が形成され、ウェル領域2は高濃度層3を有し
ている。ウェル領域2の中にN中型ソース、ドレイン4
.ゲート酸化膜5.ゲート電極6によって構成されたN
チャネルMO5FET 10が形成されている。ウェル
領域2内の点線が極小点の位置を示す。
次に、その製作プロセスの一例を第2図で説明する。
(1)10Ω/口のP−型シリコン基板を用意。
・・・第2図(1)
(2)SiOzMx* レジストM2を介して高濃度層
3形成のイオン打込み(ボロン、加速電圧50KeV、
打込量5 X 10 ”〜2 X 10 ”(!1−”
L・・・第2図(2) (3)エピタキシャル層−1形成(厚さ0.8〜1.7
2m)、 ・・・第2図(3)(
4)S iozM8.SiaN4May 17ジストM
δを介してPウェルイオン打込み(BFz、加速電圧6
0KeV、打込t 2 X 10 ”am−”)。
3形成のイオン打込み(ボロン、加速電圧50KeV、
打込量5 X 10 ”〜2 X 10 ”(!1−”
L・・・第2図(2) (3)エピタキシャル層−1形成(厚さ0.8〜1.7
2m)、 ・・・第2図(3)(
4)S iozM8.SiaN4May 17ジストM
δを介してPウェルイオン打込み(BFz、加速電圧6
0KeV、打込t 2 X 10 ”am−”)。
・・・第2図(4)
(5)フィールド酸化膜20形成、ゲート酸イヒll1
5形成、ゲート電w46形成(加工寸法1.5μm)。
5形成、ゲート電w46形成(加工寸法1.5μm)。
・・・第2図(5)
(6)ソース、ドレイン4形成(ヒ素、加速電圧80K
sV、打込量3 x 10 ”cm−”)。
sV、打込量3 x 10 ”cm−”)。
・・・第2図(6)
(7)層間絶縁膜7.配線電極8.保護膜9形成。
・・・第2図(7)
ヌ】11劃
本発明を採用した他の実施例としてノベイボーラトCM
O3FETが同一基板中に存在するBi−CMO8半導
体装置を第3図に示す。
O3FETが同一基板中に存在するBi−CMO8半導
体装置を第3図に示す。
100は、Pチャネ71/MO5FET テ、 N十型
高濃度層3oをもつN型ウェル領域120、P中型ソー
ス、ドレイン140、ゲート酸化膜5、ゲート電極16
0により構成されている。200は、NPNバイポーラ
トランジスタである。240はP型ベース層であり、N
Mのコレクタ層はPチャネルMO5FETのN中型高濃
度層30を持つN型ウェル領域120と同一としている
。
高濃度層3oをもつN型ウェル領域120、P中型ソー
ス、ドレイン140、ゲート酸化膜5、ゲート電極16
0により構成されている。200は、NPNバイポーラ
トランジスタである。240はP型ベース層であり、N
Mのコレクタ層はPチャネルMO5FETのN中型高濃
度層30を持つN型ウェル領域120と同一としている
。
本例によれば、N型ウェル領域120がせいぜい1〜2
μm程度と薄くできるため、電流利得帯域幅が非常に高
いバイポーラトランジスタを形成できる。
μm程度と薄くできるため、電流利得帯域幅が非常に高
いバイポーラトランジスタを形成できる。
第4図に本例に形成プロセスの一例を示す。
(1)10Ω/口のP−型シリコン基板を用意する。
・・・第4図(1)
(2)N型ウェルの高濃度層30形成(アンチモン拡散
)、P型ウェルの高濃度層3形成(ボロン打込み、加速
電圧50KeV、打込量5X10”〜2X10”am−
”)−−第4図(2)(3)エピタキシャル層/a形成
(厚さ0.8〜1.7μm) ・・・
第4図(3)(4)Nウェルイオン打込み(リン、加速
電圧100KeV、打込i 1 X 10 ”(!11
−”) 、 Pウェルイオン打込み(B F 2” l
加速電圧50 KeV 、打込i 2 X 10 ”(
!m−”) 、 −第4図(4)(5)フィール
ド酸化膜20形成、ゲート酸化膜5形成、ゲート電極6
加工(加工寸法1.52m)、 ・
・・第4図(5)(6)ベース層240形成、Nチャネ
ルMO5FET 。
)、P型ウェルの高濃度層3形成(ボロン打込み、加速
電圧50KeV、打込量5X10”〜2X10”am−
”)−−第4図(2)(3)エピタキシャル層/a形成
(厚さ0.8〜1.7μm) ・・・
第4図(3)(4)Nウェルイオン打込み(リン、加速
電圧100KeV、打込i 1 X 10 ”(!11
−”) 、 Pウェルイオン打込み(B F 2” l
加速電圧50 KeV 、打込i 2 X 10 ”(
!m−”) 、 −第4図(4)(5)フィール
ド酸化膜20形成、ゲート酸化膜5形成、ゲート電極6
加工(加工寸法1.52m)、 ・
・・第4図(5)(6)ベース層240形成、Nチャネ
ルMO5FET 。
PチャネルMO5FETのソース、ドレイン4゜140
形成。 ・・・第4図(6)(7)層間
絶縁膜7.配線電極8.保護膜9形成。
形成。 ・・・第4図(6)(7)層間
絶縁膜7.配線電極8.保護膜9形成。
・・・第4図(7)
第8図に上記実施例で形成されるN型ウェル領域のゲー
ト下の基板深さ方向に関する濃度分布をその代表例につ
いて示す、高濃度WJ30をアンチモンの拡散で形成し
ているため、最大濃度が1019C!fl−”以上とな
り、大幅なウェル抵抗の低減が実現されている。また、
極小点は、Nウェルであっても、第5図に示す条件が満
足されている。
ト下の基板深さ方向に関する濃度分布をその代表例につ
いて示す、高濃度WJ30をアンチモンの拡散で形成し
ているため、最大濃度が1019C!fl−”以上とな
り、大幅なウェル抵抗の低減が実現されている。また、
極小点は、Nウェルであっても、第5図に示す条件が満
足されている。
以上の実施例では、高濃度層3,30をエピタキシャル
層程を利用して形成しているが、この他の方法として、
高エネルギーイオン打込法でも形成できる。
層程を利用して形成しているが、この他の方法として、
高エネルギーイオン打込法でも形成できる。
本発明によれば、リトログレード型ウェル構造の最大の
問題点であるしきい電圧、基板効果定数の増加を防止で
き、薄いウェル構造の中に高性能なMOSFETを形成
した半導体装置が実現できる。
問題点であるしきい電圧、基板効果定数の増加を防止で
き、薄いウェル構造の中に高性能なMOSFETを形成
した半導体装置が実現できる。
第1図は本発明の一実施例を示す図、第2図は第1図の
MOSFETの製造プロセスを示す図、第3図は本発明
の他の実施例を示す図、第4図は第3図のBi−CMO
8半導体装置の製造プロセスを示す図、第5図〜第8図
は本発明の技術的根拠を説明する図、第9図は従来のM
OSFETが作られるウェルの不純物分布を示す図であ
る。 1・・・半導体基板、2・・・P型ウェル領域、3・・
・高濃度層、120・・・n型ウェル領域。
MOSFETの製造プロセスを示す図、第3図は本発明
の他の実施例を示す図、第4図は第3図のBi−CMO
8半導体装置の製造プロセスを示す図、第5図〜第8図
は本発明の技術的根拠を説明する図、第9図は従来のM
OSFETが作られるウェルの不純物分布を示す図であ
る。 1・・・半導体基板、2・・・P型ウェル領域、3・・
・高濃度層、120・・・n型ウェル領域。
Claims (1)
- 1、半導体基板の所定の領域にウェル領域が形成され、
該ウェル領域内にMOSFETを形成した半導体装置に
おいて、ウェル領域の不純物濃度分布は表面より深い部
分で谷形状をもち、かつ、その極小点はその濃度が5×
10^1^5cm^−^3以下で半導体基板表面から1
.6μm以内の深さのところに位置していることを特徴
とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60267170A JPH0770606B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
KR1019860009284A KR970000462B1 (ko) | 1985-11-29 | 1986-11-04 | 반도체 장치 |
US07/323,212 US4963973A (en) | 1985-11-29 | 1989-03-13 | Semiconductor device |
US08/243,325 US5726488A (en) | 1985-11-29 | 1994-05-16 | Semiconductor device having semiconductor elements formed in a retrograde well structure |
KR1019940016676A KR960016692A (ko) | 1985-11-29 | 1994-07-11 | 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60267170A JPH0770606B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
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JPS62128170A true JPS62128170A (ja) | 1987-06-10 |
JPH0770606B2 JPH0770606B2 (ja) | 1995-07-31 |
Family
ID=17441073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60267170A Expired - Fee Related JPH0770606B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US4963973A (ja) |
JP (1) | JPH0770606B2 (ja) |
KR (2) | KR970000462B1 (ja) |
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---|---|---|---|
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