JPS62128170A - 半導体装置 - Google Patents

半導体装置

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JPS62128170A
JPS62128170A JP60267170A JP26717085A JPS62128170A JP S62128170 A JPS62128170 A JP S62128170A JP 60267170 A JP60267170 A JP 60267170A JP 26717085 A JP26717085 A JP 26717085A JP S62128170 A JPS62128170 A JP S62128170A
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Takahiro Nagano
隆洋 長野
Takahide Ikeda
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に高信頼性を備え、品集
積かつ高速なＭＯＳＦＥＴを半導体基板のウェルに実現
できる半導体装置に関する。
〔従来の技術〕
第９図に従来のＭＯＳＦＥＴが形成されるウェルの不純
物濃度分布（ウェル構造）を示す。これらは、ソリッド
・ステート・テクノロジー、８月、　（１９８４年）第
１２３〜１３１頁（Ｓｏ　（ｌ　ｉｄ　５ｔａｔａ　Ｔ
ｅｃｈｎｏ　ｆｌ　ｏｇｙ。
Ａｕｇｕｓｔ　（１９８４）　ｐｐ　１２３〜１３１　
）において論じられている。第９図（ａ）は、現在量も
一般的に実施されているウェル構造であり１表面から深
さ方向にほぼ均一な濃度分布となっている。第９図（ｂ
）（ｃ）は１表面より深いところに高濃度層を有してい
る。これはりトログレード （Ｒｅｔｒｏｇｒａｄｅ）ウェルと称されるものである
。高濃度層を付加してウェルの抵抗を下げ、ｎチャネル
ＭＯ５ＦＥＴとｐチャネルＭＯ３ＦＥＴが共存するＣＭ
Ｏ５構造で生ずる固有の問題、寄、化サイリスタ効果が
回避できる。第９図（ｂ）と（ｃ）の相異は、（ｂ）が
高濃度層が表面に接近し、（Ｃ）は深いところに存在す
る点にある。
〔発明が解決しようとする問題点〕
一般にＭＯＳのウェル領域の濃度はゲート電極に電圧を
印加し、チャネルが形成しはじめる開始電圧、しきい電
圧ＶＴＲと深く関係する。濃度が高い程、ＶＴＲは高く
なる。また、ウェルにソースと逆方向の電圧を印加（基
板バイアスをかけた）とき、ゲート直下の空乏層が表面
深さ方向に延びて空乏層内の固定電荷量が増大するため
、ＶＴＲは高くなる。この基板バイアス時のＶＴＲ増加
の割合を基板効果定数にと呼ぶが、Ｋは濃度が高い程大
きくなり、ウェル領域の電位が固定できない集積回路で
は、回路性能を低下させ好ましくない。リトログレード
のウェル構造は高濃度層が存在するため、上述のような
ＶＴＲおよびに等のＭＯ８特性に及ぼす影響を回避する
対策が必要であった。
第９図（ｂ）の例では、高濃度層が表面近傍にあるため
、ＶＴＲおよびＫの大幅な増加を招く問題がある。
一方、微細ＭＯ３ＦＥＴにとってもう一つの重要な技術
課題にα線ソフトエラーの問題がある。これは、特に、
メモリ製品の場合、パッケージ材料に微量に含まれるウ
ランやトリウム等の放射性元素から放出されるα粒子が
、ＭＯＳＦＥＴに入射すると半導体基板中で約１０”個
の電子−正孔対を発生し、それが雑音電荷となってメモ
リーが一過性の誤動作を起こすことになる。これをα線
ソフトエラーと云う。リトログレードウェル構造におけ
る高濃度層はその下に位置する部分で発生した雑音電荷
に対して電位障壁として作用し、　ＭＯＳＦＥＴのドレ
インに雑音電荷が流入することを防ぐ効果がある。しか
し、高濃度層より表面側で発生した雑音電荷に対しては
障壁効果がなく、これを防止する対策は表面に高濃度層
を可能な限り近づけてこの部分での雑音電荷発生量を低
減させることである。
第９図（ｃ）の例では、高濃度層が深いところにあるた
め、上記の意味の雑音電荷量を小さくする配慮がなく、
α線ソフトエラーの問題を解決できない。
それゆえ、本発明の目的は、高濃度層が設けられたウェ
ル構造において、上述の高濃度層のＭＯ５特性に及ぼす
悪影響を解消し、同時にα線ソフトエラー率の向上をは
かり、高信頼性を実現するＭＯＳＦＥＴを備えた半導体
装置を提供することである。
〔問題点を解決するための手段〕
本発明の特徴は、リトログレードウェル構造において、
深さ方向の濃度分布が高濃度層を形成したことにより谷
形状部分を持ち、その最小濃度点。
つまり、極小点を濃度が５Ｘ１０１６■−δ以下、基板
表面から１．６　μｍ以内の深さのところに形成するこ
とにある。
〔作用〕
以下、上記構造の作用を説明する。
第５図は、本発明のウェル構造の代表例を具体的に示し
たものである。ウェル領域の導電型はＰ型である。本発
明によれば、同図で斜線を施した領域に濃度分布の極小
点が存在する必要があり。
本例では、表面から０．５　μｍ近傍に極小点が存在し
ている。
まず、耐α線ソフトエラーの問題を考える。
第５図に例示した濃度分布を持つウェル構造で雑音電荷
が問題になるのは、特に、高濃度層のうち、最大濃度点
より表面側で発生する雑音電荷である。そこで、最大濃
度点の表面からの位置と雑音電荷の捕獲量の関係を解析
し、その結果を第６図に示した。通常、捕獲電荷量の許
容限界値は２０ｆｃであるから、同図より、最大濃度点
は表面より１．６　μｍ以下となる。問題の極小点は最
大濃度点より表面に近く、上記の解析結果から少くとも
１．６μｍ以内にすべきである。
次に、高濃度層の影響をＶＴＲ，にの面で検討し、以下
に示す新規な結果を見出すことができた。
第７図は、第５図に例示されているウェルの濃度分布の
うち、極小点の濃度とＶＴＲ，にの関係を調べた結果で
あるＩＩＶＴＨは１０１ＢＣ！１″″３までほぼ一定に
保たれるけれども、それ以上では増加する。
一方、Ｋは濃度と共に単調増加し、ＶＴＨの変化とは異
なる。これは、ＫがＶＴＲより表面に深い部分の濃度を
反映していることによる。また、この結果によれば、極
小点の濃度はｖＴＨよりＫを考慮して決定しなければな
らないことも分った。Ｋの許容値は以下の規準で設定で
きる。つまり、一般のＬＳＩで使用する電源電圧は５ｖ
であることから、基板バイアスは最大５ｖが最悪ケース
と考え、この条件でもＶＴＲが倍増しないことが必要で
ある。
これはＫを０．５４ｖ以下とすることであり、第７図に
示す結果によれば、濃度を５　Ｘ　１０ｆδ国−８以下
とすべきであることが分る。
以上述べた新規な検討結果に基づき、前記の新技術が明
確になった。
〔実施例〕
ヌ」１例」２ 第１図は、ＮチャネルＭＯ５ＦＥＴの断面構造である。
半導体基板１としてＰ−型シリコンを用い、Ｐ型のウェ
ル領域２が形成され、ウェル領域２は高濃度層３を有し
ている。ウェル領域２の中にＮ中型ソース、ドレイン４
．ゲート酸化膜５．ゲート電極６によって構成されたＮ
チャネルＭＯ５ＦＥＴ　１０が形成されている。ウェル
領域２内の点線が極小点の位置を示す。
次に、その製作プロセスの一例を第２図で説明する。
（１）１０Ω／口のＰ−型シリコン基板を用意。
・・・第２図（１） （２）ＳｉＯｚＭｘ＊　レジストＭ２を介して高濃度層
３形成のイオン打込み（ボロン、加速電圧５０ＫｅＶ、
打込量５　Ｘ　１０　”〜２　Ｘ　１０　”（！１−”
Ｌ・・・第２図（２） （３）エピタキシャル層−１形成（厚さ０．８〜１．７
２ｍ）、　　　　　　　　　　　・・・第２図（３）（
４）Ｓ　ｉｏｚＭ８．ＳｉａＮ４Ｍａｙ　１７ジストＭ
δを介してＰウェルイオン打込み（ＢＦｚ、加速電圧６
０ＫｅＶ、打込ｔ　２　Ｘ　１０　”ａｍ−”）。
・・・第２図（４） （５）フィールド酸化膜２０形成、ゲート酸イヒｌｌ１
５形成、ゲート電ｗ４６形成（加工寸法１．５μｍ）。
・・・第２図（５） （６）ソース、ドレイン４形成（ヒ素、加速電圧８０Ｋ
ｓＶ、打込量３　ｘ　１０　”ｃｍ−”）。
・・・第２図（６） （７）層間絶縁膜７．配線電極８．保護膜９形成。
・・・第２図（７） ヌ】１１劃 本発明を採用した他の実施例としてノベイボーラトＣＭ
Ｏ３ＦＥＴが同一基板中に存在するＢｉ−ＣＭＯ８半導
体装置を第３図に示す。
１００は、Ｐチャネ７１／ＭＯ５ＦＥＴ　テ、　Ｎ十型
高濃度層３ｏをもつＮ型ウェル領域１２０、Ｐ中型ソー
ス、ドレイン１４０、ゲート酸化膜５、ゲート電極１６
０により構成されている。２００は、ＮＰＮバイポーラ
トランジスタである。２４０はＰ型ベース層であり、Ｎ
Ｍのコレクタ層はＰチャネルＭＯ５ＦＥＴのＮ中型高濃
度層３０を持つＮ型ウェル領域１２０と同一としている
。
本例によれば、Ｎ型ウェル領域１２０がせいぜい１〜２
μｍ程度と薄くできるため、電流利得帯域幅が非常に高
いバイポーラトランジスタを形成できる。
第４図に本例に形成プロセスの一例を示す。
（１）１０Ω／口のＰ−型シリコン基板を用意する。
・・・第４図（１） （２）Ｎ型ウェルの高濃度層３０形成（アンチモン拡散
）、Ｐ型ウェルの高濃度層３形成（ボロン打込み、加速
電圧５０ＫｅＶ、打込量５Ｘ１０”〜２Ｘ１０”ａｍ−
”）−−第４図（２）（３）エピタキシャル層／ａ形成
（厚さ０．８〜１．７μｍ）　　　　　　　　　・・・
第４図（３）（４）Ｎウェルイオン打込み（リン、加速
電圧１００ＫｅＶ、打込ｉ　１　Ｘ　１０　”（！１１
−”）　、　Ｐウェルイオン打込み（Ｂ　Ｆ　２”　ｌ
加速電圧５０　ＫｅＶ　、打込ｉ　２　Ｘ　１０　”（
！ｍ−”）　、　　　　−第４図（４）（５）フィール
ド酸化膜２０形成、ゲート酸化膜５形成、ゲート電極６
加工（加工寸法１．５２ｍ）、　　　　　　　　　　・
・・第４図（５）（６）ベース層２４０形成、Ｎチャネ
ルＭＯ５ＦＥＴ　。
ＰチャネルＭＯ５ＦＥＴのソース、ドレイン４゜１４０
形成。　　　　　　　　・・・第４図（６）（７）層間
絶縁膜７．配線電極８．保護膜９形成。
・・・第４図（７） 第８図に上記実施例で形成されるＮ型ウェル領域のゲー
ト下の基板深さ方向に関する濃度分布をその代表例につ
いて示す、高濃度ＷＪ３０をアンチモンの拡散で形成し
ているため、最大濃度が１０１９Ｃ！ｆｌ−”以上とな
り、大幅なウェル抵抗の低減が実現されている。また、
極小点は、Ｎウェルであっても、第５図に示す条件が満
足されている。
以上の実施例では、高濃度層３，３０をエピタキシャル
層程を利用して形成しているが、この他の方法として、
高エネルギーイオン打込法でも形成できる。
〔発明の効果〕
本発明によれば、リトログレード型ウェル構造の最大の
問題点であるしきい電圧、基板効果定数の増加を防止で
き、薄いウェル構造の中に高性能なＭＯＳＦＥＴを形成
した半導体装置が実現できる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図、第２図は第１図の
ＭＯＳＦＥＴの製造プロセスを示す図、第３図は本発明
の他の実施例を示す図、第４図は第３図のＢｉ−ＣＭＯ
８半導体装置の製造プロセスを示す図、第５図〜第８図
は本発明の技術的根拠を説明する図、第９図は従来のＭ
ＯＳＦＥＴが作られるウェルの不純物分布を示す図であ
る。 １・・・半導体基板、２・・・Ｐ型ウェル領域、３・・
・高濃度層、１２０・・・ｎ型ウェル領域。

Claims (1)

    【特許請求の範囲】
  1. １、半導体基板の所定の領域にウェル領域が形成され、
    該ウェル領域内にＭＯＳＦＥＴを形成した半導体装置に
    おいて、ウェル領域の不純物濃度分布は表面より深い部
    分で谷形状をもち、かつ、その極小点はその濃度が５×
    １０＾１＾５ｃｍ＾−＾３以下で半導体基板表面から１
    ．６μｍ以内の深さのところに位置していることを特徴
    とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02271566A (ja) * 1989-04-12 1990-11-06 Hitachi Ltd 半導体装置

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770606B2 (ja) * 1985-11-29 1995-07-31 株式会社日立製作所 半導体装置
US5093707A (en) * 1988-04-27 1992-03-03 Kabushiki Kaisha Toshiba Semiconductor device with bipolar and cmos transistors
JP4255142B2 (ja) * 1998-02-05 2009-04-15 株式会社ルネサステクノロジ 半導体装置
US6268250B1 (en) 1999-05-14 2001-07-31 Micron Technology, Inc. Efficient fabrication process for dual well type structures
US6445014B1 (en) * 1999-06-16 2002-09-03 Micron Technology Inc. Retrograde well structure for a CMOS imager
US6310366B1 (en) * 1999-06-16 2001-10-30 Micron Technology, Inc. Retrograde well structure for a CMOS imager
US6372582B1 (en) 1999-08-18 2002-04-16 Advanced Micro Devices, Inc. Indium retrograde channel doping for improved gate oxide reliability
US6426279B1 (en) 1999-08-18 2002-07-30 Advanced Micro Devices, Inc. Epitaxial delta doping for retrograde channel profile
KR20010056719A (ko) * 1999-12-16 2001-07-04 권문구 반사형 편광판의 시야각에 따른 색차 및 휘도 보상 방법
US6528850B1 (en) * 2000-05-03 2003-03-04 Linear Technology Corporation High voltage MOS transistor with up-retro well
US8329564B2 (en) * 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8796767B1 (en) 2011-06-06 2014-08-05 Maxim Integrated Products, Inc. Low-noise, high-gain semiconductor device incorporating BCD (bipolar-CMOS-DMOS) technology
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60113457A (ja) * 1983-11-24 1985-06-19 Nec Corp 相補型半導体装置の製造方法
JPS61268058A (ja) * 1985-05-23 1986-11-27 Casio Comput Co Ltd 相補型ｍｏｓ集積回路の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4032372A (en) * 1971-04-28 1977-06-28 International Business Machines Corporation Epitaxial outdiffusion technique for integrated bipolar and field effect transistors
US4247862B1 (en) * 1977-08-26 1995-12-26 Intel Corp Ionzation resistant mos structure
US4258379A (en) * 1978-09-25 1981-03-24 Hitachi, Ltd. IIL With in and outdiffused emitter pocket
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
JPS5994861A (ja) * 1982-11-24 1984-05-31 Hitachi Ltd 半導体集積回路装置及びその製造方法
US4762802A (en) * 1984-11-09 1988-08-09 American Telephone And Telegraph Company At&T, Bell Laboratories Method for preventing latchup in CMOS devices
US4604790A (en) * 1985-04-01 1986-08-12 Advanced Micro Devices, Inc. Method of fabricating integrated circuit structure having CMOS and bipolar devices
JPH0770606B2 (ja) * 1985-11-29 1995-07-31 株式会社日立製作所 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60113457A (ja) * 1983-11-24 1985-06-19 Nec Corp 相補型半導体装置の製造方法
JPS61268058A (ja) * 1985-05-23 1986-11-27 Casio Comput Co Ltd 相補型ｍｏｓ集積回路の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02271566A (ja) * 1989-04-12 1990-11-06 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
KR870005459A (ko) 1987-06-09
US5726488A (en) 1998-03-10
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US4963973A (en) 1990-10-16
KR960016692A (ko) 1996-05-22
JPH0770606B2 (ja) 1995-07-31

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