JPH02268281A - 多数ピン集積回路の試験方法及び試験装置 - Google Patents

多数ピン集積回路の試験方法及び試験装置

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JPH02268281A
JPH02268281A JP2045325A JP4532590A JPH02268281A JP H02268281 A JPH02268281 A JP H02268281A JP 2045325 A JP2045325 A JP 2045325A JP 4532590 A JP4532590 A JP 4532590A JP H02268281 A JPH02268281 A JP H02268281A
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Hugh W Littlebury
ハフ・ダブリュー・リトルバリー
Mavin C Swapp
マービン・シー・スワップ
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture

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  • General Physics & Mathematics (AREA)
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 一余」Ｌど逢旦− 〔産業上の利用分野〕 本発明は、一般的には、自動化されたディジタルテスト
システムに関する。更に具体的には、マルチ−チャネル
テスタと与えられたテストチャネル数よりも多くの回路
端子、即ちピン数を有する論理回路との間でデータを伝
達するための多数ピン集積回路の試験方法及び装置に関
する。
〔従来の技術〕
論理回路、特に集積回路をテストすることは電子回路の
製造業音速にとっては極めて重要な技術であり、この技
術によって集積回路がアセンブルされ、使用される前に
欠陥ユニットを確認することができる。回路がパッケー
ジ封止される前と後で集積回路を試験することが望まし
い。電子工業の動向は、電子回路の幾何学的寸法を縮小
化するとともに回路的複雑さを増大する方向に進んでお
り、回路と通信接続するために必要とされるピン数を増
大化している。回路がより複雑になるにつれで既存の装
置で回路を試験することは困難で或いは不可能になって
来ている。数１００個から１０００個以上の端子を持つ
回路をサポート支持することのできるテスタがますます
重要になって来ているが、一方、同時にテスタ装置のコ
ストも低下することになる。従って、単一のテストチャ
ネルがサポート支持できる端子の数を拡張するための方
法が新しい回路の要求に対して見合うように開発されて
来ている。
集積回路製造技術における新しい別の動向は、特定用途
向は及び顧客専用設計（ａｐｐｌｉｃａｔｉｏｎ　５ｐ
ｅｃｉｆｉｃ　ａｎｄ　ｃｕｓｔｏｍｅｒ　ｄｅｓｉｇ
ｎｅｄ）集積回路に対する動向であり、この結果として
、テストすべき集積回路の種類が非常に多種類となり様
々な設計ルールに基づくものとなって来たことである。
このような追加された複雑性のために最終仕上り回路の
コストの内のかなりの部分が回路を試験するコストによ
って占められるようになっている。また回路を試験する
ことのために回路設計ルールに制限が加えられて来てお
り、その結果しばしば回路性能に影響を与え妥協点が見
出されてきている。テスト装置はますます柔軟性の”あ
るものでなければならず、しかも幅広い応用の様々な回
路をサポート支持することができ、しかも回路の設計に
対して与える制限も最少数のものでなければならない。
特に興味のある１つの領域は、テスタとテスト中の回路
との間でテスト信号を伝達することである。テスタの各
々のチャネルは典型的には多重強制及び計測回路（ｍｕ
ｌｔｉｐｌｅ　ｆｏｒｃｅ　ａｎｄ　ｍｅａｓｕｒｅ　
ｃｉｒｃｕｉｔｓ）を具備しており、シリアル刺激デー
タをテスタからテスト中の回路へ通過させるために使用
され、かつシリアル応答データをテスト中の回路からテ
スタへ通過させるために使用される。刺激信号のパター
ン、即ち刺激ベクトルはテスタと接続したマス蓄積ユニ
ット（ｍａｓｓ　ｓｔｏｒａｇｅ　ｕｎｉｔ）内に蓄積
されている。テスト中の回路の各々の端子は端子上に論
理信号を強制的に与えるために用いられたドライバと接
続されており、しかも端子」二の応答電圧を検出するた
めに用いられたコンパレータと接続されており、しかも
応答ベクトルをテスタに対して出力している。テスタは
刺激ベクトルを強制及び計測回路（ｆｏｒｃｅ　ａｎｄ
　ｍｅａｓｕｒｅ　ｃｉｒｃｕ　ｉ　ｔ　）に通過させ
ドライバ及びコンパレータを制御している。このように
して、刺激ベクトルはテスト中の回路に印加されしかも
応答ベクトルはテスト中の回路から記録（ｒｅｃｏｒｄ
ｅｄ）されている。しかしながら、多数のピンを有する
回路に対しては、その各々の端子に対して強制及び計測
回路（ｆｏｒｃｅａｎｄ　ｍｅａｓｕｒｅ　ｃｉｒｃｕ
ｉｔｓ）を模式的に反復することは非常に高価なものと
なる。また、多数ピンを有する新しい回路は、それらを
評価するテスタよりも急速に開発されてきており、従っ
て製造業音速は回路端子の数よりも少ないテストチャネ
ルを有するテスト装置しか持たない現状を見出すに到っ
ている。
この問題点を解決するための１つの方法は、テスト中の
回路の１部分としてテスト回路を含ませることであった
。いくつかの方法が用いられていたが、しかしどの方法
も回路内に付加的な論理デバイスを必要とし、しかも回
路性能を遅くしているという点で類似している。バウン
ダリースキャン（ｂｏｕｎｄａｒｙ　５ｃａｎ）と呼ば
れる１つのよく知られた方法は論理回路の各端子間に結
合された一本の鎖状のシフトレジスクラッチの構成を含
んでいた。
この方法においては、刺激ベクトルは、ベクトルをシフ
トレジスクラッチの鎖に沿ってシフトさせることによっ
て、１つのテストチャネルから回路の全ての端子へ通過
されていた。テスタからのストロボパルスを受信すると
、シフトレジスクラッチは刺激ベクトルをテスト中の回
路に印加した。
同様の方法で、応答ベクトルはシフトレジスタ鎖（チェ
ーン）に負荷されテスト中の回路からテスタへシフト出
力されていた。バウンダリースキャン技術は、刺激ベク
トル入力、応答ベクトル出力、クロック及びストロボの
わずかに４つの端子を使用していた。しかしながら、バ
ウンダリースキャンを使用するテスト時間はチェーン（
鎖）内の端子数によって端子数倍されていた。従って、
１゜０個のピン数を持つ回路に対しては、刺激ベクトル
をテスト中の回路に伝達するためには１００個のクロッ
クパルスを必要とし、しかもテスト中の回路からテスタ
へ応答ベクトルを伝達するためには１００個のクロック
パルスを必要とし、その結果として多数の端子を有する
デバイスに対するテスト時間はかなり増大したものとな
っていた。さらに加えて、論理回路が使用されている時
には論理回路からのすべての入力文び出力には必ず遅延
時間が追加されている。更に、結局の所、バウンダリー
スキャン回路は１つの回路に対して２５％増のチップ領
域を加算することが必要とされ、論理回路のコストを増
大していた。
別の問題点の解決方法としては、テスタの性能を向上さ
せて、より数多くの回路端子をサポート支持できるよう
にすることである。このことは１つ以上の端子をサポー
ト支持できるようにテストチャネルを多重化するという
ことを必要とし、新しい装置を購入することが必要とな
る。従来の多重化方法ではあまりにも遅くて、論理回路
を完全にテストすることはできなかった。より多くのテ
ストチャネルを有する新しい装置は、ますます高価とな
り、製造業者が初めて回路を製造する時には通常未だ市
販されていないことが多い。従って、次のようなテスト
装置に対する必要性が生じている。即ち、テストされる
べき回路上にいかなる限定も制限も与えることなく、様
々な回路を充分にテストするために柔軟性を維持するこ
とはもちろんのこと、各々のテストチャネルに関して１
つの回路端子以上をサポート支持することのできるテス
ト装置である。
〔発明が解決しようとする課題〕
従って、最少の部品点数を用いてテスタとテスト中の論
理回路との間でデータを伝達（転送）するための多数ピ
ン集積回路の試験方法及び装置を提供することが本発明
の目的の１つである。
極小のコストでテスタとテスト中の論理回路との間でデ
ータを伝達（転送）するための多数ピン集積回路の試験
方法及び装置を提供することも更に本発明の目的の１つ
である。
テストチャネル当たり１つの回路端子以上をサポート支
持できる、テスタとテスト中の論理回路との間でデータ
を伝達（転送）するための多数ピン集積回路の試験方法
及び装置を提供することも更に本発明の目的の１つであ
る。
幅広い応用の数多くの様々なテストされるべき論理回路
に対して適用可能なテスタとテスト中の論理回路との間
でデータを伝達（転送）するための多数ピン集積回路の
試験方法及び装置を提供することも更に本発明の目的の
１つである。
〔課題を解決するための手段〕
一二月目υ更匝− 本発明の上記の及び他の目的及び利点は多数のテストチ
ャネルを有するテスタと多数の端子を有するテスト中の
論理回路との間でデータを伝達するための装置であって
、端子の数はテスタにおけるテストチャネルの数よりも
充分に多い多数ピン集積回路の試験装置を提供すること
によって達成されている。本発明による装置は論理回路
の補助部分端子の中の１つのテストチャネルから刺激デ
ータを分割し、また、補助部分端子から応答データを組
み立て（アセンブルし）かつテストチャネルへその応答
データを送ることができる。本装置は機能テストモード
、パラメトリックテストモード、及び高速スキャンテス
トモードにおいて、さらに動作することが可能である。
一溌泄Ｆす１良− 論理回路の試験に使用するための多数ピン論理回路に対
してマルチ−チャネルテスタ（１１）を結合するための
インタフェース装置が提供されている。
ここでは、複数の端末電子ユニット（２１）が、マルチ
−チャネルテスタ（１１）の各々のテストチャネルに結
合されている。端末電子ユニット（２１＞の内のいくつ
かは、端末電子ユニット（２１）の間にシリアル刺激ベ
クトルを分割するのに役立つ１つの刺激シフトレジスタ
（１８）と、いくらかの端末電子ユニット（２１）から
の応答データをシリアル応答ベクトルにアセンブルする
のに役だつ１つの応答シフトレジスタ（１７）との少な
くとも１つにより互いに並列に結合されている。シリア
ル刺激ベクトルが発生され、そしてマルチ−チャネルテ
スタ（１１）によってシリアル応答ベクトルは分析され
る。本発明による装置は、論理回路の機能テスト、パラ
メータテスト、及び高速スキャンパス（経路）テストに
対して使用される複数のモードの内の１つで動作するこ
とができる。
実施例の詳細な脱臼 一般的には、論理回路の機能テストを行なうには、テス
ト信号、或いは刺激ベクトルが、テスト中の回路の入力
ピンに印加され、かつテスト中の回路の出力ピンから、
応答データが検出されることが必要である。応答データ
、或いは応答ベクトルは、テスタにより、テスターメモ
リの中に刺激ベクトルとともに記憶されている、予想（
ｅｘｐｅｃｔｅｄ）応答ベクトルと比較される。もしも
予想応答ベクトルと応答ベクトルとの間に不一致が存在
する場合には、テスト中のその論理回路は欠陥品である
。刺激ベクトルと応答ベクトルは、通常数１０００ビツ
トのデータから成り立っている。さらに機能テストに加
えて、論理回路の特定のある部分をパラメータテストす
ることが望ましい場合がしばしば生ずる。また、テスト
中の論理回路には、スキャンパス（ｓｃａｎ　ｐａｔｈ
）と呼ばれるい（つかの形式のテスト回路を内蔵（ｂｕ
ｉｌｔ−ｉｎ）させてもよい。
そしてその内蔵テスト回路をテスタが評価することがで
きる。従って、テスタとテスト中の回路との間で伝達す
るための装置は複数のモードにおいては動作し、機能テ
スト、パラメータテスト及びスキャンパステストを達成
している。最新型のテスタは多数のテストチャネルをそ
の構成要素として含み各々のチャネルはテスト中の回路
の１つの端子の機能テスト、パラメータテスト及びスキ
ャンバステストを行なうことができる。
第１図は、テストチャネル２５を介してテスタｌｌへ結
合される装置の１つのセグメント（ｓｅｇｍｅｎｔ）を
図示している。本装置は、テスタ１１とテスト中の回路
との間をインタフェースする役割を演じ、従って、テス
ト１１がサポート支持することができるピン或いは端子
２２の数を大幅に増加させている。テストチャネル２５
は、テスタ１１とテスト中の論理回路の端子ピン２２と
の間でデータを伝達する１２．１３及び１４のような多
重のデータラインをその構成要素として含んでいる。
１つの望ましい実施例においては、テスタ１１は６４個
のテストチャネル２５を具備しているが、テストチャネ
ル２５の数はどんな数にすることも可能であると理解さ
るべきである。テスタ１１の各々のテストチャネルは第
１図において図示されたものと同様の装置の１つのセグ
メントへ結合されている。入力ライン１２はシリアル刺
激データをシフトレジスタ１８のシリアル入力へ伝（搬
）送する。シフトレジスタ１８は多数のシフトレジスタ
段１８ａ、１８ｂ、１８ｃ及び１８ｄから成り立ってお
り、テスタｌｌからのクロック信号によって制御され、
ここでは１つのクロック信号が受信される時、１ビツト
の刺激データは刺激データライン１２からシフトレジス
タ１８中ヘシフトされかつデータは同時に１８ａから１
８ｂへ、１８ｂから１８ｃへそして１８ｃから１８ｄヘ
シフトされる。
シフトレジスタ１８は４段のシフトレジスタ段を含むよ
うに図示されており、即ちシフトレジスタ１８は４ビツ
トのシフトレジスタとして図示されているが、しかし、
どんなに多数のビット数がシフトレジスタ１８内に組込
まれていても差支えないということに注意して下さい。
望ましい実施例においては、シフトレジスタ１８は１６
段のシフトレジスタ段を含み、そして、従って各々のセ
グメントは１６個の端末電子ユニットを持ちかつ１６個
の端子ピン２２への出力を有することになるであろう。
ピン即ち端子ピン２２は、例えば第１図において図示さ
れているように、各々のセグメントに関して接続され、
端子の補助部分端子（Ｓｕｂｓｅｔ　ｏｆ　ｔｅｒｍｉ
ｎａｌｓ）と呼ばれている。
十分な刺激データがシフトレジスタ１８に負荷されすべ
てのシフトレジスタ段が充満された時には、ストロボ信
号がテスタ１１から端末電子ユニット２１Ａ−２１Ｄに
伝送され、その結果としてシフトレジスタ１８から端末
電子ユニット２１Ａ−２１Ｄにデータの伝送がおこなわ
れる。この伝送が行なわれると、シフトレジスタ段１８
ａに記憶されたデータは端末電子ユニット２１Ａに伝達
され、シフトレジスタ段１８ｂに記憶されたデータは端
末電子ユニット２１Ｂへ、等々と同様に行なわれる。
第２の刺激データライン１３は、入力（刺激）データラ
イン１２と並列に結合されて図示されている。少な（と
も１つの刺激データラインはテスト中の論理回路を刺激
するために必要とされるが、テスト中の論理回路に広範
囲な種類の刺激信号を印加するためには、どんな本数の
刺激データラインを用いても差支えないはずである。バ
イナリ−論理（２値論理）を用いるならば、ｎ本の刺激
データラインは２″個の固有の刺激信号まで定義するこ
とができる。シフトレジスタ１６はシフトレジスタ１８
と類似の様式で動作し、テスタ１１からストロボ信号が
伝送される時には、データはシフトレジスタ段１６ａか
ら端、来電子ユニット２１Ａに、シフトレジスタ段１６
ｂより２１Ｂに、その他も同じように伝達される。
端末電子ユニット２１Ａ−２１Ｄはシフトレジスタ１７
の並列入力に結合されている。シフトレジスタ１７のシ
リアル（直列）出力は応答データライン１４によってテ
スタ１１に結合されている。
シフトレジスタ１７及び応答データライン１４の機能は
、後でより詳細に記述されるであろう。
第２図は単一の端末電子ユニット２１Ａのブロック図を
図示している。２１Ａと同様の端末電子ユニットはテス
ト中の論理回路の各端子ピン２２へ接続されている。わ
かりやすくするために、第２図には、端末電子ユニット
２１Ａのみを図示するが、各々の端子電子ユニットは同
様の様式で対応するシフトレジスタ１８、シフトレジス
タ１６、及び回路端子ピン２２に結合されているという
ことは理解されるべきである。望ましい実施例において
、刺激信号は高論理信号、低論理信号、及び三値論理状
態即ち高インピーダンス信号とを構成要素として含んで
いるため、従って、３個の刺激信号を実現するためには
、２個の刺激ベクトルが必要とされている。シフトレジ
スタ段（セル）１８ａは論理高刺激に対応するデータを
伝送し、−方シフトレジスタ段（セル）１６ａは三値論
理状態刺激に対応するデータを伝送する。バイナリ−ラ
ッチ２８がテスタ１１からストロボ信号を受信する時、
データはシフトレジスタ段（セル）１８ａからバイナリ
−ラッチ２８へ伝送される。ラッチ２８はテスタ１１か
ら別のストロボ信号が受信されるまで、そのデータをバ
イナリ−出力上において保持する。ラッチ２８のバイナ
リ−出力はスイッチ２９を制御し、スイッチ２９は論理
高データがバイナリ−ラッチ２８から受信される時、論
理高基準電圧３２を回路端子ピン２２に結合する働きを
する。シフトレジスタ１８が論理低データを含む時スイ
ッチ２９は起動されず、高インピーダンス状態におかれ
る。バイナリ−ラッチ２６は、バイナリ−ラッチ２８と
同様の様式で、刺激データを受信しかつ記憶する。バイ
ナリ−ラッチ２６の出力はスイッチ３１を制御し、バイ
ナリ−ラッチ２６から論理低データが受信される時、論
理低基準電圧３３を端子ピン２２に結合する。論理高デ
ータがバイナリ−ラッチ２６内に記憶されている時、ス
イッチ３１は高インピーダンス状態に′ある。この様に
して、テスト中の論理回路の端子ピン２２を論理高信号
、論理低信号、または高インピーダンス即ち三値論理状
態信号で刺激することができる。
動作上において、端子ピン２２が１つの入力端子である
ならば、連続した一連の論理高信号及び論理低信号はそ
の端子ピンに印加される。１つの出力端子に対する刺激
ベクトルは、しかしながら、単に三値論理状態データの
みを保持するだけであり、このことは結果として、スイ
ッチ２９及びスイッチ３１がその端子ピンに対して、高
インピーダンス状態に置かれるようにすることである。
従って、その出力端子は高インピーダンスで終端され、
その出力端子上の電圧はテスト中の論理回路の応答電圧
となる。その応答電圧はコンパレータ２７に結合されて
応答電圧を基準電圧３４と比較する。基準電圧３４は、
論理低基準電圧と論理高基準電圧との間のある値に設定
されている。この様にして、コンパレータ２７の出力は
、応答電圧が論理高であれば論理高、応答電圧が論理低
であれば論理低となる。コンパレータ２７の出力は出力
シフトレジスタ段１７Ａに結合されている。
第１図を再び参照すると、各々の端末電子ユニット２１
Ａ−２１Ｄからの応答データは出力応答シフトレジスタ
１７に結合され、ここで出力シフトレジスタ１７の各シ
フトレジスタ段１７ａ−１７ｄは、　テスト中の論理回
路の１つの端子ピン２２に対応している。出力シフトレ
ジスタ１７はテスタ１１からのクロック信号によって制
御される。応答データは１７　ａ−＋ｌ　７　ｂ−＋ｌ
　７　ｃ−＋１７ｄへと伝送され、最終的には応答デー
タは応答ライン１４上でテスタ１１ヘシリアルに転送さ
れる。
シフトレジスタ１６．１７及び１８は各々が同数のシフ
トレジスタ段を含まなければならない。
しかも、各セクション（シフトレジスタ段）はシフトレ
ジスタ１６．１７及び１８におけるシフトレジスタ段の
数と同数の端末電子ユニット２１Ａ−２１Ｄを含まなけ
ればならない。従って、回路が複数のモードの内の第１
のモードで動作する時、シリアル刺激データはシフトレ
ジスタ１８及び１６へ伝送されて並列（パラレル）刺激
データに変換され、その並列（パラレル）刺激データは
、回路端子ピン２２を駆動する端末電子ユニット２１Ａ
−２１Ｄに伝送される。応答電圧はテスト中の論理回路
によって発生され、回路端子ピン２２から検出され、並
列（パラレル）応答データを直列（シリアル）応答デー
タへ変換する出力シフトレジスタ１７ヘパラレルデータ
の形式で通過される。
直列（シリアル）応答データはそこで、分析のためにテ
スタ１１へ伝送される。このサイクル（周期）は、テス
ト中の論理回路の機能テストが完了するまで繰り返され
る。この様にして、各々のテストチャネルが装置の１つ
のセグメントに結合され各々のセグメントが１６個の端
子をサポート支持する、６４個のテストチャネルを有す
るテスタは６４Ｘ１６個即ち１０２４個の端子を持つ回
路の機能テストを実行できる。
第３図は、第１図及び第２図に図示された回路と組み合
わされて動作する追加回路のブロック図を図示し、これ
は、装置が複数の動作モードの内の第２のモードで動作
する時に起動される。第３図に図示される回路は、パラ
メータ計測が端子ピン２２のセットの内の１つの端子ピ
ン上で行なわれることを可能にする。さらに、端子ピン
２２の内の他の端子ピンは、テスタｔｉ内に内蔵される
精密電源（図示されていない）によって刺激されること
ができる。精密電源は刺激データライン３７によって装
置のセグメントに結合されている。
この様にして、テスト中の論理回路についてのパラメー
タ情報を集めることができる。
装置が第２のモードで動作する時には、端末電子ユニッ
ト２１Ａ−２１Ｄは前述の如く起動され、端子ピン２２
上において論理信号を保持する。回路端子上の論理刺激
信号はパラメータ計測がなされる間は、一定に保持され
ている。電圧または電流を供給可能な精密電源はテスタ
１１の各々のテストチャネル２５に対して供給されてい
る。刺激データライン３７は１組の電界効果トランジス
タ（ＦＥＴ）スイッチ３６の片側に結合されている。
ＦＥＴスイッチ３６のセットはストタ１１からの端子選
択データ３９によって制御されているマルチプレクサ３
８によって制御されている。マルチプレクサ３８は、Ｆ
ＥＴスイッチ３６のセットの中の１つのＦＥＴスイッチ
３６を選択する。各々のＦＥＴスイッチ３６はテスト中
の論理回路の１つの端子ピン２２に結合され、ＦＥＴス
イッチ３６がマルチプレクサ３８によって起動される時
、精密電源は端子ピン２２の内の１つの端子ピンに結合
される。計測マルチプレクサ４０は、１つの入力を端子
ピン２２の内の各々の端子ピンに結合されている。マル
チプレクサ４０は、テスタ１１からの端子選択データ４
１により制御される。端子ピン２２の内の１つの端子が
選択され、その端子からのデータはパラメータ計測ライ
ン４２に伝達されかつテスタ１１へ送られる。
通常の動作においては、刺激データは、第１図及び第２
図に図示される回路を介してテスト中の論理回路に多数
のサイクル周期の間、伝達され、テスト中の論理回路を
既知の状態にする。端末電子ユニット２１は、第３図に
図示される回路が起動されている期間、刺激データを回
路端子ピン２２上に維持する。この期間中、ただ１つの
入力端子に対応する少なくとも１つの端子ピン２２は、
精密電源によって刺激され、１つの出力端子に対応する
少なくとも１つの端子ピン２２は、マルチプレクサ４０
及びパラメータ計測ライン４２を介し、パラメータ計測
回路に結合される。−度、パラメータ計測が完了すれば
マルチプレクサ３８及び４０は回路端子ピン２２からテ
スタｌ■のパラメータ計測回路を切断し、しかも装置は
、第１図及び第２図に図示された電子回路（機器）を用
いてデータを伝送することによって再び第１の動作モー
ドで機能することになる。
第４図は、第１図、第２図及び第３図に図示された回路
と組み合わされて動作する追加回路を図示している。第
４図に示される追加回路は、端子ピン２２の内の１つの
端子ピンを比較的高速にテストすることに介して与えら
れている。スイッチ４６は端子ピン２２のセットの内の
少なくとも１つの端子ピンに結合されている。スイッチ
４６がテスタ１１からの制御信号によって起動される時
、対応する端子ピン２２は、端末電子ユニット２１及び
第３図における回路の両方から切断される。
スイッチ４６が起動される時、装置は複数の動作モード
の内の第３のモードで動作するであろう。
そしてここでは、高速スキャンパステストが実施される
。スイッチ４６が起動される時、マルチプレクサ４８も
また起動されてシリアル入力（刺激）ライン１２からの
刺激データをバッファ４７に指向させる（伝達する）。
バッファ４７の１つの出力は、スイッチ４６に結合され
しかも従って端子２２へ結合される。この様にして、シ
リアル入力（刺激）ライン１２からの刺激データは端子
ピン２２のセットの内の１つの端子ピンにのみ結合され
て、急速に連鎖する刺激データの列は端子ピン２２に印
加されている。端子ピン２２が出力端子であるならば、
いかなる刺激データもバッファ４７には印加されずかつ
高インピーダンス信号は端子ピン２２上に保持され、こ
の場合には端子ピン２２上の電圧はテスト中の論理回路
によって発生された応答電圧に一致する。検出器４９は
端子ピン２２上の応答電圧を、論理低基準電圧と論理高
基準電圧との間の適当な電圧である基準電圧５１と比較
する。検出器４９はシリアル応答ライン５２上のシリア
ル応答信号をテスタ１１に出ノＪする。この様にして、
シリアル応答データは端子ピン２２のセットの内の１つ
の端子ピン２２へ急速に印加され、またシリアル応答デ
ータは急速に集められテスタ１１に戻される。応答デー
タはそれからテスタ１１における予想パターンと比較さ
れまた、故障か正常か（ｆａｉ、　ｌ／ｐａｓｓ　）の
決定がなされる。
前述の如く、マルチ−チャネルディジタルテスタとテス
ト中の論理回路との間でデータを伝送するという改良さ
れた方法及び装置が提案されたということが充分理解さ
れるであろう。また、この装置はテスト中の論理回路の
各々の端子に対してより少ない点数の部品しか使用せず
、結果として低コストのテスタを実現し、かつまた、単
一テストチャネルによってテスト中の論理回路の複数の
端子のテストを可能にするということも理解されるであ
ろう。提供された本装置はテスト中の論理回路に対して
は何ら限定も加える必要はない。記憶刺激ベクトルのみ
を変更することによって数多くの種類の回路のテストを
可能にする。提供された本装置は複数の動作モードで動
作でき、テスト中の論理回路のパラメータテスト及び高
速テストのみならず機能テストをも達成することが可能
である。
以下に本発明の実施態様を列記する。
１、　各セグメントは更に、端子の補助部分端子の内の
１つの端子への精密電源の結合用として用いられテスタ
からの制御信号によって制御される第１のマルチプレク
サと、端子の内の補助部分端子の１つの上のデータを選
択用として用いられテスタ内のパラメトリック測定回路
へデータを送出し、テスタからの制御信号によって制御
される第２のマルチプレクサとから構成される装置が複
数のモードの内の第２モードで動作している時パラメト
リックデータが端子の補助部分端子の１つから測定され
ることを特徴とする特許 １項記載の多数ピン集積回路の試験装置。
２、　各セグメントは更に、シリアル人力とシリアル出
力を有し、テスタからのシリアル刺激データを調整する
バッファと、端子の補助部分端子の内の１つの端子に結
合され、テスタによって制御され、装置が複数のモード
の内の第３のモードにある時に活性化され、論理信号を
強制的に発生する手段から端子を切断しかつその端子を
バッファの１つの出力へ結合するスイッチング手段と、
シリアル入力とシリアル出力を有し、出力データを検出
しかつシリアル応答信号を送出する検出器と、更にコン
パレータからの端子を切断しかつ検出器への端子を接続
することができるスイッチング手段とから構成されるこ
とを特徴とする前記特許請求の範囲第１項記載の多数ピ
ン集積回路の試験装置。
３、　論理信号を強制的に発生する手段は更に、論理高
電圧、論理低電圧及びテスト中の回路の端子上に高イン
ピーダンス条件を強制的に発生することができることを
特徴とする前記特許請求の範囲第１項記載の多数ピン集
積回路の試験装置。
４、　端子の補助部分端子は１６個の端子を含み、しか
も各セグメントは１６個の端末電子ユニットを含むこと
を特徴とする前記特許請求の範囲第１項記載の多数ピン
集積回路の試験装置。
５、　第１のコンバータ手段と第２のコンバータ手段は
シフトレジスタを含むことを特徴とする前記特許請求の
範囲第１項記載の多数ピン集積回路の試験装置。
６、　前記装置は６４個の電子的セグメントを更に含み
１０２４個の端子を有する回路をテストすることができ
ることを特徴とする請求 の多数ピン集積回路の試験装置。
７、　前記装置は複数のサイクルに対して第１のモード
で動作して論理回路を既知の状態にし、かつ引き続いて
第３のモードで動作して論理回路の動作速度を評価する
ことを特徴とする前記請求項２記載の多数ピン集積回路
の試験装置。
８、　論理基準信号は論理高状態、論理低状態及び高イ
ンピーダンス状態を含むことを特徴とする前記特許請求
の範囲第２項記載の多数ピン集積回路の試験装置。
９、　前記装置は更に、２つの第１のシフトレジスタを
含み、各々の第１のシフトレジスタはテストチャネルへ
結合されてかつ複数のパラレル出力を有し、かつ複数の
スイッチを制御する一組のバイナリ−ラッチに接続され
、前記第１のシフトレジスタの内の一方は論理高刺激を
表示するデータを伝達し、かつ前記第１のシフトレジス
タの内の他方は高インピーダンス刺激を表示する刺激デ
ータを伝達する、前記特許請求の範囲第３項記載の多数
ピン集積回路の試験装置。
【図面の簡単な説明】
第１図は単一のテスタチャネルに対して直列に結合され
た装置の１つのセグメントのブロック図を図示しており
、 第２図は単一の端末電子ユニットのブロック図を図示し
ており、 第３図はテスト中の回路のいくつかの端子のパラメトリ
ックテストを可能とする装置の一部分のブロック図を図
示しており、そして、 第４図は各々のテストチャネルに対してテスト中の回路
の１つの端子を高速にテストすることを可能とする装置
の１部分のブロック図を図示している。 １１・・・（マルチ−チャネル）テスタ、１２・・・（
多重データ）入力（刺激）ライン、１３・・・（多重デ
ータ）第２の刺激データライン、１４・・・出力応答デ
ータライン、ｌ６・・・シフトレジスタ、１６Ａ　、　
１６Ｂ　、　１６Ｇ　、　１６Ｄ・・・シフトレジスタ
段、１７・・・応答シフトレジスタ、１７Ａ　、　１７
Ｂ　、　１７ｃ　、　１７Ｄ・・・出力応答シフトレジ
スタ段、ｌ８・・・刺激シフトレジスタ、１８Ａ　、　
１８Ｂ　、　１８ｃ　、　１８Ｄ・・・（刺激）シフト
レジスタ段、２１．２１Ａ，２１Ｂ，２１Ｃ。 ２１Ｄ・・・端末電子ユニット、２２・・＝（端子）ピ
ン、２５・・・テストチャネル、２６．　２８・・・（
バイナリ−）ラッチ、２７・・・コンパレータ、２９・
・・（コントロール）スイッチ、３１・・・スイッチ、
３２・・・論理高基準電圧、３３・・・論理低基準電圧
、３４・・・基準電圧、３６・・・ＦＥＴスイッチ、３
７・・・刺激データライン、３８・・・マルチプレクサ
、３９・・・端子選択データ、４０・・・（計測）マル
チプレクサ、４１・・・端子選択データ、４２・・・パ
ラメータ計測ライン、４６・・・スイッチ、４７・・・
バッファ、４８・・・マルチプレクサ、４９・・・検出
器、５１・・・基準電圧、５２・・・シリアル応答ライ
ン 特許出願人　モトローラ・インコーポレーテッド代理人
　　弁理士　玉　蟲　久　五　郎ＩＧ− ＩＧ−

Claims (3)

    【特許請求の範囲】
  1. （１）マルチ−チャネルテスタとテスト中の論理回路と
    の間でテストデータと応答データを伝達する装置であっ
    て、該装置は複数のモードの内の１つで動作可能であり
    、前記論理回路は複数の端子を具備し、前記複数の端子
    の内の各々の端子は論理回路の内部構成に依存する１つ
    の入力或いは１つの出力であり、前記装置は、複数の同
    様のセグメントから構成され、前記各セグメントはマル
    チ−チャネルテスタの内の１つのテストチャネルとテス
    ト中の回路端子の内の１つの補助部分端子との間に結合
    され、ここでテストチャネルは直列の刺激データをセグ
    メントに与え、セグメントからの直列の応答データを解
    析し、各セグメントは前記装置が複数のモードの内の第
    １のモードにて動作する時、端子の内の補助部分端子の
    中から直列の刺激データを分割する１つの直列の入力と
    複数の並列の出力とを有する第１のコンバータ手段と、
    端子の補助部分端子からの応答データを組み合わせて直
    列の応答データを形成しかつ直列の応答データをテスタ
    へ送出する、複数の並列入力と直列出力とを具備する第
    ２のコンバータ手段と、各端子へ接続された複数の同一
    端末電子ユニットとを含み、前記端末電子ユニットは更
    に第１のコンバータ手段からの分割された刺激データを
    周期的に蓄積するラッチ手段を含み、ラッチ手段におい
    て蓄積されたテストデータによって制御された１つの入
    力端子上に論理信号を強制的に発生する手段と、 出力端子上において応答電圧を基準電圧と比較し、第２
    のコンバータ手段へ応答データを出力するコンパレータ
    とを含むことを特徴とする多数ピン集積回路の試験装置
    。
  2. （２）シリアル入力と複数のパラレル出力を有し、前記
    シリアル入力は１つのテストチャネルに結合された第１
    のシフトレジスタと、各ラッチは第１のシフトレジスタ
    のパラレル出力の内の１つに結合されている複数のバイ
    ナリーラッチと、バイナリーラッチによって制御され論
    理基準信号を集積回路の各端子への結合用として使用さ
    れた複数のスイッチと、各コンパレータは集積回路の１
    つの端子に結合されてその端子における基準電圧検出用
    として用いられた複数のコンパレータと、複数のパラレ
    ル入力と１つのシリアル出力を有し、パラレル入力の内
    の各々は１つのコンパレータに結合されかつシリアル出
    力は１つのテストチャネルに結合された第２のシフトレ
    ジスタとを含む、テスタと集積回路との間のインタフェ
    ース用の多数ピン集積回路の試験装置。
  3. （３）シリアル刺激信号をパラレル刺激信号に変換する
    工程と、バイナリーラッチは集積回路の各端子に接続さ
    れた１つの出力を有し、前記バイナリーラッチ内にパラ
    レル刺激信号を蓄積する工程と、バイナリーラッチの出
    力関数である論理信号を発生する工程と、複数の端子の
    内の各端子から応答信号を検出する工程と、一組の複数
    の端子からの応答信号をアセンブリしてシリアル応答信
    号を形成する工程との工程の組み合わせから構成され、
    複数の端子を有する集積回路をマルチ−チャネルテスタ
    に結合し、各チャネルはシリアルな刺激信号を与えかつ
    シリアルな応答信号を分析することを特徴とする多数ピ
    ン集積回路の試験方法。
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