JPS6267474A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPS6267474A JPS6267474A JP60209418A JP20941885A JPS6267474A JP S6267474 A JPS6267474 A JP S6267474A JP 60209418 A JP60209418 A JP 60209418A JP 20941885 A JP20941885 A JP 20941885A JP S6267474 A JPS6267474 A JP S6267474A
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- semiconductor device
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/3181—Functional testing
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- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体試験装置に関し、特に、複数の端子
を有する被試験用半導体装置にテスト信号を与えるとと
もに電源系を接続しテストプログラムに応じて当該試験
用半導体装置の試験を行なうような半導体試験装置に関
する。
を有する被試験用半導体装置にテスト信号を与えるとと
もに電源系を接続しテストプログラムに応じて当該試験
用半導体装置の試験を行なうような半導体試験装置に関
する。
[従来の技術〕
第5図は従来の半導体装置の一例を示す外観図である。
図において、この半導体装置は、予め定められたテスト
プログラムに応じて被試験用半導体装1(以下、DUT
と称す)1の試験を行なうものであり、ソケット2と、
テスタ3と、ロードボード4とから構成される。DUT
lには、外部機器との接続を図るための端子18〜1J
が設けられる。ソケット2は、DUTIが着脱自在に構
成されており、DUTlの端子18〜1Jと同数の端子
2a〜2jが設けられる。なお、ソケット2に装着され
たou’riの端子1a〜1Jとソケット2の端子2a
〜2jとは1対1の態様となっている。半導体試験装置
本体となるテスタ3は、DUTIとの間のテスト信号の
授受および電源の授受を行なうものであり、このテスト
信号および電源を入出力するための端子3a〜3jが設
けられる。なお、この端子38〜3jは、通常、ポゴピ
ン38〜3jと称されているため、この明細書ではこの
名称を採用する。ロードボード4は、ソケット2とテス
タ3との間の接続を図るためのもので、テスタ3からの
テスト信号およびNrAをソケット2の端子28〜2J
に正確に伝える構造となっている。
プログラムに応じて被試験用半導体装1(以下、DUT
と称す)1の試験を行なうものであり、ソケット2と、
テスタ3と、ロードボード4とから構成される。DUT
lには、外部機器との接続を図るための端子18〜1J
が設けられる。ソケット2は、DUTIが着脱自在に構
成されており、DUTlの端子18〜1Jと同数の端子
2a〜2jが設けられる。なお、ソケット2に装着され
たou’riの端子1a〜1Jとソケット2の端子2a
〜2jとは1対1の態様となっている。半導体試験装置
本体となるテスタ3は、DUTIとの間のテスト信号の
授受および電源の授受を行なうものであり、このテスト
信号および電源を入出力するための端子3a〜3jが設
けられる。なお、この端子38〜3jは、通常、ポゴピ
ン38〜3jと称されているため、この明細書ではこの
名称を採用する。ロードボード4は、ソケット2とテス
タ3との間の接続を図るためのもので、テスタ3からの
テスト信号およびNrAをソケット2の端子28〜2J
に正確に伝える構造となっている。
上記のような半導体試験装置では、テスタ3 hlらD
UTIへの信号印加は、たとえばポゴピン3J→ロード
ボード4上の配線→端子2J→端子1Jへと伝わり、D
UTlからの出力はその経路の逆となってテスタ3へ伝
わる。
UTIへの信号印加は、たとえばポゴピン3J→ロード
ボード4上の配線→端子2J→端子1Jへと伝わり、D
UTlからの出力はその経路の逆となってテスタ3へ伝
わる。
第6図は第5図に示す半導体試験装置の接続関係を示す
図である。図において、テスタ3の内部には、各ポゴピ
ンに対応して点線で示すようなピンエレクトロニクスカ
ードが設けられる。このピンエレクトロニクスカードは
、カード状の基板に種々の回路を実装したものであり、
たとえばドライバDと、コンパレータCと、リレーR1
およびR2とが形成される。ドライバDは信号出力経路
に介挿されており、コンパレータCは信号入力経路に介
挿されている。リレーR1およびR2は、ドライバD、
BよびコンパレータCと各ポゴピンとの間の接続関係を
切換えるためのもので、テス(−プログラムによってそ
のオンオフが制御される。
図である。図において、テスタ3の内部には、各ポゴピ
ンに対応して点線で示すようなピンエレクトロニクスカ
ードが設けられる。このピンエレクトロニクスカードは
、カード状の基板に種々の回路を実装したものであり、
たとえばドライバDと、コンパレータCと、リレーR1
およびR2とが形成される。ドライバDは信号出力経路
に介挿されており、コンパレータCは信号入力経路に介
挿されている。リレーR1およびR2は、ドライバD、
BよびコンパレータCと各ポゴピンとの間の接続関係を
切換えるためのもので、テス(−プログラムによってそ
のオンオフが制御される。
また、テスタ3の内部には、mapsと接地GNDとが
設けられる。この例では、電aPsはポゴピン3fに接
続され、接地G N Dはポゴピン3eに接続される。
設けられる。この例では、電aPsはポゴピン3fに接
続され、接地G N Dはポゴピン3eに接続される。
接地GNDは接地電位を与えるための電源でおり、電源
PSは接地電位とは異なる電位を与えるための電源であ
るので、この明細書で(ま電源PSおよび接地GNDを
含めて電源系として取扱うこととする。さらに、テスタ
3には、上記の構成以外にも、前記テスl〜プログラム
を記fl!する記憶装置や、テスト信号発生装置等が設
けられるが、この発明とは直接の関係がないのでその図
示および説明を省略する。
PSは接地電位とは異なる電位を与えるための電源であ
るので、この明細書で(ま電源PSおよび接地GNDを
含めて電源系として取扱うこととする。さらに、テスタ
3には、上記の構成以外にも、前記テスl〜プログラム
を記fl!する記憶装置や、テスト信号発生装置等が設
けられるが、この発明とは直接の関係がないのでその図
示および説明を省略する。
ロードボード4には、ポゴピン3a〜3Jとソγット2
の端子28〜2Jとの電気的接続を行なうための配線4
8〜4jが設けられる。
の端子28〜2Jとの電気的接続を行なうための配線4
8〜4jが設けられる。
ここで、DUT11\の電源系供給は、電源PSく一→
ポゴピン3f←配線・4丁(→ご4子2[←端子1[。
ポゴピン3f←配線・4丁(→ご4子2[←端子1[。
または、接地GND4−中ボゴビン3ef′4配線4e
<→端子2 e4−中端子1eの径路となる。通常、こ
打らの′電源系経路はロードボード4上にワイAフリン
グ1a続されていて、固定経路となっている。
<→端子2 e4−中端子1eの径路となる。通常、こ
打らの′電源系経路はロードボード4上にワイAフリン
グ1a続されていて、固定経路となっている。
し発明が解決しようとする問題点9
以上のように、従来の半導体試験装置では、電源系接続
経路は固定となっていた。しかしながら、DU下1は端
子1eおよび1fffi電源端子として用いられるとは
限らず、その他の端子が電源端子として用いられる場合
もある。そのため、試験を行なうDUTIの種類が異な
れば、それに応じてN質系接続経路の配線経路を変更し
なければならず、汎用性に欠けるという問題点があった
。このような問題を解消するために、配線関係を異なら
せた複数のロードボード4を予め準備しておぎ、DUT
Iの種類に応じて適宜のロードボード4を選択して試験
を行なうことも考えられる。しかしながら、このような
方法では、DUTIの種類が異なるごとにロードボード
を取替えなければならず面倒である。また、複数組のロ
ードボードを準備しなければならず試験コストが高くな
ってしまう。
経路は固定となっていた。しかしながら、DU下1は端
子1eおよび1fffi電源端子として用いられるとは
限らず、その他の端子が電源端子として用いられる場合
もある。そのため、試験を行なうDUTIの種類が異な
れば、それに応じてN質系接続経路の配線経路を変更し
なければならず、汎用性に欠けるという問題点があった
。このような問題を解消するために、配線関係を異なら
せた複数のロードボード4を予め準備しておぎ、DUT
Iの種類に応じて適宜のロードボード4を選択して試験
を行なうことも考えられる。しかしながら、このような
方法では、DUTIの種類が異なるごとにロードボード
を取替えなければならず面倒である。また、複数組のロ
ードボードを準備しなければならず試験コストが高くな
ってしまう。
この発明は、上記のような問題点を解消するためになさ
れたもので、少なくともパンケージ形状が同一のDtJ
Tに対しては、ロードボードを取替えることなく任意に
電源系接vt!!路を変更することができ、それによっ
て汎用性に富みか“つ試験コストを節減することができ
るような半導体試験装置を提供することな目的とり−る
。
れたもので、少なくともパンケージ形状が同一のDtJ
Tに対しては、ロードボードを取替えることなく任意に
電源系接vt!!路を変更することができ、それによっ
て汎用性に富みか“つ試験コストを節減することができ
るような半導体試験装置を提供することな目的とり−る
。
E問題点を解決するための手段−
この発明にかかる半導体試験装置は、テス(−プログラ
ムに付加された接続関係指定プログラムによって一〒ス
トイ1号とi!!+試験用半導体装置の端子との1妄妖
関係を任、むに切換えるととも1こ、電源と被試験用半
導体装3の端子との接続関係を任徹に切換えるよう(こ
したものである。
ムに付加された接続関係指定プログラムによって一〒ス
トイ1号とi!!+試験用半導体装置の端子との1妄妖
関係を任、むに切換えるととも1こ、電源と被試験用半
導体装3の端子との接続関係を任徹に切換えるよう(こ
したものである。
ξ作用]
こ・r′)光【]目に35けるテストイ君号1.77換
手段(よ、テスl−ブロゲうムに付加された接続関係指
定プログラムタ受けてテスト信号と被試験用半導体装置
の端子との接続関係を切換える。また、電源系切換手段
13上記接続関係指定プログラムを受(jで電源系ど被
試几tr用ニド心体装置との接続関係を切換える。
手段(よ、テスl−ブロゲうムに付加された接続関係指
定プログラムタ受けてテスト信号と被試験用半導体装置
の端子との接続関係を切換える。また、電源系切換手段
13上記接続関係指定プログラムを受(jで電源系ど被
試几tr用ニド心体装置との接続関係を切換える。
「実!fii列2
第1図はこの発明の一実藩例を示づブ[]ツク図である
。図において、テスタには、ポゴピン38〜3Jに加え
てポゴピン3FD、3FC,3GND、3VCCが設け
られる。ポゴピン38〜3Jはテスト信号の人出力を行
なうものである。また、ポゴピン3 F D I3よび
3FCは、テストプログラムに含まれる接続関係指定プ
ログラムに基づいて後)ホする記憶素子設定用のシリア
ルデータとシフトクロックを出力するためのちのである
。また、ボゴごン3 G N Dおよび3VCCはテス
タ内部の電源系と外部機器との接続を図るためのもので
ある。テスタの内部には、上記ポゴピン38〜3J。
。図において、テスタには、ポゴピン38〜3Jに加え
てポゴピン3FD、3FC,3GND、3VCCが設け
られる。ポゴピン38〜3Jはテスト信号の人出力を行
なうものである。また、ポゴピン3 F D I3よび
3FCは、テストプログラムに含まれる接続関係指定プ
ログラムに基づいて後)ホする記憶素子設定用のシリア
ルデータとシフトクロックを出力するためのちのである
。また、ボゴごン3 G N Dおよび3VCCはテス
タ内部の電源系と外部機器との接続を図るためのもので
ある。テスタの内部には、上記ポゴピン38〜3J。
3FD、3FCのそれぞれに対応して同様の構成のピン
エレクトロニクスカードが設けられる。これらピンエレ
クトロニクスカードは、前述の第6図と同)に、ドライ
バD、コンパレータC,リレーPIF3よびR2等が実
装されるものである。また、テスタの内部には、ポゴピ
ン3GNDと接地GNDとを接続するためのピンエレク
トロニクスカードか設けられ、またポゴピン3VCCと
1fflPSとを接続するためのピンエレクトロニクス
カードが設けられる。
エレクトロニクスカードが設けられる。これらピンエレ
クトロニクスカードは、前述の第6図と同)に、ドライ
バD、コンパレータC,リレーPIF3よびR2等が実
装されるものである。また、テスタの内部には、ポゴピ
ン3GNDと接地GNDとを接続するためのピンエレク
トロニクスカードか設けられ、またポゴピン3VCCと
1fflPSとを接続するためのピンエレクトロニクス
カードが設けられる。
一方、ロードボードには、第6図の揚台と同様に、配線
4a〜4Jが施される。これら配線48〜4Jは、第5
図に示すようなソケット2を介してDUTIの端子1a
〜1Jとそれぞれ接続される。ざらに、本実施例のロー
ドボードには、D UTlの端子1a〜1jごとに記憶
素子FG1〜FG10.FV1〜FV10と、1.、l
L/ −RG 1〜RGIO,RV1〜RV10どが
設けられる。記憶索子FG1〜FGIOおよびリレーR
GI〜RG10はテスタ内部の接地GNDとDUTlの
端子1a〜1jとの接続関係を切換えるためのものであ
る。また、記憶索子F1〜FV10およびりレーRVI
〜RV 10は、テスタ内部の電源PSとDIJTlの
端子1a〜1Jとの接続関係を切換えるためのものであ
る。記憶索子FV1〜FVIO,FG1〜FGIOには
、たとえばフリップフロップが用いられる。これら記憶
素子FV1〜FV10.FG1〜FG10はその順番で
縦続接続されていわゆるシフl−レジスタを1成してい
る。
4a〜4Jが施される。これら配線48〜4Jは、第5
図に示すようなソケット2を介してDUTIの端子1a
〜1Jとそれぞれ接続される。ざらに、本実施例のロー
ドボードには、D UTlの端子1a〜1jごとに記憶
素子FG1〜FG10.FV1〜FV10と、1.、l
L/ −RG 1〜RGIO,RV1〜RV10どが
設けられる。記憶索子FG1〜FGIOおよびリレーR
GI〜RG10はテスタ内部の接地GNDとDUTlの
端子1a〜1jとの接続関係を切換えるためのものであ
る。また、記憶索子F1〜FV10およびりレーRVI
〜RV 10は、テスタ内部の電源PSとDIJTlの
端子1a〜1Jとの接続関係を切換えるためのものであ
る。記憶索子FV1〜FVIO,FG1〜FGIOには
、たとえばフリップフロップが用いられる。これら記憶
素子FV1〜FV10.FG1〜FG10はその順番で
縦続接続されていわゆるシフl−レジスタを1成してい
る。
各記憶素子のクロック端子CAには前記ポゴピン3FC
からシフトクロックが入力される。上記シフ1〜レジス
タは、このシフトクロックに同期してシフトvJ作を行
なう。上記シフトクロックの初段となる記憶素子FV1
のデータ端子には、前記ポゴピン3 F D h+ +
ろ電源系統の接続関係を指定するためのシリアルデータ
か与えられる。各記憶素子のQ出力は次Gの記憶素子t
\と与えられる。また、記憶素子F V1〜FVI O
のQ出力はそれぞれリレーFテ\7/1〜R〜/10の
付勢コイルの一端に与えられ、記憶素子FG1〜FGi
C1)Q出力はそれぞれリレーRG1〜RGI○の付勢
コイルの一騎に与えられる。各付勢コイルの他端には、
リレー付勢用?ZUVFが接続される。したがって、各
リレーは対応の記g!素子のQ出力がOのとき付勢コイ
ルに電流か流れ、オンすなわち開成状態となり、対応の
Q出力が1のとき付勢コイルへの電源供給が停止してオ
フすなわち開成状態となる。リレーRGI〜RGIOの
開閉接点の一方端子にはポゴピン3 G N Oが共通
接続される。また、リレーRD1〜RD10の開閉接点
の他方端子は、それぞれ、前記配線4a〜4jと接続さ
れる。一方、リレーRV1〜RV10の各開閉接点の一
方端子はポゴピン3CCと共通接続され、各開閉接点の
他方端子はそれぞれ配線48〜4jと接続される。
からシフトクロックが入力される。上記シフ1〜レジス
タは、このシフトクロックに同期してシフトvJ作を行
なう。上記シフトクロックの初段となる記憶素子FV1
のデータ端子には、前記ポゴピン3 F D h+ +
ろ電源系統の接続関係を指定するためのシリアルデータ
か与えられる。各記憶素子のQ出力は次Gの記憶素子t
\と与えられる。また、記憶素子F V1〜FVI O
のQ出力はそれぞれリレーFテ\7/1〜R〜/10の
付勢コイルの一端に与えられ、記憶素子FG1〜FGi
C1)Q出力はそれぞれリレーRG1〜RGI○の付勢
コイルの一騎に与えられる。各付勢コイルの他端には、
リレー付勢用?ZUVFが接続される。したがって、各
リレーは対応の記g!素子のQ出力がOのとき付勢コイ
ルに電流か流れ、オンすなわち開成状態となり、対応の
Q出力が1のとき付勢コイルへの電源供給が停止してオ
フすなわち開成状態となる。リレーRGI〜RGIOの
開閉接点の一方端子にはポゴピン3 G N Oが共通
接続される。また、リレーRD1〜RD10の開閉接点
の他方端子は、それぞれ、前記配線4a〜4jと接続さ
れる。一方、リレーRV1〜RV10の各開閉接点の一
方端子はポゴピン3CCと共通接続され、各開閉接点の
他方端子はそれぞれ配線48〜4jと接続される。
次に、第1図の実施例の動作を説明ザる。まず、電源系
接続経路形成回路を構成する記憶素子g¥FVl−FV
”IO,FG1〜FG10(’)論理状態全決定するた
めに、テスタのポゴピン31:Cからシフト−クロック
が出力され、ポゴピン3FDから電源系の接続関係を指
定するためのシリアルデータが出力される。なJ3、ポ
ゴピン3FDから出力されるシリアルデータは、ポゴピ
ン3FCから出力されるシフトクロックに同期して出力
される。ポゴピン3FDから出力されるシリアルデータ
は記憶索子FViのデータ端子DAに与えられ、まず最
初のビット・が記憶索子FV1に記憶される。その後、
記憶素子FV1には順次後続のピッ[・のデータが与え
られるが、先に与えられたデータはポゴピン3FCから
のシフトクロックに同期して順数次段の記憶素子へとシ
フトされていく。そして、シリアルデータの先頭ビット
が最終段の記憶素子FGIOに記憶されたところで、シ
リアルデータの出力が停止され、各記憶素子へのデータ
設定が終了する。
接続経路形成回路を構成する記憶素子g¥FVl−FV
”IO,FG1〜FG10(’)論理状態全決定するた
めに、テスタのポゴピン31:Cからシフト−クロック
が出力され、ポゴピン3FDから電源系の接続関係を指
定するためのシリアルデータが出力される。なJ3、ポ
ゴピン3FDから出力されるシリアルデータは、ポゴピ
ン3FCから出力されるシフトクロックに同期して出力
される。ポゴピン3FDから出力されるシリアルデータ
は記憶索子FViのデータ端子DAに与えられ、まず最
初のビット・が記憶索子FV1に記憶される。その後、
記憶素子FV1には順次後続のピッ[・のデータが与え
られるが、先に与えられたデータはポゴピン3FCから
のシフトクロックに同期して順数次段の記憶素子へとシ
フトされていく。そして、シリアルデータの先頭ビット
が最終段の記憶素子FGIOに記憶されたところで、シ
リアルデータの出力が停止され、各記憶素子へのデータ
設定が終了する。
ここで、たとえばDUTIの端子1tをテスタ内部の電
源PSと接続する場合について説明する。
源PSと接続する場合について説明する。
この場合、記憶素子FV1〜FV10の中で記憶素子F
6のQ出力のみが0となるようにデータが設定され、か
つ記憶素子FG1〜FG10の中で記憶素子FG6のQ
出力のみが1となるようにデータが設定される。これに
よって、リレーRV6かオンとなり端子1fとテスタ内
部の電源PSとが接続される。また、リレーRG6がオ
フとなり端子1fとテスタ内部の接地GNDとが接続し
なくなる。さらに、ポゴピン3fに接続されたテスタ内
部のピンエレクトロニクスカードにおけるリレーR1が
オフされ、端子1fとテスタ内部の信号ラインとの接続
も遮断される。したがって、端子1fはテスタ内部の電
源PSとのみ接続されることとなる。
6のQ出力のみが0となるようにデータが設定され、か
つ記憶素子FG1〜FG10の中で記憶素子FG6のQ
出力のみが1となるようにデータが設定される。これに
よって、リレーRV6かオンとなり端子1fとテスタ内
部の電源PSとが接続される。また、リレーRG6がオ
フとなり端子1fとテスタ内部の接地GNDとが接続し
なくなる。さらに、ポゴピン3fに接続されたテスタ内
部のピンエレクトロニクスカードにおけるリレーR1が
オフされ、端子1fとテスタ内部の信号ラインとの接続
も遮断される。したがって、端子1fはテスタ内部の電
源PSとのみ接続されることとなる。
次に、DUTlの端子1eとテスタ内部の接地GNDと
を接続する場合について説明する。この場合、記憶素子
FVI〜FV10の中で記憶素子FV5のQ出力のみ1
となるようにデータが設定され、かつ記憶素子FGI〜
FG10の中で記憶素子FG5のQ出力のみOとなるよ
うにデータが設定される。これによって、リレーRV5
がオフとなり端子1eとテスタ内部の電源PSとの接続
が遮断されるとともに、リレーRG5がオンとなり端子
1eとテスタ内部の接地GNDとが接続される。さらに
、同時にポゴピン3eに接続されたピンエレクトロニク
スカードにおけるリレーR1がオフされ、端子1fとテ
スタ内部の信号ラインとの接続が遮断される。したがっ
て、端子1eは接地GNDのみと接続される。
を接続する場合について説明する。この場合、記憶素子
FVI〜FV10の中で記憶素子FV5のQ出力のみ1
となるようにデータが設定され、かつ記憶素子FGI〜
FG10の中で記憶素子FG5のQ出力のみOとなるよ
うにデータが設定される。これによって、リレーRV5
がオフとなり端子1eとテスタ内部の電源PSとの接続
が遮断されるとともに、リレーRG5がオンとなり端子
1eとテスタ内部の接地GNDとが接続される。さらに
、同時にポゴピン3eに接続されたピンエレクトロニク
スカードにおけるリレーR1がオフされ、端子1fとテ
スタ内部の信号ラインとの接続が遮断される。したがっ
て、端子1eは接地GNDのみと接続される。
なお、第2図には、端子1fと電源PSとを接続する場
合、端子7eと接地GNDとを接続する場合、端子1d
とポゴピン3dにつながる信号ラインとを接続する場合
における各記憶素子のQ出力と各リレーのオンオフ状態
との関係を示しておく。
合、端子7eと接地GNDとを接続する場合、端子1d
とポゴピン3dにつながる信号ラインとを接続する場合
における各記憶素子のQ出力と各リレーのオンオフ状態
との関係を示しておく。
以上、いくつかの例を挙げて第1図の動作を説明したが
、その他の接続関係についても上記と同様の考え方で行
なわれるものである。
、その他の接続関係についても上記と同様の考え方で行
なわれるものである。
第1図の実施例では、リレーRV1〜RV10゜RG1
〜RGI Oのオンオフを記憶素子FVI〜FV10.
FG1〜FG10の論理出力状態で制御させていたが、
第3図に示すように、テスタ内部にオンオフ制御信号発
生回路SR1〜5R20を設け、これらオンオフ制御信
号発生回路から発生される制御信号によって直接台リレ
ーRV1〜RV10.RG1〜RGIOのオンオフを制
御するようにしてもよい。この場合、オンオフ制御信号
発生回路SR1〜5R20から発生されるオンオフ制御
信号は、少なくともDUTIのテストが終了するまでは
その出力状態を保持しておく必要がある。
〜RGI Oのオンオフを記憶素子FVI〜FV10.
FG1〜FG10の論理出力状態で制御させていたが、
第3図に示すように、テスタ内部にオンオフ制御信号発
生回路SR1〜5R20を設け、これらオンオフ制御信
号発生回路から発生される制御信号によって直接台リレ
ーRV1〜RV10.RG1〜RGIOのオンオフを制
御するようにしてもよい。この場合、オンオフ制御信号
発生回路SR1〜5R20から発生されるオンオフ制御
信号は、少なくともDUTIのテストが終了するまでは
その出力状態を保持しておく必要がある。
また、第1図および第3図の実施例ではDUTlの端子
1a〜1jとテスタ内部のtMH系との接続関係を切換
えるための手段をすべてロードボード上に作成したが、
テスタ内部のピンエレクトロニクス内にこれらの機能を
設けることもできる。
1a〜1jとテスタ内部のtMH系との接続関係を切換
えるための手段をすべてロードボード上に作成したが、
テスタ内部のピンエレクトロニクス内にこれらの機能を
設けることもできる。
たとえば、第4図に示すように、各ポゴピンA〈第1図
のポゴピン38〜3jに対応する)に接続されるピンエ
レクトロニクスカード内に電源PSと接地GNDとを設
ける。さらに、電源PSとポゴピンAとの間にリレーR
を介挿(−1接地GNDとポゴピンAとの間にリレーR
Gを介挿する。
のポゴピン38〜3jに対応する)に接続されるピンエ
レクトロニクスカード内に電源PSと接地GNDとを設
ける。さらに、電源PSとポゴピンAとの間にリレーR
を介挿(−1接地GNDとポゴピンAとの間にリレーR
Gを介挿する。
そして、テストプログラム内に付加された接続関係指定
プログラムによってリレーR1,R2,RV、RGのオ
ンオフを制御する。すなわち、リレーR1によってポゴ
ピンAとドライバDとの接続状態を制御し、リレーR2
によってポゴピンAとコンパレータCとの接続状態をl
I!lJl!lシ、リレーRVによってポゴピンAと電
源BSとの接続状態を制御し、リレーRGによってポゴ
ピンへと接地GNDとの接続状態を制御する。これによ
って、ポゴピンAはドライバDを含む出力信号ライン、
コンパレータCを含む入力信号ライン、電源ρS。
プログラムによってリレーR1,R2,RV、RGのオ
ンオフを制御する。すなわち、リレーR1によってポゴ
ピンAとドライバDとの接続状態を制御し、リレーR2
によってポゴピンAとコンパレータCとの接続状態をl
I!lJl!lシ、リレーRVによってポゴピンAと電
源BSとの接続状態を制御し、リレーRGによってポゴ
ピンへと接地GNDとの接続状態を制御する。これによ
って、ポゴピンAはドライバDを含む出力信号ライン、
コンパレータCを含む入力信号ライン、電源ρS。
接地G N Dとそれぞれ独立的に接続、遮断が制御さ
れる。
れる。
[発明の効果コ
以上のように、この発明によれば、テストプログラムに
付カロされた接続関係指定プログラムによって被試験用
半導体装置の端子と電源系との接続状態を任意に切換え
ることができるため、同一バ・・Iケージ形状の被試験
用半導体装置であれば、ロードボードを取替えることな
く試験を?テなうことができる。したがって、汎用性に
優れ、かつ試験コス1へを削減できるような半導体試験
装置を得ることができる。
付カロされた接続関係指定プログラムによって被試験用
半導体装置の端子と電源系との接続状態を任意に切換え
ることができるため、同一バ・・Iケージ形状の被試験
用半導体装置であれば、ロードボードを取替えることな
く試験を?テなうことができる。したがって、汎用性に
優れ、かつ試験コス1へを削減できるような半導体試験
装置を得ることができる。
第1図はこの発明の一実施例を示すブロック図である。
第2図は第1図の実施例における動作の一例を説明する
ための図である。第3図はこの発明の他の実施例を示す
ブロック図である。第4図はこの発明のさらに他の実施
例を示すブロック図である。第5図は従来の半導体試験
装置の一例を示す外観図である。第6図は第5図に示す
従来の半導体試@J4装置の接続関係を示す図である。 図において、1はDUT、2はソケット、3はテスタ、
4はロードボード、1a〜1jはDUTlの端子、3a
〜3j 、3FD、3FC,3GND、3VCCはボ
コヒン、GNDはi地、P S Lt電源、FVI 〜
FVIO,FG1〜FG10i、を記憶素子、RVl・
〜RV10.RGl 〜RG10はリレー、48〜4J
はロードボード内の配線、SR1〜5R20はオンオフ
制御信号光主回路、Aハホコヒン、R1,R2,RV、
RGii、JLz−を示す。
ための図である。第3図はこの発明の他の実施例を示す
ブロック図である。第4図はこの発明のさらに他の実施
例を示すブロック図である。第5図は従来の半導体試験
装置の一例を示す外観図である。第6図は第5図に示す
従来の半導体試@J4装置の接続関係を示す図である。 図において、1はDUT、2はソケット、3はテスタ、
4はロードボード、1a〜1jはDUTlの端子、3a
〜3j 、3FD、3FC,3GND、3VCCはボ
コヒン、GNDはi地、P S Lt電源、FVI 〜
FVIO,FG1〜FG10i、を記憶素子、RVl・
〜RV10.RGl 〜RG10はリレー、48〜4J
はロードボード内の配線、SR1〜5R20はオンオフ
制御信号光主回路、Aハホコヒン、R1,R2,RV、
RGii、JLz−を示す。
Claims (9)
- (1)複数の端子を有する被試験用半導体装置にテスト
信号を与えるとともに電源系を接続し予め定められたテ
ストプログラムに応じて当該被試験用半導体装置の試験
を行なう半導体試験装置であって、 前記テストプログラムには、前記テスト信号および電源
系と前記被試験用半導体装置の端子との接続関係を指定
するための接続関係指定プログラムが付加され、 前記接続関係指定プログラムを受けて前記テスト信号と
前記被試験用半導体装置の端子との接続関係を切換える
ためのテスト信号切換手段、および前記接続関係指定プ
ログラムを受けて前記電源系と前記被試験用半導体装置
の端子との接続関係を切換えるための電源系切換手段を
備える、半導体試験装置。 - (2)半導体試験装置本体と、 前記半導体試験装置本体および前記被試験用半導体装置
が着脱自在であり、かつ前記半導体試験装置本体と前記
被試験用半導体装置との接続を図るための配線が施され
た接続手段とから構成され、前記テスト信号切換手段は
、前記半導体試験装置本体に設けられ、 前記電源系切換手段は、前記接続手段に設けられる、特
許請求の範囲第1項記載の半導体試験装置。 - (3)前記電源系切換手段は、 前記被試験用半導体装置の端子ごとに設けられ、前記接
続関係指定プログラムによってその記憶状態が2値的に
切換えられる記憶素子と、前記被試験用半導体装置の端
子ごとに設けられ、前記記憶素子の出力によってそのオ
ンオフが切換えられて前記被試験用半導体装置の端子と
前記電源系との接続を選択的に切換えるリレー回路とを
含む、特許請求の範囲第2項記載の半導体試験装置。 - (4)前記電源系は、接地電位を与えるための電源と、
接地電位とは異なる電位を与えるための電源との2系統
設けられ、 前記記憶素子およびリレー回路は、前記2系統の電源に
対応してそれぞれ2組ずつ設けられる、特許請求の範囲
第3項記載の半導体試験装置。 - (5)前記半導体試験装置本体は前記接続関係指定プロ
グラムに応じて前記被試験用半導体装置の端子と前記電
源系との間の接続関係を切換制御するための切換制御信
号を発生し、 前記電源系切換手段は、前記被試験用半導体装置の端子
ごとに設けられ、かつ前記切換制御信号を受けてそのオ
ンオフが制御され、それによって前記被試験用半導体装
置の端子と前記電源系との接続を選択的に切換えるリレ
ー回路を含む、特許請求の範囲第2項記載の半導体試験
装置。 - (6)前記電源系は、接地電位を与えるための電源と、
接地電位とは異なる電位を与えるための電源との2系統
設けられ、 前記リレー回路は、前記2系統の電源に対応してそれぞ
れ2組ずつ設けられる、特許請求の範囲第5項記載の半
導体試験装置。 - (7)半導体試験装置本体と、 前記半導体試験装置本体および前記被試験用半導体装置
が着脱自在であり、かつ前記半導体試験装置本体と前記
被試験用半導体装置との接続を図るための配線が施され
た接続手段とから構成され、前記テスト信号切換手段お
よび前記電源系切換手段はいずれも前記半導体試験装置
本体に設けられる、特許請求の範囲第1項記載の半導体
試験装置。 - (8)前記半導体試験装置本体には、前記被試験用半導
体装置の端子ごとにテスト信号授受回路と電源系回路と
が形成され、 前記テスト信号切換手段は、前記接続関係指定プログラ
ムに応じて前記各テスト信号授受回路と前記被試験用半
導体装置の端子との間の接続、遮断を行なう第1のスイ
ッチ手段を含み、 前記電源系切換手段は、前記電源系回路と前記被試験用
半導体装置との端子との間の接続、遮断を行なう第2の
スイッチ手段を含む、特許請求の範囲第7項記載の半導
体試験装置。 - (9)前記電源系回路は、接地電位を与えるための電源
と、接地電位とは異なる電位を与えるための電源との2
系統設けられ、 前記各第2のスイッチ手段は、前記2系統の電源に対応
してそれぞれ2組ずつ設けられる、特許請求の範囲第8
項記載の半導体試験装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60209418A JPS6267474A (ja) | 1985-09-20 | 1985-09-20 | 半導体試験装置 |
KR1019860002927A KR900002324B1 (ko) | 1985-09-20 | 1986-04-16 | 반도체 시험장치 |
US06/909,303 US4801871A (en) | 1985-09-20 | 1986-09-19 | Testing apparatus for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60209418A JPS6267474A (ja) | 1985-09-20 | 1985-09-20 | 半導体試験装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6006872A Division JP2621785B2 (ja) | 1994-01-26 | 1994-01-26 | 半導体試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6267474A true JPS6267474A (ja) | 1987-03-27 |
JPH0521431B2 JPH0521431B2 (ja) | 1993-03-24 |
Family
ID=16572548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60209418A Granted JPS6267474A (ja) | 1985-09-20 | 1985-09-20 | 半導体試験装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4801871A (ja) |
JP (1) | JPS6267474A (ja) |
KR (1) | KR900002324B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH02163898A (ja) * | 1988-12-16 | 1990-06-25 | Matsushita Refrig Co Ltd | 伝言板自動販売機システム |
JPH0543081U (ja) * | 1991-03-25 | 1993-06-11 | エルエスアイ・ロジツク株式会社 | プローバのアタツチメントボード |
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US4989209A (en) * | 1989-03-24 | 1991-01-29 | Motorola, Inc. | Method and apparatus for testing high pin count integrated circuits |
US5124638A (en) * | 1991-02-22 | 1992-06-23 | Genrad, Inc. | Automatic circuit tester employing a three-dimensional switch-matrix layout |
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US5600257A (en) * | 1995-08-09 | 1997-02-04 | International Business Machines Corporation | Semiconductor wafer test and burn-in |
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US5933019A (en) * | 1997-03-05 | 1999-08-03 | Depue; Clayton S. | Circuit board testing switch |
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CN102043100B (zh) * | 2009-10-09 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 老化测试*** |
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-
1985
- 1985-09-20 JP JP60209418A patent/JPS6267474A/ja active Granted
-
1986
- 1986-04-16 KR KR1019860002927A patent/KR900002324B1/ko not_active IP Right Cessation
- 1986-09-19 US US06/909,303 patent/US4801871A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
KR900002324B1 (ko) | 1990-04-11 |
KR870003393A (ko) | 1987-04-17 |
US4801871A (en) | 1989-01-31 |
JPH0521431B2 (ja) | 1993-03-24 |
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