JP3001017B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JP3001017B2 JP3001017B2 JP3110482A JP11048291A JP3001017B2 JP 3001017 B2 JP3001017 B2 JP 3001017B2 JP 3110482 A JP3110482 A JP 3110482A JP 11048291 A JP11048291 A JP 11048291A JP 3001017 B2 JP3001017 B2 JP 3001017B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路（Ｉ
Ｃ）を試験するＩＣ試験装置に関する。
Ｃ）を試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】ＩＣ試験装置において、その試験装置の
最高テストサイクル（レート）よりも高速で動作するＩ
Ｃ素子を試験できるようにするため従来においては図３
に示すように構成されていた。すなわち被試験ＩＣ素子
１１の端子ピンに接続されるべき各テスタ端子１２
i （ｉ＝１，２，３…ｎ）にドライバ１３i の出力側と
コンパレータ１４i の入力側とが接続され、ドライバ１
３i には波形整形回路１５i からテスト信号が供給さ
れ、コンパレータ１４i の出力は論理比較回路１６i で
端子１７i からのストローブのタイミングで期待値と論
理比較される。
最高テストサイクル（レート）よりも高速で動作するＩ
Ｃ素子を試験できるようにするため従来においては図３
に示すように構成されていた。すなわち被試験ＩＣ素子
１１の端子ピンに接続されるべき各テスタ端子１２
i （ｉ＝１，２，３…ｎ）にドライバ１３i の出力側と
コンパレータ１４i の入力側とが接続され、ドライバ１
３i には波形整形回路１５i からテスト信号が供給さ
れ、コンパレータ１４i の出力は論理比較回路１６i で
端子１７i からのストローブのタイミングで期待値と論
理比較される。
【０００３】従来において、ＩＣ試験装置のレート（最
高テストサイクル）よりも高い速度のＩＣ素子を試験で
きるように、奇数番目のテスタ端子１２i と偶数番目の
テスタ端子１２i+1 との二つづつを組とし、その一方の
端子１２i+1 と対応して、波形整形回路１５i+1 の出力
側にセレクタ１８が挿入され、セレクタ１８に波形整形
回路１５i+1 の出力をドライバ１３i+1 へ供給する代り
にドライバ１３i へ供給するように切替えることができ
るようにされる。また論理比較回路１６i+1 の入力側に
セレクタ１９が挿入され、論理比較回路１６i+1 へ、コ
ンパレータ１４ i+1 の出力を供給する代りにコンパレー
タ１４i の出力を供給するように切替えることができる
ようにされる。
高テストサイクル）よりも高い速度のＩＣ素子を試験で
きるように、奇数番目のテスタ端子１２i と偶数番目の
テスタ端子１２i+1 との二つづつを組とし、その一方の
端子１２i+1 と対応して、波形整形回路１５i+1 の出力
側にセレクタ１８が挿入され、セレクタ１８に波形整形
回路１５i+1 の出力をドライバ１３i+1 へ供給する代り
にドライバ１３i へ供給するように切替えることができ
るようにされる。また論理比較回路１６i+1 の入力側に
セレクタ１９が挿入され、論理比較回路１６i+1 へ、コ
ンパレータ１４ i+1 の出力を供給する代りにコンパレー
タ１４i の出力を供給するように切替えることができる
ようにされる。
【０００４】被試験ＩＣ素子１１の動作速度が、ＩＣ試
験装置のレート以下の場合はセレクタ１８を、波形整形
回路１５i+1 の出力がドライバ１３i+1 へ供給され、セ
レクタ１９を、コンパレータ１４i+1 の出力が論理比較
回路１６i+1 へ供給されるようにそれぞれ設定する。各
テスタ端子１２i を被試験ＩＣ素子１１の対応ピンにそ
れぞれ接続して試験を行う。この時、テスタ端子１２i
の総数ｎまでのピンをもつＩＣ素子を試験することがで
きる。
験装置のレート以下の場合はセレクタ１８を、波形整形
回路１５i+1 の出力がドライバ１３i+1 へ供給され、セ
レクタ１９を、コンパレータ１４i+1 の出力が論理比較
回路１６i+1 へ供給されるようにそれぞれ設定する。各
テスタ端子１２i を被試験ＩＣ素子１１の対応ピンにそ
れぞれ接続して試験を行う。この時、テスタ端子１２i
の総数ｎまでのピンをもつＩＣ素子を試験することがで
きる。
【０００５】ＩＣ試験装置のレートよりも高速のＩＣ素
子を試験する場合はセレクタ１８を、波形整形回路１５
i+1 の出力がドライバ１３i へ供給され、セレクタ１９
を、コンパレータ１４i の出力が論理比較回路１６i+1
へ供給されるように設定する。偶数番目のテスタ端子１
２i+1 を用いることなく、奇数番目のテスタ端子１２ i
を被試験ＩＣ素子１１の対応ピンにそれぞれ接続する。
この時、図４Ａに示すように波形整形回路１５i の出力
を各レートの前半で、波形整形回路１５i+1 の出力を各
レートの後半で出力させると、ドライバ１３i の出力テ
スト信号はレートの２倍の速度となり、これが被試験Ｉ
Ｃ素子１１に印加される。また図４Ｂに示すように、被
試験ＩＣ素子１１の出力サイクルＴ1 の奇数番目に端子
１７i にストローブを与え、偶数番目に端子１７i+1 に
ストローブを与えることにより、論理比較回路１６i で
ＩＣ素子１１の出力中の奇数番目のサイクルについて論
理比較が行われ、論理比較回路１６i+1 で偶数番目のサ
イクルについて論理比較が行われる。このようにしてＩ
Ｃ試験装置のレートの２倍の速度で動作するＩＣ素子ま
で試験することができる。
子を試験する場合はセレクタ１８を、波形整形回路１５
i+1 の出力がドライバ１３i へ供給され、セレクタ１９
を、コンパレータ１４i の出力が論理比較回路１６i+1
へ供給されるように設定する。偶数番目のテスタ端子１
２i+1 を用いることなく、奇数番目のテスタ端子１２ i
を被試験ＩＣ素子１１の対応ピンにそれぞれ接続する。
この時、図４Ａに示すように波形整形回路１５i の出力
を各レートの前半で、波形整形回路１５i+1 の出力を各
レートの後半で出力させると、ドライバ１３i の出力テ
スト信号はレートの２倍の速度となり、これが被試験Ｉ
Ｃ素子１１に印加される。また図４Ｂに示すように、被
試験ＩＣ素子１１の出力サイクルＴ1 の奇数番目に端子
１７i にストローブを与え、偶数番目に端子１７i+1 に
ストローブを与えることにより、論理比較回路１６i で
ＩＣ素子１１の出力中の奇数番目のサイクルについて論
理比較が行われ、論理比較回路１６i+1 で偶数番目のサ
イクルについて論理比較が行われる。このようにしてＩ
Ｃ試験装置のレートの２倍の速度で動作するＩＣ素子ま
で試験することができる。
【０００６】
【発明が解決しようとする課題】図３に示した、高速試
験化のための従来構成によれば、高速試験においては試
験可能なＩＣ素子のピン数は最大でテスタ端子の総数ｎ
の２分の１である。ＩＣ素子にはマイクロコンピュータ
のようなものは各ピンが入出力ピンである場合が多い
が、ゲートアレイのようなものでは各ピンは入力専用又
は出力専用の場合が多い。ＩＣ試験装置は可成り高価な
ものであり、試験可能な最大ピン数も、ＩＣ試験装置と
して１つの大きな性能であり、高速試験時において、試
験可能ピン数が２分の１に減少することは性能が大きく
落ちたことになる。
験化のための従来構成によれば、高速試験においては試
験可能なＩＣ素子のピン数は最大でテスタ端子の総数ｎ
の２分の１である。ＩＣ素子にはマイクロコンピュータ
のようなものは各ピンが入出力ピンである場合が多い
が、ゲートアレイのようなものでは各ピンは入力専用又
は出力専用の場合が多い。ＩＣ試験装置は可成り高価な
ものであり、試験可能な最大ピン数も、ＩＣ試験装置と
して１つの大きな性能であり、高速試験時において、試
験可能ピン数が２分の１に減少することは性能が大きく
落ちたことになる。
【０００７】この発明の目的は高速試験時において、入
出力ピンを使用しないＩＣ素子については、テスタ端子
を２分１以上使用可能とし、それだけ性能を大としたＩ
Ｃ試験装置を提供することにある。
出力ピンを使用しないＩＣ素子については、テスタ端子
を２分１以上使用可能とし、それだけ性能を大としたＩ
Ｃ試験装置を提供することにある。
【０００８】
【課題を解決するための手段】この発明によればテスタ
端子はＮ個（Ｎは２以上の整数）ごとの群とされ、その
各群においてＮ個の波形整形回路の出力がそれぞれ対応
するＮ個のドライバへ供給される状態と、１つのテスタ
端子のドライバへ合成供給される状態とに切替えられ、
かつＮ個のコンパレータの出力がそれぞれ対応するＮ個
の論理比較回路へ供給される状態と、他の１つのテスタ
端子のコンパレータの出力がＮ個の論理比較回路へ供給
される状態とに切替えられるようにされる。
端子はＮ個（Ｎは２以上の整数）ごとの群とされ、その
各群においてＮ個の波形整形回路の出力がそれぞれ対応
するＮ個のドライバへ供給される状態と、１つのテスタ
端子のドライバへ合成供給される状態とに切替えられ、
かつＮ個のコンパレータの出力がそれぞれ対応するＮ個
の論理比較回路へ供給される状態と、他の１つのテスタ
端子のコンパレータの出力がＮ個の論理比較回路へ供給
される状態とに切替えられるようにされる。
【０００９】
【実施例】図１にこの発明の実施例の要部を示し、図３
と対応する部分に同一符号を付けてある。この実施例で
は論理比較回路１６i の入力側にセレクタ２１が挿入さ
れ、コンパレータ１４i の出力の代りに、コンパレータ
１４i+1 の出力を論理比較回路１６i へ入力するように
切替えることができるようにされる。波形整形回路１５
i+1 の出力をセレクタ１８によりドライバ１３i と１３
i+1 とに切替供給可能とすることは従来と同様である。
と対応する部分に同一符号を付けてある。この実施例で
は論理比較回路１６i の入力側にセレクタ２１が挿入さ
れ、コンパレータ１４i の出力の代りに、コンパレータ
１４i+1 の出力を論理比較回路１６i へ入力するように
切替えることができるようにされる。波形整形回路１５
i+1 の出力をセレクタ１８によりドライバ１３i と１３
i+1 とに切替供給可能とすることは従来と同様である。
【００１０】この構成において、ＩＣ試験装置のレート
以下の速度のＩＣ素子を試験する場合は、セレクタ１８
を、波形整形回路１５i+1 の出力がドライバ１３i+1 へ
供給され、セレクタ２１を、コンパレータ１４i の出力
が論理比較回路１６i へ供給されるようにそれぞれ設定
する。この時、通常のＩＣ試験装置と同様に被試験ＩＣ
素子を試験することができることは特に説明するまでも
ない。
以下の速度のＩＣ素子を試験する場合は、セレクタ１８
を、波形整形回路１５i+1 の出力がドライバ１３i+1 へ
供給され、セレクタ２１を、コンパレータ１４i の出力
が論理比較回路１６i へ供給されるようにそれぞれ設定
する。この時、通常のＩＣ試験装置と同様に被試験ＩＣ
素子を試験することができることは特に説明するまでも
ない。
【００１１】ＩＣ試験装置のレート以上の高速で動作す
るＩＣ素子で、入力ピンと出力ピンとが独立したものを
試験する場合は、セレクタ１８を、波形整形回路１５
i+1 の出力がドライバ１３i へ供給され、セレクタ２１
を、コンパレータ１４i+1 の出力が論理比較回路１６i
へ供給されるようにそれぞれ設定する。テスタ端子１２
i を被試験ＩＣ素子１１の入力ピン２２の１つに接続
し、テスタ端子１２i+1 を被試験ＩＣ素子１１の出力ピ
ン２３の１つに接続する。図に示していないが、同様に
奇数番テスタ端子を被試験ＩＣ素子１１の入力ピンに、
偶数番テスタ端子を被試験ＩＣ素子１１の出力ピンに接
続する。
るＩＣ素子で、入力ピンと出力ピンとが独立したものを
試験する場合は、セレクタ１８を、波形整形回路１５
i+1 の出力がドライバ１３i へ供給され、セレクタ２１
を、コンパレータ１４i+1 の出力が論理比較回路１６i
へ供給されるようにそれぞれ設定する。テスタ端子１２
i を被試験ＩＣ素子１１の入力ピン２２の１つに接続
し、テスタ端子１２i+1 を被試験ＩＣ素子１１の出力ピ
ン２３の１つに接続する。図に示していないが、同様に
奇数番テスタ端子を被試験ＩＣ素子１１の入力ピンに、
偶数番テスタ端子を被試験ＩＣ素子１１の出力ピンに接
続する。
【００１２】この時、図４Ａに示したと同様に、波形整
形回路１５i 、１５i+1 の両出力によりテスタ端子１２
i からレートの２倍の速度のテスト信号が得られ、これ
が入力ピン２２へ供給される。また出力ピン２３よりの
出力は、コンパレータ１４i+ 1 を通じて論理比較回路１
６i 及び１６i+1 へ供給され、従って図４Ｂに示したと
同様に、端子１７i 、１７i+1 に与えるストローブを選
定することにより、両論理比較回路１６i 、１６i+1 に
よりレートの２倍の速度の出力を論理比較することがで
きる。
形回路１５i 、１５i+1 の両出力によりテスタ端子１２
i からレートの２倍の速度のテスト信号が得られ、これ
が入力ピン２２へ供給される。また出力ピン２３よりの
出力は、コンパレータ１４i+ 1 を通じて論理比較回路１
６i 及び１６i+1 へ供給され、従って図４Ｂに示したと
同様に、端子１７i 、１７i+1 に与えるストローブを選
定することにより、両論理比較回路１６i 、１６i+1 に
よりレートの２倍の速度の出力を論理比較することがで
きる。
【００１３】この構成によれば入力ピンがｎ／２、出力
ピンがｎ／２の場合は、計ｎピンのＩＣ素子に対しても
レートの２倍までの高速で試験することができる。つま
り条件が最もよい場合は高速試験可能なＩＣ素子のピン
数が図３の場合の２倍となり、ＩＣ試験装置としての性
能が著しく増したことになる。図２に示すように図１の
構成に対し、更に、波形整形回路１５i+2 の出力を、セ
レクタ２４によりドライバ１３i+2 とドライバ１３i と
に切替え供給でき、セレクタ２５により論理比較回路１
６i+2 に対し、コンパレータ１４i+1 と１４i+ 2 との各
出力を切替え供給できるようにされる。この場合はレー
トの３倍の速度までＩＣ素子を試験することができる。
しかもその高速試験時に、条件がよいと、テスタ端子の
総数ｎの３分の２のピンをもつＩＣ素子まで試験するこ
とができる。
ピンがｎ／２の場合は、計ｎピンのＩＣ素子に対しても
レートの２倍までの高速で試験することができる。つま
り条件が最もよい場合は高速試験可能なＩＣ素子のピン
数が図３の場合の２倍となり、ＩＣ試験装置としての性
能が著しく増したことになる。図２に示すように図１の
構成に対し、更に、波形整形回路１５i+2 の出力を、セ
レクタ２４によりドライバ１３i+2 とドライバ１３i と
に切替え供給でき、セレクタ２５により論理比較回路１
６i+2 に対し、コンパレータ１４i+1 と１４i+ 2 との各
出力を切替え供給できるようにされる。この場合はレー
トの３倍の速度までＩＣ素子を試験することができる。
しかもその高速試験時に、条件がよいと、テスタ端子の
総数ｎの３分の２のピンをもつＩＣ素子まで試験するこ
とができる。
【００１４】つまりこの発明ではテスタ端子Ｎ個（Ｎは
２以上の整数）ごとの群に分け、各群において、Ｎ個の
波形整形回路の出力をそれぞれ対応するＮ個のドライバ
に供給する状態と、Ｎ個中の１つのドライバへ供給する
状態とに切替えることができ、かつＮ個のコンパレータ
の出力をそれぞれ対応するＮ個の論理比較回路へ供給す
る状態と、上記１つのドライバが接続されたテスタ端子
と異なるテスタ端子に接続されたコンパレータの出力を
そのＮ個の論理比較回路へ供給する状態とに切替えるこ
とができればよい。
２以上の整数）ごとの群に分け、各群において、Ｎ個の
波形整形回路の出力をそれぞれ対応するＮ個のドライバ
に供給する状態と、Ｎ個中の１つのドライバへ供給する
状態とに切替えることができ、かつＮ個のコンパレータ
の出力をそれぞれ対応するＮ個の論理比較回路へ供給す
る状態と、上記１つのドライバが接続されたテスタ端子
と異なるテスタ端子に接続されたコンパレータの出力を
そのＮ個の論理比較回路へ供給する状態とに切替えるこ
とができればよい。
【００１５】
【発明の効果】以上述べたようにこの発明によればレー
トよりも速いＩＣ素子を試験する際に、テスタ端子を、
入力ピン専用と、出力ピン専用とに区別することによ
り、入力ピンと出力ピンとを専用とするＩＣ素子につい
ては、従来よりも試験可能ピン数が多くなり、それだけ
ＩＣ試験装置としての性能が高くなる。
トよりも速いＩＣ素子を試験する際に、テスタ端子を、
入力ピン専用と、出力ピン専用とに区別することによ
り、入力ピンと出力ピンとを専用とするＩＣ素子につい
ては、従来よりも試験可能ピン数が多くなり、それだけ
ＩＣ試験装置としての性能が高くなる。
【図１】この発明の実施例の要部を示すブロック図。
【図２】この発明の他の実施例の要部を示すブロック
図。
図。
【図３】従来のＩＣ試験装置におけるレート以上の速度
を試験するための構成を示すブロック図。
を試験するための構成を示すブロック図。
【図４】図３におけるレート以上の速度の試験の動作例
を示す図。
を示す図。
Claims (1)
- 【請求項１】 各テスタ端子にドライバの出力側と、コ
ンパレータの入力側とがそれぞれ接続されたＩＣ試験装
置において、 上記テスタ端子のＮ個（Ｎは２以上の整数）ごとに、そ
の各ドライバに対して対応するＮ個の波形整形回路の出
力をそれぞれ供給する接続状態と、そのＮ個のテスタ端
子中の１つのテスタ端子のドライバに、上記Ｎ個の波形
整形回路の出力を合成して供給する接続状態とに切替え
ることができる第１切替手段と、 上記テスタ端子のＮ個の各コンパレータの出力をそれぞ
れ対応するＮ個の論理比較回路へ供給する接続状態と、
上記Ｎ個のテスタ端子中の上記１つのテスタ端子以外の
１つのテスタ端子のコンパレータの出力を、上記Ｎ個の
論理比較回路へ分岐して供給する接続状態とに切替える
ことができる第２切替手段と、を設けたことを特徴とす
るＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110482A JP3001017B2 (ja) | 1991-05-15 | 1991-05-15 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110482A JP3001017B2 (ja) | 1991-05-15 | 1991-05-15 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04339280A JPH04339280A (ja) | 1992-11-26 |
| JP3001017B2 true JP3001017B2 (ja) | 2000-01-17 |
Family
ID=14536848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110482A Expired - Fee Related JP3001017B2 (ja) | 1991-05-15 | 1991-05-15 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001017B2 (ja) |
-
1991
- 1991-05-15 JP JP3110482A patent/JP3001017B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04339280A (ja) | 1992-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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