JPS62285077A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPS62285077A JPS62285077A JP61128592A JP12859286A JPS62285077A JP S62285077 A JPS62285077 A JP S62285077A JP 61128592 A JP61128592 A JP 61128592A JP 12859286 A JP12859286 A JP 12859286A JP S62285077 A JPS62285077 A JP S62285077A
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- 238000012360 testing method Methods 0.000 claims description 28
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- 101100444142 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) dut-1 gene Proteins 0.000 description 1
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Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
この発明は、気密保持可能な被測定半導体装置に電気信
号を入力して被測定半導体装置からの出力電気信号を検
出する半導体試験装置に関するものである。
号を入力して被測定半導体装置からの出力電気信号を検
出する半導体試験装置に関するものである。
[従来の技術〕
第2図に従来の半導体試験装置の例を示す。図において
、1は多端子を有する被測定半導体装置(以後DUTと
いう)、2は半導体試験装置(以後テスタという)、/
Oはテスタ2とDUTIとを電気的に接続するための配
線群、3はDUTIを特殊な環境下(例えば、真空ある
いは高温状B)に置くために気密性を高めるためのシー
ルド用の筐体、4は筺体3内のDUTIとテスタ2の配
線群/Oとを結合させるインタフェース部分である。
、1は多端子を有する被測定半導体装置(以後DUTと
いう)、2は半導体試験装置(以後テスタという)、/
Oはテスタ2とDUTIとを電気的に接続するための配
線群、3はDUTIを特殊な環境下(例えば、真空ある
いは高温状B)に置くために気密性を高めるためのシー
ルド用の筐体、4は筺体3内のDUTIとテスタ2の配
線群/Oとを結合させるインタフェース部分である。
次に動作について説明する。テスタ2よりDUTlへの
入力信号印加(通常は電圧印加と信号クロック印加)が
、配線群/OのうちのDUTIの入力端子に相当する配
線を通じて行われる。同時にDUTIからの出力信号も
配線群/OのうちのDUTIの出力端子に相当する配線
を通じてテスタ1に出力され、テスタ1内で期待される
出力状態と比較して一致又は不一致の判定が行われる。
入力信号印加(通常は電圧印加と信号クロック印加)が
、配線群/OのうちのDUTIの入力端子に相当する配
線を通じて行われる。同時にDUTIからの出力信号も
配線群/OのうちのDUTIの出力端子に相当する配線
を通じてテスタ1に出力され、テスタ1内で期待される
出力状態と比較して一致又は不一致の判定が行われる。
これらの入力および出力信号は配線群/Oと筺体3に付
属したインタフェース部分4とを介して直接DUT1と
テスタ2間で送受される。
属したインタフェース部分4とを介して直接DUT1と
テスタ2間で送受される。
従来のテスタ1は以上のように構成されているので、E
B(電子ビーム)テスト、即ちDUTチップ表面にプロ
ーズとしての電子ビームを照射して行うテストのように
筺体3が極めて小さい場合や、DUTlとテスタ2との
間で送受する信号数が極めて多く配線群/Oが多くなる
場合、取扱いが困難になるいう不都合があった。また、
インタフェース部分4が小さい場合や配線材が太くなる
場合は、DUTIとテスタ2との間の配線ができなくな
ったり、インタフェース部4の構造が複雑となって筐体
3中の気密性が失われるなどの問題点があった。
B(電子ビーム)テスト、即ちDUTチップ表面にプロ
ーズとしての電子ビームを照射して行うテストのように
筺体3が極めて小さい場合や、DUTlとテスタ2との
間で送受する信号数が極めて多く配線群/Oが多くなる
場合、取扱いが困難になるいう不都合があった。また、
インタフェース部分4が小さい場合や配線材が太くなる
場合は、DUTIとテスタ2との間の配線ができなくな
ったり、インタフェース部4の構造が複雑となって筐体
3中の気密性が失われるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、配線の本数を極めて少なくできるとともにイ
ンタフェース部分も小さくでき、多ピンを有するDIJ
Tであっても筐体内の特殊な環境状態の維持を容易に実
現できる半導体試験装置を得ることを目的としている。
たもので、配線の本数を極めて少なくできるとともにイ
ンタフェース部分も小さくでき、多ピンを有するDIJ
Tであっても筐体内の特殊な環境状態の維持を容易に実
現できる半導体試験装置を得ることを目的としている。
この発明に係る半導体試験装置は、データをシリアル入
力できる複数のシフトレ・ジ皮夕を筐体内に備え、シリ
アルデータ入力、シリアルデータ出力を行う“ことによ
って少ない入力端子数でもって多数の信号をDUTに印
加できるようにしたものである。
力できる複数のシフトレ・ジ皮夕を筐体内に備え、シリ
アルデータ入力、シリアルデータ出力を行う“ことによ
って少ない入力端子数でもって多数の信号をDUTに印
加できるようにしたものである。
この発明に係る半導体試験装置は、DUTへの多数の入
力信号とDUTからの多数の出力信号をシリアル入力、
シリアル出力するシフトレジスタを備えており、すべて
の入出力の送受を少ない本数の信号線で実行できるから
、筐体内の環境維持が容易に実現される。
力信号とDUTからの多数の出力信号をシリアル入力、
シリアル出力するシフトレジスタを備えており、すべて
の入出力の送受を少ない本数の信号線で実行できるから
、筐体内の環境維持が容易に実現される。
以下、この発明の一実施例を図について説明する。第1
図は本発明の一実施例による半導体試験装置を示し、図
において、1はDUT、2はテスタ、3は気密性を保つ
筐体、4はインタフェース部、5はI/O切換用レジス
タ、6はパターン蓄積用レジスタ、7はシフト用レジス
タ、8は上記レジスタ5〜7を含んだ半導体チップ4(
1チップIC)であり、そのレジスタ5〜7において、
5a、5bはバッファ、CKはクロック端子、RESE
Tはリセット端子、Qは出力端子、Dは入力端子、Dl
は直列入力端子、D2は並列入力端子、5EL12は入
力端子DI、D2を選択するための端子である。また、
8a〜8gはテスタ2と半導体チップ8とを電気的に接
続する配線群、9は半導体チップ8とDUTIとを゛電
気的に接続する配線群である。
図は本発明の一実施例による半導体試験装置を示し、図
において、1はDUT、2はテスタ、3は気密性を保つ
筐体、4はインタフェース部、5はI/O切換用レジス
タ、6はパターン蓄積用レジスタ、7はシフト用レジス
タ、8は上記レジスタ5〜7を含んだ半導体チップ4(
1チップIC)であり、そのレジスタ5〜7において、
5a、5bはバッファ、CKはクロック端子、RESE
Tはリセット端子、Qは出力端子、Dは入力端子、Dl
は直列入力端子、D2は並列入力端子、5EL12は入
力端子DI、D2を選択するための端子である。また、
8a〜8gはテスタ2と半導体チップ8とを電気的に接
続する配線群、9は半導体チップ8とDUTIとを゛電
気的に接続する配線群である。
次に動作について説明する。
まず、テスタ2よりリセット信号8bを印加してバッフ
ァ5aをオフ状態としてチップ8内のI/O切換用レジ
スタ5を入力状態、即ちチップ8よりDUTIに出力さ
れるものは一切なく、DUTlを誤動作及び破壊させる
ことのない状態とする。この状態にしておいて、DUT
Iと配線群9とを接続する。次にテスタ2より信号線8
e及び8fに同時に同期した信号を印加してシフト用レ
ジスタ7にデータをセットする。セントされるデータ系
列はシリアルデータであり、個数はレジスタにセットさ
れる個数と同じとする。
ァ5aをオフ状態としてチップ8内のI/O切換用レジ
スタ5を入力状態、即ちチップ8よりDUTIに出力さ
れるものは一切なく、DUTlを誤動作及び破壊させる
ことのない状態とする。この状態にしておいて、DUT
Iと配線群9とを接続する。次にテスタ2より信号線8
e及び8fに同時に同期した信号を印加してシフト用レ
ジスタ7にデータをセットする。セントされるデータ系
列はシリアルデータであり、個数はレジスタにセットさ
れる個数と同じとする。
次にテスタ2より信号線8Cにシリアルデータを印加し
て、シフト用レジスタ7にセットされているデータを信
号線8hを介してパターン蓄積用レジスタ6へ移す。こ
のときのシリアルデータの系列はDUTIへ配線群9を
介して入力されるデータである。
て、シフト用レジスタ7にセットされているデータを信
号線8hを介してパターン蓄積用レジスタ6へ移す。こ
のときのシリアルデータの系列はDUTIへ配線群9を
介して入力されるデータである。
次に同期したシリアルデータ系列をテスタ2より信号線
8eと8fに印加してシフト用しジス゛−タフにデータ
をセットする。この場合のデータはDUTIの入力端子
に対応する配線をDUTに対する出力用の配線として設
定するためのデータである0次に信号線8aに信号を印
加してシフト用レジスタ7にセットされたデータを信号
線81を介してI/O切換用レジスタ8に移す。この時
点で初めてパターン蓄積用レジスタ6のデータが信号線
8jを介してバッファ5aに移され、DUTIの入力端
子(配線)群9にチップ8よりデータが印加される。但
しこの時データが印加されるのは、上記入力端子設定用
データのうちビットが1″になっている端子、即ちI/
O切換用レジスタ5を構成するラッチのうちビット″1
”がセットされたラッチに対応する入力端子に限られる
。
8eと8fに印加してシフト用しジス゛−タフにデータ
をセットする。この場合のデータはDUTIの入力端子
に対応する配線をDUTに対する出力用の配線として設
定するためのデータである0次に信号線8aに信号を印
加してシフト用レジスタ7にセットされたデータを信号
線81を介してI/O切換用レジスタ8に移す。この時
点で初めてパターン蓄積用レジスタ6のデータが信号線
8jを介してバッファ5aに移され、DUTIの入力端
子(配線)群9にチップ8よりデータが印加される。但
しこの時データが印加されるのは、上記入力端子設定用
データのうちビットが1″になっている端子、即ちI/
O切換用レジスタ5を構成するラッチのうちビット″1
”がセットされたラッチに対応する入力端子に限られる
。
次にDUTIからの出力を得る場合について述べる。
信号線8dにテスタ2より信号を印加してシフト用レジ
スタ7の入力D2を選択しバッファ5b。
スタ7の入力D2を選択しバッファ5b。
信号線8kを介してDUTIよりの出力群を取り入れる
。次に信号線8fにクロック信号を印加(クロック数は
とり入れたDUTIよりの出力の個数と同じ)すると、
印加信号に同期してシフト用レジスタ7にセットされた
DUTIの出力が信号線8gを介してテスタ2へ入力さ
れ、予めテスタ2にセットされていた期待値と比較され
て一致又は不一致の判定が行われる。
。次に信号線8fにクロック信号を印加(クロック数は
とり入れたDUTIよりの出力の個数と同じ)すると、
印加信号に同期してシフト用レジスタ7にセットされた
DUTIの出力が信号線8gを介してテスタ2へ入力さ
れ、予めテスタ2にセットされていた期待値と比較され
て一致又は不一致の判定が行われる。
このように、本実施例ではDUTとテスタとの間での信
号の伝送を少ない入力端子数の複数のシフトレジスタを
用いてデータをシリアル入力、シリアル出力することに
より行うことにしたので、上記信号伝送を極めて少ない
本数で実現でき、インタフェース部分が小型となり特に
DUTが多端子を有する場合に筐体内の環境維持が極め
て容易に実現される。また上記複数のシフトレジスタを
1チップICにより構成したので、EBテスタのように
筐体が極めて小型の真空容器であっても容器内にシフト
レジスタを設置でき、本発明の適用が可能となる。
号の伝送を少ない入力端子数の複数のシフトレジスタを
用いてデータをシリアル入力、シリアル出力することに
より行うことにしたので、上記信号伝送を極めて少ない
本数で実現でき、インタフェース部分が小型となり特に
DUTが多端子を有する場合に筐体内の環境維持が極め
て容易に実現される。また上記複数のシフトレジスタを
1チップICにより構成したので、EBテスタのように
筐体が極めて小型の真空容器であっても容器内にシフト
レジスタを設置でき、本発明の適用が可能となる。
なお、テスタ2よりDUTIへ印加されるべきデータを
、直接信号線8gに出力することにより、テスタ2より
発生されるDUT1入力用データの検証も可能となり、
複雑なテスタ2によるデータのミスの発見もできる。
、直接信号線8gに出力することにより、テスタ2より
発生されるDUT1入力用データの検証も可能となり、
複雑なテスタ2によるデータのミスの発見もできる。
以上のように、この発明に係る半導体試験装置によれば
、多端子を有するDUTとテスタとの間での信号の伝送
を、少ない入力端子数のシフトレジスタを用い、データ
をシリアル入力、シリアル出力することにより、行うよ
うにしたので、上記信号伝送を極めて少ない本数で実現
でき、特に気密性を要する筐体内での試験においてはイ
ンタフェース部分の構造が簡単となり、高い信頼性が得
られる効果がある。
、多端子を有するDUTとテスタとの間での信号の伝送
を、少ない入力端子数のシフトレジスタを用い、データ
をシリアル入力、シリアル出力することにより、行うよ
うにしたので、上記信号伝送を極めて少ない本数で実現
でき、特に気密性を要する筐体内での試験においてはイ
ンタフェース部分の構造が簡単となり、高い信頼性が得
られる効果がある。
第1図はこの発明の一実施例による半導体試験装置のブ
ロック図、第2図は従来の半導体試験袋置の構成例を示
す図である。 1は被測定用半導体装置、2はテスタ、3は筺体、4は
インタフェース部分、5はI/O切換用レジスタ、6は
パターン蓄積用レジスタ、7はシフトレジスタ、8は半
導体装置(1チップIC)、88〜8gは配線信号群、
9は配線信号群である。
ロック図、第2図は従来の半導体試験袋置の構成例を示
す図である。 1は被測定用半導体装置、2はテスタ、3は筺体、4は
インタフェース部分、5はI/O切換用レジスタ、6は
パターン蓄積用レジスタ、7はシフトレジスタ、8は半
導体装置(1チップIC)、88〜8gは配線信号群、
9は配線信号群である。
Claims (3)
- (1)気密保持可能な筐体内に配置された被試験半導体
装置に対し、テスタよりテスト信号を供給して試験を行
う半導体試験装置において、 上記筐体内に設けられ上記被試験半導体装置と上記テス
タとの間の信号の伝達を行う、データをシリアル入力、
シリアル出力するシフトレジスタを備え、 上記テスタは上記シフトレジスタの動作を制御するため
の制御信号をも出力するものであることを特徴とする半
導体試験装置。 - (2)上記シフトレジスタからの上記被試験半導体装置
へのデータ、あるいはその逆方向のデータを一時蓄積す
るためのパターン蓄積用レジスタと、該パターン蓄積用
レジスタと上記被試験半導体装置との間のデータ転送方
向を切換えるためのI/O切換用レジスタとをさらに備
えたことを特徴とする特許請求の範囲第1項記載の半導
体試験装置。 - (3)上記シフトレジスタ、パターン蓄積用レジスタ及
びI/O切換用レジスタは被試験半導体装置とは別個の
1チップIC内に作りこまれたものであることを特徴と
する特許請求の範囲第2項記載の半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61128592A JPS62285077A (ja) | 1986-06-03 | 1986-06-03 | 半導体試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61128592A JPS62285077A (ja) | 1986-06-03 | 1986-06-03 | 半導体試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62285077A true JPS62285077A (ja) | 1987-12-10 |
Family
ID=14988570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61128592A Pending JPS62285077A (ja) | 1986-06-03 | 1986-06-03 | 半導体試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62285077A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0388790A2 (en) * | 1989-03-24 | 1990-09-26 | Motorola, Inc. | Method and apparatus for testing high pin count integrated circuits |
-
1986
- 1986-06-03 JP JP61128592A patent/JPS62285077A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0388790A2 (en) * | 1989-03-24 | 1990-09-26 | Motorola, Inc. | Method and apparatus for testing high pin count integrated circuits |
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