JPS62285077A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPS62285077A JPS62285077A JP61128592A JP12859286A JPS62285077A JP S62285077 A JPS62285077 A JP S62285077A JP 61128592 A JP61128592 A JP 61128592A JP 12859286 A JP12859286 A JP 12859286A JP S62285077 A JPS62285077 A JP S62285077A
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- tester
- signal
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000012360 testing method Methods 0.000 claims description 28
- 239000000872 buffer Substances 0.000 abstract description 6
- 230000008054 signal transmission Effects 0.000 abstract description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 3
- 101100117775 Arabidopsis thaliana DUT gene Proteins 0.000 description 2
- 101150091805 DUT1 gene Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 101100444142 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) dut-1 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、気密保持可能な被測定半導体装置に電気信
号を入力して被測定半導体装置からの出力電気信号を検
出する半導体試験装置に関するものである。
号を入力して被測定半導体装置からの出力電気信号を検
出する半導体試験装置に関するものである。
［従来の技術〕
第２図に従来の半導体試験装置の例を示す。図において
、１は多端子を有する被測定半導体装置（以後ＤＵＴと
いう）、２は半導体試験装置（以後テスタという）、／
Ｏはテスタ２とＤＵＴＩとを電気的に接続するための配
線群、３はＤＵＴＩを特殊な環境下（例えば、真空ある
いは高温状Ｂ）に置くために気密性を高めるためのシー
ルド用の筐体、４は筺体３内のＤＵＴＩとテスタ２の配
線群／Ｏとを結合させるインタフェース部分である。
、１は多端子を有する被測定半導体装置（以後ＤＵＴと
いう）、２は半導体試験装置（以後テスタという）、／
Ｏはテスタ２とＤＵＴＩとを電気的に接続するための配
線群、３はＤＵＴＩを特殊な環境下（例えば、真空ある
いは高温状Ｂ）に置くために気密性を高めるためのシー
ルド用の筐体、４は筺体３内のＤＵＴＩとテスタ２の配
線群／Ｏとを結合させるインタフェース部分である。
次に動作について説明する。テスタ２よりＤＵＴｌへの
入力信号印加（通常は電圧印加と信号クロック印加）が
、配線群／ＯのうちのＤＵＴＩの入力端子に相当する配
線を通じて行われる。同時にＤＵＴＩからの出力信号も
配線群／ＯのうちのＤＵＴＩの出力端子に相当する配線
を通じてテスタ１に出力され、テスタ１内で期待される
出力状態と比較して一致又は不一致の判定が行われる。
入力信号印加（通常は電圧印加と信号クロック印加）が
、配線群／ＯのうちのＤＵＴＩの入力端子に相当する配
線を通じて行われる。同時にＤＵＴＩからの出力信号も
配線群／ＯのうちのＤＵＴＩの出力端子に相当する配線
を通じてテスタ１に出力され、テスタ１内で期待される
出力状態と比較して一致又は不一致の判定が行われる。
これらの入力および出力信号は配線群／Ｏと筺体３に付
属したインタフェース部分４とを介して直接ＤＵＴ１と
テスタ２間で送受される。
属したインタフェース部分４とを介して直接ＤＵＴ１と
テスタ２間で送受される。
従来のテスタ１は以上のように構成されているので、Ｅ
Ｂ（電子ビーム）テスト、即ちＤＵＴチップ表面にプロ
ーズとしての電子ビームを照射して行うテストのように
筺体３が極めて小さい場合や、ＤＵＴｌとテスタ２との
間で送受する信号数が極めて多く配線群／Ｏが多くなる
場合、取扱いが困難になるいう不都合があった。また、
インタフェース部分４が小さい場合や配線材が太くなる
場合は、ＤＵＴＩとテスタ２との間の配線ができなくな
ったり、インタフェース部４の構造が複雑となって筐体
３中の気密性が失われるなどの問題点があった。
Ｂ（電子ビーム）テスト、即ちＤＵＴチップ表面にプロ
ーズとしての電子ビームを照射して行うテストのように
筺体３が極めて小さい場合や、ＤＵＴｌとテスタ２との
間で送受する信号数が極めて多く配線群／Ｏが多くなる
場合、取扱いが困難になるいう不都合があった。また、
インタフェース部分４が小さい場合や配線材が太くなる
場合は、ＤＵＴＩとテスタ２との間の配線ができなくな
ったり、インタフェース部４の構造が複雑となって筐体
３中の気密性が失われるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、配線の本数を極めて少なくできるとともにイ
ンタフェース部分も小さくでき、多ピンを有するＤＩＪ
Ｔであっても筐体内の特殊な環境状態の維持を容易に実
現できる半導体試験装置を得ることを目的としている。
たもので、配線の本数を極めて少なくできるとともにイ
ンタフェース部分も小さくでき、多ピンを有するＤＩＪ
Ｔであっても筐体内の特殊な環境状態の維持を容易に実
現できる半導体試験装置を得ることを目的としている。
この発明に係る半導体試験装置は、データをシリアル入
力できる複数のシフトレ・ジ皮夕を筐体内に備え、シリ
アルデータ入力、シリアルデータ出力を行う“ことによ
って少ない入力端子数でもって多数の信号をＤＵＴに印
加できるようにしたものである。
力できる複数のシフトレ・ジ皮夕を筐体内に備え、シリ
アルデータ入力、シリアルデータ出力を行う“ことによ
って少ない入力端子数でもって多数の信号をＤＵＴに印
加できるようにしたものである。
この発明に係る半導体試験装置は、ＤＵＴへの多数の入
力信号とＤＵＴからの多数の出力信号をシリアル入力、
シリアル出力するシフトレジスタを備えており、すべて
の入出力の送受を少ない本数の信号線で実行できるから
、筐体内の環境維持が容易に実現される。
力信号とＤＵＴからの多数の出力信号をシリアル入力、
シリアル出力するシフトレジスタを備えており、すべて
の入出力の送受を少ない本数の信号線で実行できるから
、筐体内の環境維持が容易に実現される。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体試験装置を示し、図
において、１はＤＵＴ、２はテスタ、３は気密性を保つ
筐体、４はインタフェース部、５はＩ／Ｏ切換用レジス
タ、６はパターン蓄積用レジスタ、７はシフト用レジス
タ、８は上記レジスタ５〜７を含んだ半導体チップ４（
１チップＩＣ）であり、そのレジスタ５〜７において、
５ａ、５ｂはバッファ、ＣＫはクロック端子、ＲＥＳＥ
Ｔはリセット端子、Ｑは出力端子、Ｄは入力端子、Ｄｌ
は直列入力端子、Ｄ２は並列入力端子、５ＥＬ１２は入
力端子ＤＩ、Ｄ２を選択するための端子である。また、
８ａ〜８ｇはテスタ２と半導体チップ８とを電気的に接
続する配線群、９は半導体チップ８とＤＵＴＩとを゛電
気的に接続する配線群である。
図は本発明の一実施例による半導体試験装置を示し、図
において、１はＤＵＴ、２はテスタ、３は気密性を保つ
筐体、４はインタフェース部、５はＩ／Ｏ切換用レジス
タ、６はパターン蓄積用レジスタ、７はシフト用レジス
タ、８は上記レジスタ５〜７を含んだ半導体チップ４（
１チップＩＣ）であり、そのレジスタ５〜７において、
５ａ、５ｂはバッファ、ＣＫはクロック端子、ＲＥＳＥ
Ｔはリセット端子、Ｑは出力端子、Ｄは入力端子、Ｄｌ
は直列入力端子、Ｄ２は並列入力端子、５ＥＬ１２は入
力端子ＤＩ、Ｄ２を選択するための端子である。また、
８ａ〜８ｇはテスタ２と半導体チップ８とを電気的に接
続する配線群、９は半導体チップ８とＤＵＴＩとを゛電
気的に接続する配線群である。
次に動作について説明する。
まず、テスタ２よりリセット信号８ｂを印加してバッフ
ァ５ａをオフ状態としてチップ８内のＩ／Ｏ切換用レジ
スタ５を入力状態、即ちチップ８よりＤＵＴＩに出力さ
れるものは一切なく、ＤＵＴｌを誤動作及び破壊させる
ことのない状態とする。この状態にしておいて、ＤＵＴ
Ｉと配線群９とを接続する。次にテスタ２より信号線８
ｅ及び８ｆに同時に同期した信号を印加してシフト用レ
ジスタ７にデータをセットする。セントされるデータ系
列はシリアルデータであり、個数はレジスタにセットさ
れる個数と同じとする。
ァ５ａをオフ状態としてチップ８内のＩ／Ｏ切換用レジ
スタ５を入力状態、即ちチップ８よりＤＵＴＩに出力さ
れるものは一切なく、ＤＵＴｌを誤動作及び破壊させる
ことのない状態とする。この状態にしておいて、ＤＵＴ
Ｉと配線群９とを接続する。次にテスタ２より信号線８
ｅ及び８ｆに同時に同期した信号を印加してシフト用レ
ジスタ７にデータをセットする。セントされるデータ系
列はシリアルデータであり、個数はレジスタにセットさ
れる個数と同じとする。
次にテスタ２より信号線８Ｃにシリアルデータを印加し
て、シフト用レジスタ７にセットされているデータを信
号線８ｈを介してパターン蓄積用レジスタ６へ移す。こ
のときのシリアルデータの系列はＤＵＴＩへ配線群９を
介して入力されるデータである。
て、シフト用レジスタ７にセットされているデータを信
号線８ｈを介してパターン蓄積用レジスタ６へ移す。こ
のときのシリアルデータの系列はＤＵＴＩへ配線群９を
介して入力されるデータである。
次に同期したシリアルデータ系列をテスタ２より信号線
８ｅと８ｆに印加してシフト用しジス゛−タフにデータ
をセットする。この場合のデータはＤＵＴＩの入力端子
に対応する配線をＤＵＴに対する出力用の配線として設
定するためのデータである０次に信号線８ａに信号を印
加してシフト用レジスタ７にセットされたデータを信号
線８１を介してＩ／Ｏ切換用レジスタ８に移す。この時
点で初めてパターン蓄積用レジスタ６のデータが信号線
８ｊを介してバッファ５ａに移され、ＤＵＴＩの入力端
子（配線）群９にチップ８よりデータが印加される。但
しこの時データが印加されるのは、上記入力端子設定用
データのうちビットが１″になっている端子、即ちＩ／
Ｏ切換用レジスタ５を構成するラッチのうちビット″１
”がセットされたラッチに対応する入力端子に限られる
。
８ｅと８ｆに印加してシフト用しジス゛−タフにデータ
をセットする。この場合のデータはＤＵＴＩの入力端子
に対応する配線をＤＵＴに対する出力用の配線として設
定するためのデータである０次に信号線８ａに信号を印
加してシフト用レジスタ７にセットされたデータを信号
線８１を介してＩ／Ｏ切換用レジスタ８に移す。この時
点で初めてパターン蓄積用レジスタ６のデータが信号線
８ｊを介してバッファ５ａに移され、ＤＵＴＩの入力端
子（配線）群９にチップ８よりデータが印加される。但
しこの時データが印加されるのは、上記入力端子設定用
データのうちビットが１″になっている端子、即ちＩ／
Ｏ切換用レジスタ５を構成するラッチのうちビット″１
”がセットされたラッチに対応する入力端子に限られる
。
次にＤＵＴＩからの出力を得る場合について述べる。
信号線８ｄにテスタ２より信号を印加してシフト用レジ
スタ７の入力Ｄ２を選択しバッファ５ｂ。
スタ７の入力Ｄ２を選択しバッファ５ｂ。
信号線８ｋを介してＤＵＴＩよりの出力群を取り入れる
。次に信号線８ｆにクロック信号を印加（クロック数は
とり入れたＤＵＴＩよりの出力の個数と同じ）すると、
印加信号に同期してシフト用レジスタ７にセットされた
ＤＵＴＩの出力が信号線８ｇを介してテスタ２へ入力さ
れ、予めテスタ２にセットされていた期待値と比較され
て一致又は不一致の判定が行われる。
。次に信号線８ｆにクロック信号を印加（クロック数は
とり入れたＤＵＴＩよりの出力の個数と同じ）すると、
印加信号に同期してシフト用レジスタ７にセットされた
ＤＵＴＩの出力が信号線８ｇを介してテスタ２へ入力さ
れ、予めテスタ２にセットされていた期待値と比較され
て一致又は不一致の判定が行われる。
このように、本実施例ではＤＵＴとテスタとの間での信
号の伝送を少ない入力端子数の複数のシフトレジスタを
用いてデータをシリアル入力、シリアル出力することに
より行うことにしたので、上記信号伝送を極めて少ない
本数で実現でき、インタフェース部分が小型となり特に
ＤＵＴが多端子を有する場合に筐体内の環境維持が極め
て容易に実現される。また上記複数のシフトレジスタを
１チップＩＣにより構成したので、ＥＢテスタのように
筐体が極めて小型の真空容器であっても容器内にシフト
レジスタを設置でき、本発明の適用が可能となる。
号の伝送を少ない入力端子数の複数のシフトレジスタを
用いてデータをシリアル入力、シリアル出力することに
より行うことにしたので、上記信号伝送を極めて少ない
本数で実現でき、インタフェース部分が小型となり特に
ＤＵＴが多端子を有する場合に筐体内の環境維持が極め
て容易に実現される。また上記複数のシフトレジスタを
１チップＩＣにより構成したので、ＥＢテスタのように
筐体が極めて小型の真空容器であっても容器内にシフト
レジスタを設置でき、本発明の適用が可能となる。
なお、テスタ２よりＤＵＴＩへ印加されるべきデータを
、直接信号線８ｇに出力することにより、テスタ２より
発生されるＤＵＴ１入力用データの検証も可能となり、
複雑なテスタ２によるデータのミスの発見もできる。
、直接信号線８ｇに出力することにより、テスタ２より
発生されるＤＵＴ１入力用データの検証も可能となり、
複雑なテスタ２によるデータのミスの発見もできる。
以上のように、この発明に係る半導体試験装置によれば
、多端子を有するＤＵＴとテスタとの間での信号の伝送
を、少ない入力端子数のシフトレジスタを用い、データ
をシリアル入力、シリアル出力することにより、行うよ
うにしたので、上記信号伝送を極めて少ない本数で実現
でき、特に気密性を要する筐体内での試験においてはイ
ンタフェース部分の構造が簡単となり、高い信頼性が得
られる効果がある。
、多端子を有するＤＵＴとテスタとの間での信号の伝送
を、少ない入力端子数のシフトレジスタを用い、データ
をシリアル入力、シリアル出力することにより、行うよ
うにしたので、上記信号伝送を極めて少ない本数で実現
でき、特に気密性を要する筐体内での試験においてはイ
ンタフェース部分の構造が簡単となり、高い信頼性が得
られる効果がある。
第１図はこの発明の一実施例による半導体試験装置のブ
ロック図、第２図は従来の半導体試験袋置の構成例を示
す図である。 １は被測定用半導体装置、２はテスタ、３は筺体、４は
インタフェース部分、５はＩ／Ｏ切換用レジスタ、６は
パターン蓄積用レジスタ、７はシフトレジスタ、８は半
導体装置（１チップＩＣ）、８８〜８ｇは配線信号群、
９は配線信号群である。
ロック図、第２図は従来の半導体試験袋置の構成例を示
す図である。 １は被測定用半導体装置、２はテスタ、３は筺体、４は
インタフェース部分、５はＩ／Ｏ切換用レジスタ、６は
パターン蓄積用レジスタ、７はシフトレジスタ、８は半
導体装置（１チップＩＣ）、８８〜８ｇは配線信号群、
９は配線信号群である。
Claims (3)
- （１）気密保持可能な筐体内に配置された被試験半導体
装置に対し、テスタよりテスト信号を供給して試験を行
う半導体試験装置において、 上記筐体内に設けられ上記被試験半導体装置と上記テス
タとの間の信号の伝達を行う、データをシリアル入力、
シリアル出力するシフトレジスタを備え、 上記テスタは上記シフトレジスタの動作を制御するため
の制御信号をも出力するものであることを特徴とする半
導体試験装置。 - （２）上記シフトレジスタからの上記被試験半導体装置
へのデータ、あるいはその逆方向のデータを一時蓄積す
るためのパターン蓄積用レジスタと、該パターン蓄積用
レジスタと上記被試験半導体装置との間のデータ転送方
向を切換えるためのＩ／Ｏ切換用レジスタとをさらに備
えたことを特徴とする特許請求の範囲第１項記載の半導
体試験装置。 - （３）上記シフトレジスタ、パターン蓄積用レジスタ及
びＩ／Ｏ切換用レジスタは被試験半導体装置とは別個の
１チップＩＣ内に作りこまれたものであることを特徴と
する特許請求の範囲第２項記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128592A JPS62285077A (ja) | 1986-06-03 | 1986-06-03 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61128592A JPS62285077A (ja) | 1986-06-03 | 1986-06-03 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62285077A true JPS62285077A (ja) | 1987-12-10 |
Family
ID=14988570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61128592A Pending JPS62285077A (ja) | 1986-06-03 | 1986-06-03 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285077A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0388790A2 (en) * | 1989-03-24 | 1990-09-26 | Motorola, Inc. | Method and apparatus for testing high pin count integrated circuits |
-
1986
- 1986-06-03 JP JP61128592A patent/JPS62285077A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0388790A2 (en) * | 1989-03-24 | 1990-09-26 | Motorola, Inc. | Method and apparatus for testing high pin count integrated circuits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7327153B2 (en) | Analog built-in self-test module | |
| KR0138257B1 (ko) | 집적 회로의 테스팅 장치 및 테스팅 방법 | |
| US5701306A (en) | Semiconductor integrated circuit which can be tested by an LSI tester having a reduced number of pins | |
| JPH07181231A (ja) | 回路ボード試験システム及びその方法 | |
| US6966019B2 (en) | Instrument initiated communication for automatic test equipment | |
| WO1992005488A1 (en) | Fault insertion | |
| EP0469238B1 (en) | Reduced delay circuits for shift register latch scan strings | |
| US6754868B2 (en) | Semiconductor test system having double data rate pin scrambling | |
| US20030005359A1 (en) | Apparatus having pattern scrambler for testing a semiconductor device and method for operating same | |
| TWI425223B (zh) | 用以使用受串列控制資源來測試元件之方法及裝置 | |
| US4335425A (en) | Data processing apparatus having diagnosis function | |
| JPS62285077A (ja) | 半導体試験装置 | |
| JP2974984B2 (ja) | 回路装置の試験方法 | |
| JP3401713B2 (ja) | 集積回路試験装置 | |
| US6433628B1 (en) | Wafer testable integrated circuit | |
| JP3190364B2 (ja) | 検査方法及び回路 | |
| US20060098506A1 (en) | Semiconductor memory device capable of storing data of various patterns and method of electrically testing the semiconductor memory device | |
| KR20010070252A (ko) | 반도체 시험장치의 기준전위 설정방법 및 장치 | |
| JP2633692B2 (ja) | 半導体試験方法 | |
| JPH0536300A (ja) | 半導体メモリー装置に内蔵された内部信号検出器 | |
| GB2175097A (en) | Testing digital integrated circuits | |
| WO2004003583A1 (en) | Instrument initiated communication for automatic test equipment | |
| JPH026772A (ja) | 集積回路 | |
| JPH0289300A (ja) | 半導体メモリ素子 | |
| JPH10160805A (ja) | 外部スキャンパス回路 |