JPH02262371A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02262371A JPH02262371A JP1081430A JP8143089A JPH02262371A JP H02262371 A JPH02262371 A JP H02262371A JP 1081430 A JP1081430 A JP 1081430A JP 8143089 A JP8143089 A JP 8143089A JP H02262371 A JPH02262371 A JP H02262371A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装［１こ係り、特ｆこソース／ドレイン
上に選択的に金属シリサイド膜を形成したＭＯＳトラン
ジスタの構造及びその製造方法に関する。
上に選択的に金属シリサイド膜を形成したＭＯＳトラン
ジスタの構造及びその製造方法に関する。
（従来の技術〕
シリコン基板を用いたＭＯＳトランジスタ回路の微細化
、高集積化は目覚ましいものがある。しかし、この素子
の微細化にともなって金属配線とソース／ドレイン拡散
層とのコンタクト孔も小さくなるため、このコンタクト
抵抗は増大する傾向にある。また、微細化のためソース
／ドレイン拡散層は浅くなり、そのために拡散層シート
抵抗が増大する。これらの抵抗の増大ＨＭＯＳトランジ
スタの電流駆動力を減少させ％素子のスピード？劣化さ
せる原因となる。
、高集積化は目覚ましいものがある。しかし、この素子
の微細化にともなって金属配線とソース／ドレイン拡散
層とのコンタクト孔も小さくなるため、このコンタクト
抵抗は増大する傾向にある。また、微細化のためソース
／ドレイン拡散層は浅くなり、そのために拡散層シート
抵抗が増大する。これらの抵抗の増大ＨＭＯＳトランジ
スタの電流駆動力を減少させ％素子のスピード？劣化さ
せる原因となる。
この様な問題を解決するため、ソース／ドレイン拡散層
上に金属シリサイドを形成することが。
上に金属シリサイドを形成することが。
知られている。この金属シリサイドを用いたＭＯＳトラ
ンジスタの製造工種の断面図Ｙ Ｋ ３ ＋ｆｆｉ ｔ
こ示す。
ンジスタの製造工種の断面図Ｙ Ｋ ３ ＋ｆｆｉ ｔ
こ示す。
例えばｐ型シリコン基板３１上Ｉこゲート酸比膜３２及
び多結晶シリコン嗅からなるゲート電極３３を形成する
０次Ｉこ、ＣＶＤ５ｉＯ１［の被層及びその後Ｅこ続く
反応性イオンエツチング（こより、ゲート電極３３の側
壁ｌこＳｉＯ，漢３４を形成する。
び多結晶シリコン嗅からなるゲート電極３３を形成する
０次Ｉこ、ＣＶＤ５ｉＯ１［の被層及びその後Ｅこ続く
反応性イオンエツチング（こより、ゲート電極３３の側
壁ｌこＳｉＯ，漢３４を形成する。
次「こ、イオン注入法ｆこよＶ例えばヒ素をｐ型シリコ
ン基板３１ｆこ導入し、その後９５０′Ｃ，６０分の熱
処理に行なりて、ｎ型不純物拡散１５３５，３６即ちソ
ース・ドレイン領域ケ形成する。次ｆこ、全面ｌこＴｉ
膜３７を蒸着する。（第３図（ａ））次に、７００℃、
１０分のランプアニール処理馨行なりて、ソース／ドＶ
イン／ゲート上にＴｌ５１．嗅３８を形成する。ここで
、ＴｉＳｉ、膜３８は５００〜７００Ａ程度の比較的薄
い厚さｌこする。これは。
ン基板３１ｆこ導入し、その後９５０′Ｃ，６０分の熱
処理に行なりて、ｎ型不純物拡散１５３５，３６即ちソ
ース・ドレイン領域ケ形成する。次ｆこ、全面ｌこＴｉ
膜３７を蒸着する。（第３図（ａ））次に、７００℃、
１０分のランプアニール処理馨行なりて、ソース／ドＶ
イン／ゲート上にＴｌ５１．嗅３８を形成する。ここで
、ＴｉＳｉ、膜３８は５００〜７００Ａ程度の比較的薄
い厚さｌこする。これは。
ソース／ドＶイン／ゲート上にＴｉ５ｉ１［［３８を形
成する際、ゲート電極３３の側壁のＳ ｉ ０ＪＩＩ
３４上にＴｉＳｉ＊［が形成されてソース／ドメイン／
ゲートがシ冒−トするの火防ぐ為、また素子の微細化の
ため（こソース／ドレインを浅くしなければならないの
でｈ ’ｆ’１ｓｉｌｌｊ３８はそれよりも更に薄くす
る必要があるからである。次ｆこ未反応のＴｉ゛嗅３７
７過酸［ヒ水素水を言む液により除去し、再度９００℃
程度の＠度でランプアニール処理し、ＴｉＳｉ２膜３８
の比抵抗を充分に下げる。（＠３図（ｂ）〕 次１こ、ホウ素やリンを犬！ｉ１ｔこぎ有したＢＰＳＧ
模３９を全面ｆこ堆積し、９００℃程度の高猛ｆこより
、このＢＰＳＧ瞑３９′Ｐｒ：流動化し表面ケ乎沢比す
る。
成する際、ゲート電極３３の側壁のＳ ｉ ０ＪＩＩ
３４上にＴｉＳｉ＊［が形成されてソース／ドメイン／
ゲートがシ冒−トするの火防ぐ為、また素子の微細化の
ため（こソース／ドレインを浅くしなければならないの
でｈ ’ｆ’１ｓｉｌｌｊ３８はそれよりも更に薄くす
る必要があるからである。次ｆこ未反応のＴｉ゛嗅３７
７過酸［ヒ水素水を言む液により除去し、再度９００℃
程度の＠度でランプアニール処理し、ＴｉＳｉ２膜３８
の比抵抗を充分に下げる。（＠３図（ｂ）〕 次１こ、ホウ素やリンを犬！ｉ１ｔこぎ有したＢＰＳＧ
模３９を全面ｆこ堆積し、９００℃程度の高猛ｆこより
、このＢＰＳＧ瞑３９′Ｐｒ：流動化し表面ケ乎沢比す
る。
（第３図（Ｃ））
以上の様な金属シリサイドを用Ｇ）たＭＯＳ）ランジス
タの製造方法ｆこおいてに、９００℃前後の熱処理工程
でＴｉＳｉ！膜が凝縮を起こし凹凸をもつ様１こなる。
タの製造方法ｆこおいてに、９００℃前後の熱処理工程
でＴｉＳｉ！膜が凝縮を起こし凹凸をもつ様１こなる。
この為１部分的にＴｉＳｉ２膜力）らのＰＮ接合深さが
浅くなり、接合部分のリーク特性が劣化する。また、こ
の凝縮は’ｐｉｓ１ｍ＠とチャネルまでの距離（第ａ＋
ｆｆ１（ｃ）中１Ｌ″で表示）を長＜［、ＭＯＳ）ラン
ジスタの寄生抵抗を増大させる。
浅くなり、接合部分のリーク特性が劣化する。また、こ
の凝縮は’ｐｉｓ１ｍ＠とチャネルまでの距離（第ａ＋
ｆｆ１（ｃ）中１Ｌ″で表示）を長＜［、ＭＯＳ）ラン
ジスタの寄生抵抗を増大させる。
また、ｐチャネルのＭＯＳトランジスタでに。
Ｔｉ５ｉｌとり型シリコンとの障壁により抵抗が大きく
なＶ易いが、−担’ｒｉｓｉｔ＠ｔこ取り込まれたボロ
ンは、ｅ縮の際、ＴｉＳｉ、＠と共に後退し、間隔り中
のボロン４度が低くなり寄生抵抗はより大きくなる。
なＶ易いが、−担’ｒｉｓｉｔ＠ｔこ取り込まれたボロ
ンは、ｅ縮の際、ＴｉＳｉ、＠と共に後退し、間隔り中
のボロン４度が低くなり寄生抵抗はより大きくなる。
また、Ｅ記の熱処理工程でｐ−散層中のボロンがＴｉ５
１ｍ膜中へ拡散し、Ｔｉ５１ｔ／ｐ＋シリコン界面のボ
ロン！Ｉ度が低下しコンタクト抵抗も大きくなる。
１ｍ膜中へ拡散し、Ｔｉ５１ｔ／ｐ＋シリコン界面のボ
ロン！Ｉ度が低下しコンタクト抵抗も大きくなる。
（発明が解決しようとする課題）
以上述べた様ｌこ、ソース／ドレイン上ｆこ金属シリサ
イドを形成したＭ（ＪＳＩ−ランジスタ１こ２いてに、
その形成された金属シリサイド膜が耐熱性（こ乏しく、
ＢＰＳＧＶＭの流動化工程等で凝縮してしまい、信頼性
を低下させる他％ＭＯ８！−ランジスタの畜生抵抗、Ｔ
ＬＳｉｔ／Ｉ’ シリコン界面のコンタクト抵抗が大
きくなる為、を流部動力を減少させ、素子のスピードを
省比させるという問題がありた。
イドを形成したＭ（ＪＳＩ−ランジスタ１こ２いてに、
その形成された金属シリサイド膜が耐熱性（こ乏しく、
ＢＰＳＧＶＭの流動化工程等で凝縮してしまい、信頼性
を低下させる他％ＭＯ８！−ランジスタの畜生抵抗、Ｔ
ＬＳｉｔ／Ｉ’ シリコン界面のコンタクト抵抗が大
きくなる為、を流部動力を減少させ、素子のスピードを
省比させるという問題がありた。
本発明は、この様な課題を解決する半導体装置及びその
製造方法を提供することを目的とする。
製造方法を提供することを目的とする。
（課題を解決するための手段）
本発明は、上記事情Ｉこ鑑みて為されたもので。
半導体基板上ｌこ形成されたゲート電極及びソース／ド
レイン拡散層と、少な（ともこのソース／ビレイン拡赦
１上に形成された金属の窒化１と、この金属の窒化１上
に形成された金属シリサイド膜とを具備したことを特徴
とする半導体装曖髪提供する。
レイン拡散層と、少な（ともこのソース／ビレイン拡赦
１上に形成された金属の窒化１と、この金属の窒化１上
に形成された金属シリサイド膜とを具備したことを特徴
とする半導体装曖髪提供する。
また本発明は、半導体基板上（こゲート電極及びソース
／ドレイン拡散ｒｔＩヲ形成する工、程と、この基板上
（こ金属嗅を堆積する工程と、この金属＠欠アニール処
理すること（こより少なくとも前記ソース／ドレイン拡
散層上（こ金属シリサイド膜を形成する工程と、この金
属シリサイド膜の前記ソース／ドレイン拡散層界面に前
記金属膜の窒化膜を形成する工程とを具備したことを特
徴とする半導体装置の製造方法を提供する。
／ドレイン拡散ｒｔＩヲ形成する工、程と、この基板上
（こ金属嗅を堆積する工程と、この金属＠欠アニール処
理すること（こより少なくとも前記ソース／ドレイン拡
散層上（こ金属シリサイド膜を形成する工程と、この金
属シリサイド膜の前記ソース／ドレイン拡散層界面に前
記金属膜の窒化膜を形成する工程とを具備したことを特
徴とする半導体装置の製造方法を提供する。
（作用）
本発明１こよれば、ソース／ドレイン拡散１と金属シリ
サイド喚との間に耐熱性のある金属の窒化嗜が形成され
ているため、高直熱処理を与えても凝縮を起こすことが
なくなり、ＭＯ８Ｉ−ランジスタの寄生抵抗を増大させ
た。ソース／ドレイン拡散音と金属シリサイド膜間のコ
ンタクト抵抗が増大するのを押えることができる。従り
て素子の電流駆動力を減少させたり、素子のスピードを
劣化させることを防ぐことができる。
サイド喚との間に耐熱性のある金属の窒化嗜が形成され
ているため、高直熱処理を与えても凝縮を起こすことが
なくなり、ＭＯ８Ｉ−ランジスタの寄生抵抗を増大させ
た。ソース／ドレイン拡散音と金属シリサイド膜間のコ
ンタクト抵抗が増大するのを押えることができる。従り
て素子の電流駆動力を減少させたり、素子のスピードを
劣化させることを防ぐことができる。
（実施例）
以下１本発明の実施例ｉこついて図面を参照して説明す
る。
る。
第１図に１本発明の実施例の半導体装置の断面図である
。ｎ型シリコン基板（又ｉｎ型ウェル）１上にに１選択
酸化法などＩこよす素子分離領域２が形成されている。
。ｎ型シリコン基板（又ｉｎ型ウェル）１上にに１選択
酸化法などＩこよす素子分離領域２が形成されている。
まｒ、＝、ｎ型シリコン基板１上の素子形成領域の所定
立置にはゲート酸化ＩＩ３が形成され、更に、このゲー
ト酸化膜３上に導体膜例えばリンを高濃度に拡散させた
多結晶シリコンから成るゲート電極４が形成されている
。このゲート電極４の側面には１例えばＬ Ｐ −ＣＶ
Ｄ ８１０゜膜から成る側壁絶縁ｌ！！５が形成され
ている。またｎ型シリコン基板ｌ内のゲート電極４端部
から素子分離領域２にわたりてボロンが注入されたｐ型
のソース／ドレイン拡散ｔｉｉｓｔが形成されている。
立置にはゲート酸化ＩＩ３が形成され、更に、このゲー
ト酸化膜３上に導体膜例えばリンを高濃度に拡散させた
多結晶シリコンから成るゲート電極４が形成されている
。このゲート電極４の側面には１例えばＬ Ｐ −ＣＶ
Ｄ ８１０゜膜から成る側壁絶縁ｌ！！５が形成され
ている。またｎ型シリコン基板ｌ内のゲート電極４端部
から素子分離領域２にわたりてボロンが注入されたｐ型
のソース／ドレイン拡散ｔｉｉｓｔが形成されている。
このソース／ドレイン拡散１−６１及びゲート電極４上
にｔｒＸ、 ＴｉＮ１１６．及び比抵抗がＴｉＮより小
さいＴｉＳｉ、＠７が順次形成され、更にホウ素とリン
を大瞼にｉんだ８１０，１ｌｌ（即ちＢＰＳＧ膜８が形
成され素子の平坦化がはかられている。また、ソース極
９が形成されている４ 第２図は１本発明の実施例のソース／ドレイン上に選択
的憂こ金属シリサイドＩｎＩに形成してＭＩＪＳトラン
ジスタの製造方法を工程順ｔこ断面図で示したものであ
る。
にｔｒＸ、 ＴｉＮ１１６．及び比抵抗がＴｉＮより小
さいＴｉＳｉ、＠７が順次形成され、更にホウ素とリン
を大瞼にｉんだ８１０，１ｌｌ（即ちＢＰＳＧ膜８が形
成され素子の平坦化がはかられている。また、ソース極
９が形成されている４ 第２図は１本発明の実施例のソース／ドレイン上に選択
的憂こ金属シリサイドＩｎＩに形成してＭＩＪＳトラン
ジスタの製造方法を工程順ｔこ断面図で示したものであ
る。
ｎ型シリコン基板（又はｎ厖つェル）ｌ上に例えば選択
酸化法等によＶ、素子分離領域２を形成する。次暑こ、
ｎ型シリコン基板ｌの素子形成領域に厚さ２００Ａ程度
のゲート酸化＠３．続いて、ゲート電極用多結晶シリコ
ンを全面ｆこ形成する。次に、リンを拡散してこの多結
晶シリコンのシート抵抗を数十〔０７ｃｍ”）まで低下
させた後、フォトレジストをマスクにしてこれを巾１．
０μｍ ｆｃ加工Ｔ゛ し≠−ト電極４とする。次にＣＶＤ法署こより５ｉＯ１
膜にウェハ全面条こ１５００Ａ堆積し、それを反応性イ
オンエツチング法な用いて全面エツチングすることでゲ
ート電極４の側面にのみに側壁絶縁［［１１０を残置す
る。次に、ボロン’ｌｊｔ：４０ＫｅＶ、５ＸｌＯ”ｃ
ｔＦｒ”でイオン注入し、酸素雰囲気中で９００℃。
酸化法等によＶ、素子分離領域２を形成する。次暑こ、
ｎ型シリコン基板ｌの素子形成領域に厚さ２００Ａ程度
のゲート酸化＠３．続いて、ゲート電極用多結晶シリコ
ンを全面ｆこ形成する。次に、リンを拡散してこの多結
晶シリコンのシート抵抗を数十〔０７ｃｍ”）まで低下
させた後、フォトレジストをマスクにしてこれを巾１．
０μｍ ｆｃ加工Ｔ゛ し≠−ト電極４とする。次にＣＶＤ法署こより５ｉＯ１
膜にウェハ全面条こ１５００Ａ堆積し、それを反応性イ
オンエツチング法な用いて全面エツチングすることでゲ
ート電極４の側面にのみに側壁絶縁［［１１０を残置す
る。次に、ボロン’ｌｊｔ：４０ＫｅＶ、５ＸｌＯ”ｃ
ｔＦｒ”でイオン注入し、酸素雰囲気中で９００℃。
３０分間のアニール処理を行ない、ソース／ドレイン拡
散１１ｉ１６．！形成する。このアニール処理の際、ソ
ース／ドレイン／ゲート上ｔこは厚さ４００Ａ程１ｉ（
１）ＳｉＯｌ［１１も形成される（第２図（ａ））次］
こ、ソース／ドレイン／ゲート上暑こ形成されたｓｉｏ
、＠ｔｉｆｋ希ＨＦ溶液でエツチングにより除去する１
次に、Ｔｉｌ［１２をスパッタ法によりウェハ全面に堆
積する。（第２図（ｂ））欠番ζ、窒素雰囲気中で７５
０℃、３０分間の短時間ランプアニール処理を行ない１
合金化してソース／ドレイン／ゲート上に厚さ７００Ａ
程度のＴｉＳ３＠７１Ｊｅ形成する。このアニール処理
の際、Ｔ１＠１２表面の窒化反応−こよりＴｌとＮの混
合膜１３も形成される。（＠２図（Ｃ）） 次に、Ｔｉ＠１２表面に形成された混合膜１３髪過酸比
水累水にきむｍ液により選択的（こエツチングした後、
窒素雰囲気中で９００℃、２０秒間のアニール処理χす
ること憂こよＶ、このＴｉ５ｉ１１１Ｎ７の比抵抗に約
２０μΩ・ｃｍまで低下させる。
散１１ｉ１６．！形成する。このアニール処理の際、ソ
ース／ドレイン／ゲート上ｔこは厚さ４００Ａ程１ｉ（
１）ＳｉＯｌ［１１も形成される（第２図（ａ））次］
こ、ソース／ドレイン／ゲート上暑こ形成されたｓｉｏ
、＠ｔｉｆｋ希ＨＦ溶液でエツチングにより除去する１
次に、Ｔｉｌ［１２をスパッタ法によりウェハ全面に堆
積する。（第２図（ｂ））欠番ζ、窒素雰囲気中で７５
０℃、３０分間の短時間ランプアニール処理を行ない１
合金化してソース／ドレイン／ゲート上に厚さ７００Ａ
程度のＴｉＳ３＠７１Ｊｅ形成する。このアニール処理
の際、Ｔ１＠１２表面の窒化反応−こよりＴｌとＮの混
合膜１３も形成される。（＠２図（Ｃ）） 次に、Ｔｉ＠１２表面に形成された混合膜１３髪過酸比
水累水にきむｍ液により選択的（こエツチングした後、
窒素雰囲気中で９００℃、２０秒間のアニール処理χす
ること憂こよＶ、このＴｉ５ｉ１１１Ｎ７の比抵抗に約
２０μΩ・ｃｍまで低下させる。
次１（、ウェハ全面に窒素％：４０ＫｅＶ、５ＸＩＯ１
６ｃＩｆ″之でイオン注入することｌこよりＴｉ５ｉ１
１１Ｎのソース／ドレイン拡散音６．及びゲート電極４
界面に近い半分【窒素打ち込みｌ＠とする。次ｔこ、Ｃ
ＶＤ法によりホウ素とリンを大１＃こ含ん７１２ＳｉＯ
１膜即ち、ＢＰＳＧＩＩ８ｔ−全面に厚さ１μｍ程度堆
積し。
６ｃＩｆ″之でイオン注入することｌこよりＴｉ５ｉ１
１１Ｎのソース／ドレイン拡散音６．及びゲート電極４
界面に近い半分【窒素打ち込みｌ＠とする。次ｔこ、Ｃ
ＶＤ法によりホウ素とリンを大１＃こ含ん７１２ＳｉＯ
１膜即ち、ＢＰＳＧＩＩ８ｔ−全面に厚さ１μｍ程度堆
積し。
ｐｏｃｚ、雰囲気中で９００℃、６０分間のアニール処
理上行ない、このＢＰＳＧ膜８表膜上表面化する。この
際、同時に化合物としてＴ ｉ Ｎｒｉ ６ ｍが形成
される。（第２図（ｄ）） 次憂こ、このＢ Ｐ Ｓ Ｇ ＩＩＩ ８ ｔこコンタ
クト孔ｔ−開口し、全面に例えばＡｊｌｌｌを８０００
Ａス／マツタ法で堆積後、パターニングし電極９ｔ−形
成する。（第２図（ｅ）） ［［ＤｍなＭ（ＪＳ）ランジスタの製造工程に２いては
、ソース／ドレイン拡散１−６１上でＴｉ５ｉｔ瞑７と
の間に、９００℃前後の熱処理工程では影響？受けにく
いＴｉＮ１６．が形成されている。従つて、ＴｌＳｉ＊
ｇｉ７の凝縮が２こりに＜ ＜ ｈ Ｔ ’ Ｓ ’＊
１１１ｉ１７とチャネルが従来の様に分離することもな
く。
理上行ない、このＢＰＳＧ膜８表膜上表面化する。この
際、同時に化合物としてＴ ｉ Ｎｒｉ ６ ｍが形成
される。（第２図（ｄ）） 次憂こ、このＢ Ｐ Ｓ Ｇ ＩＩＩ ８ ｔこコンタ
クト孔ｔ−開口し、全面に例えばＡｊｌｌｌを８０００
Ａス／マツタ法で堆積後、パターニングし電極９ｔ−形
成する。（第２図（ｅ）） ［［ＤｍなＭ（ＪＳ）ランジスタの製造工程に２いては
、ソース／ドレイン拡散１−６１上でＴｉ５ｉｔ瞑７と
の間に、９００℃前後の熱処理工程では影響？受けにく
いＴｉＮ１６．が形成されている。従つて、ＴｌＳｉ＊
ｇｉ７の凝縮が２こりに＜ ＜ ｈ Ｔ ’ Ｓ ’＊
１１１ｉ１７とチャネルが従来の様に分離することもな
く。
ＭＵＳＩ−ランジスタの畜生抵抗が防止される。ま！、
ＴＬＮ１１）６．ｉこよりＴｉ５ｉｔｌｉ７中へのボロ
ンの拡散が抑制され、 Ｔｉ５Ｌ１嗅７ｔ−ソース／
ドレイン拡１４９１１５間で低いコンタクト抵抗が実現
できる。
ＴＬＮ１１）６．ｉこよりＴｉ５ｉｔｌｉ７中へのボロ
ンの拡散が抑制され、 Ｔｉ５Ｌ１嗅７ｔ−ソース／
ドレイン拡１４９１１５間で低いコンタクト抵抗が実現
できる。
従りて素子の電流駆動力ｔＤｌｔ少させｔり、素子のス
ピードを劣比させることもない。
ピードを劣比させることもない。
なお、上記発明Ｅこ２いては、金属シリサイド膜として
Ｔｉ５１ｗ［Ｌ−用い九が必ずしもこれ番こ限定される
ものではなく、その金属が高融点の窒比物と形成しつる
もの１例えばＭＵＳＩ、、ＷＳｉ、等を用いることがで
きる。ｔだし、各々の金属シリサイド−こよってその窒
素イオン注入時の条件は異なる。
Ｔｉ５１ｗ［Ｌ−用い九が必ずしもこれ番こ限定される
ものではなく、その金属が高融点の窒比物と形成しつる
もの１例えばＭＵＳＩ、、ＷＳｉ、等を用いることがで
きる。ｔだし、各々の金属シリサイド−こよってその窒
素イオン注入時の条件は異なる。
まｆ：、電極についてもＡＪのみならず、Ｗ、Ｍｏ等？
用いることもできる。
用いることもできる。
まｔ、金属ｑ比＠は、イオン注入及びその後のアニール
処理番こより形成する方法の他に、Ｎ累算囲気中でスパ
ッタリング法あるいにＣＶＤ法を用いて堆檀後、アニー
ル処理？すること１こより形成することも可能である。
処理番こより形成する方法の他に、Ｎ累算囲気中でスパ
ッタリング法あるいにＣＶＤ法を用いて堆檀後、アニー
ル処理？すること１こより形成することも可能である。
この場合、金属シリサイド１１１はスパッタリング法や
ＣＶＤ法を用いて形成する。
ＣＶＤ法を用いて形成する。
上記実施例ではｐチャネルのＭＵＳＩ−ランジスタＥこ
ついて説明しｔが、同様にしてｎチャネルのＭＵＳＩ−
ランジメタ。更ｆこＨＣＭＯ８Ｉ−ランジスタ曇こも適
用できる。ｎチャネルＭＯ８Ｉ−ランジスタではｐ型シ
リコン基板ｒ用いソース／ドレイン不純物としてヒ素や
リンを用いれば良い。
ついて説明しｔが、同様にしてｎチャネルのＭＵＳＩ−
ランジメタ。更ｆこＨＣＭＯ８Ｉ−ランジスタ曇こも適
用できる。ｎチャネルＭＯ８Ｉ−ランジスタではｐ型シ
リコン基板ｒ用いソース／ドレイン不純物としてヒ素や
リンを用いれば良い。
また実施例ではゲート電極及びソース／ドレイン拡散層
上に適用した場合１こついて説明し九が、ゲート電極の
パターニングマスクを残しておくことζこよリソース／
ドレイン領域羊のみ適用する様（こしてもよい。
上に適用した場合１こついて説明し九が、ゲート電極の
パターニングマスクを残しておくことζこよリソース／
ドレイン領域羊のみ適用する様（こしてもよい。
以上述べｔ様Ｅこ本発明の半導体装置及び製造方法に依
れば、ソース／ドレイン拡散層で金属シリサイド膜との
間かこ金ｉ窒化層が形成されているｔめ、耐熱性が向上
し、従りて高温下での饗縮が防止できる。そのｔめＭＵ
ＳＩ−ランジスタの寄生抵抗、ソース／ドレイン拡散層
と金属シリサイド膜間のコンタクト抵抗を低く押えるこ
とができ、優れ九素子の電流駆動力、動作スピードｒ得
ることができる。
れば、ソース／ドレイン拡散層で金属シリサイド膜との
間かこ金ｉ窒化層が形成されているｔめ、耐熱性が向上
し、従りて高温下での饗縮が防止できる。そのｔめＭＵ
ＳＩ−ランジスタの寄生抵抗、ソース／ドレイン拡散層
と金属シリサイド膜間のコンタクト抵抗を低く押えるこ
とができ、優れ九素子の電流駆動力、動作スピードｒ得
ることができる。
第１図は１本発明の実施例のＭＯＳトランジスタの構造
？示す断面図、第２図は１本発明の実施例の製造工程を
示す断面区、第３図は、従来例の製造工程を示す断面図
である。 図において。 １・・・ｎ型シリコン基板、２・・・素子分離領域、３
・・・ゲート酸（ヒ膜、４・・・ゲート電極、５・・・
側壁絶縁膜ｂ ６１ ・・・ソース／ドレイン拡散層
、６．・・・ＴｉＮ層、７・・・Ｔｉ５ｉｔ模、８・・
・ＢＰＳＧ嘆、９・・・電極。 仮、３２・・・ゲート酸比嗅、３３・・・ゲートｉｌｌ
（＠ 、 ３４・・・Ｓｉｏ、模、３５，３６・・・
ｎ型不純物拡散層、３７・・・Ｔｉ膜、３８・・・’ｌ
’１Ｓｉｔ嘆、３９・・・ＢＰＳＧ＠。
？示す断面図、第２図は１本発明の実施例の製造工程を
示す断面区、第３図は、従来例の製造工程を示す断面図
である。 図において。 １・・・ｎ型シリコン基板、２・・・素子分離領域、３
・・・ゲート酸（ヒ膜、４・・・ゲート電極、５・・・
側壁絶縁膜ｂ ６１ ・・・ソース／ドレイン拡散層
、６．・・・ＴｉＮ層、７・・・Ｔｉ５ｉｔ模、８・・
・ＢＰＳＧ嘆、９・・・電極。 仮、３２・・・ゲート酸比嗅、３３・・・ゲートｉｌｌ
（＠ 、 ３４・・・Ｓｉｏ、模、３５，３６・・・
ｎ型不純物拡散層、３７・・・Ｔｉ膜、３８・・・’ｌ
’１Ｓｉｔ嘆、３９・・・ＢＰＳＧ＠。
Claims (4)
- （１）半導体基板上に形成されたゲート電極及びソース
／ドレイン拡散層と、少なくともこのソース／ドレイン
拡散層上に形成された金属の窒化層と、この金属の窒化
層上に形成された金属シリサイド膜とを具備したことを
特徴とする半導体装置。 - （２）前記半導体装置はｐチャネルＭＯＳトランジスタ
であることを特徴とする請求項１記載の半導体装置。 - （３）半導体基板上にゲート電極及びソース／ドレイン
拡散層を形成する工程と、この基板上に金属膜を堆積す
る工程と、この金属膜をアニール処理することにより少
なくとも前記ソース／ドレイン拡散層上に金属シリサイ
ド膜を形成する工程と、この金属シリサイド膜の前記ソ
ース／ドレイン拡散層界面に前記金属膜の窒化膜を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。 - （４）前記窒化層は窒素のイオン注入により形成するこ
とを特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081430A JPH02262371A (ja) | 1989-04-03 | 1989-04-03 | 半導体装置及びその製造方法 |
| US07/496,226 US5103272A (en) | 1989-04-03 | 1990-03-20 | Semiconductor device and a method for manufacturing the same |
| DE4010618A DE4010618C2 (de) | 1989-04-03 | 1990-04-02 | Verfahren zur Herstellung einer Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1081430A JPH02262371A (ja) | 1989-04-03 | 1989-04-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02262371A true JPH02262371A (ja) | 1990-10-25 |
Family
ID=13746162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081430A Pending JPH02262371A (ja) | 1989-04-03 | 1989-04-03 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5103272A (ja) |
| JP (1) | JPH02262371A (ja) |
| DE (1) | DE4010618C2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389575A (en) * | 1991-07-12 | 1995-02-14 | Hughes Aircraft Company | Self-aligned contact diffusion barrier method |
| KR950003233B1 (ko) * | 1992-05-30 | 1995-04-06 | 삼성전자 주식회사 | 이중층 실리사이드 구조를 갖는 반도체 장치 및 그 제조방법 |
| US5322809A (en) * | 1993-05-11 | 1994-06-21 | Texas Instruments Incorporated | Self-aligned silicide process |
| JP3830541B2 (ja) | 1993-09-02 | 2006-10-04 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US5648673A (en) * | 1994-12-28 | 1997-07-15 | Nippon Steel Corporation | Semiconductor device having metal silicide film on impurity diffused layer or conductive layer |
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| US5965924A (en) * | 1995-11-22 | 1999-10-12 | Cypress Semiconductor Corp. | Metal plug local interconnect |
| US7078342B1 (en) | 1996-07-16 | 2006-07-18 | Micron Technology, Inc. | Method of forming a gate stack |
| US6087254A (en) * | 1996-07-16 | 2000-07-11 | Micron Technology, Inc. | Technique for elimination of pitting on silicon substrate during gate stack etch |
| US7041548B1 (en) | 1996-07-16 | 2006-05-09 | Micron Technology, Inc. | Methods of forming a gate stack that is void of silicon clusters within a metallic silicide film thereof |
| US6613673B2 (en) | 1996-07-16 | 2003-09-02 | Micron Technology, Inc. | Technique for elimination of pitting on silicon substrate during gate stack etch |
| US5739064A (en) * | 1996-11-27 | 1998-04-14 | Micron Technology, Inc. | Second implanted matrix for agglomeration control and thermal stability |
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| US5956611A (en) * | 1997-09-03 | 1999-09-21 | Micron Technologies, Inc. | Field emission displays with reduced light leakage |
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| JP3548488B2 (ja) * | 2000-03-13 | 2004-07-28 | 沖電気工業株式会社 | 強誘電体を用いた半導体装置の製造方法 |
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| KR100400785B1 (ko) * | 2001-12-28 | 2003-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 살리사이드 형성 방법 |
| US7235472B2 (en) * | 2004-11-12 | 2007-06-26 | Infineon Technologies Ag | Method of making fully silicided gate electrode |
| KR100824532B1 (ko) * | 2006-12-11 | 2008-04-22 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
| KR20210086342A (ko) | 2019-12-31 | 2021-07-08 | 엘지디스플레이 주식회사 | 산화물 반도체 패턴을 포함하는 디스플레이 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219770A (ja) * | 1982-06-15 | 1983-12-21 | Nippon Gakki Seizo Kk | 半導体装置の製法 |
| JPH0697667B2 (ja) * | 1983-10-21 | 1994-11-30 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPS62111466A (ja) * | 1985-11-09 | 1987-05-22 | Toshiba Corp | 半導体装置 |
| JPS6312168A (ja) * | 1986-07-03 | 1988-01-19 | Oki Electric Ind Co Ltd | Ｌｄｄｍｉｓ型電界効果トランジスタ |
| JPH0691094B2 (ja) * | 1987-02-20 | 1994-11-14 | 富士通株式会社 | 半導体装置の製造方法 |
| US4784973A (en) * | 1987-08-24 | 1988-11-15 | Inmos Corporation | Semiconductor contact silicide/nitride process with control for silicide thickness |
| US4922311A (en) * | 1987-12-04 | 1990-05-01 | American Telephone And Telegraph Company | Folded extended window field effect transistor |
| US4949136A (en) * | 1988-06-09 | 1990-08-14 | University Of Connecticut | Submicron lightly doped field effect transistors |
| US4923822A (en) * | 1989-05-22 | 1990-05-08 | Hewlett-Packard Company | Method of fabricating a semiconductor device by capping a conductive layer with a nitride layer |
-
1989
- 1989-04-03 JP JP1081430A patent/JPH02262371A/ja active Pending
-
1990
- 1990-03-20 US US07/496,226 patent/US5103272A/en not_active Expired - Lifetime
- 1990-04-02 DE DE4010618A patent/DE4010618C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5103272A (en) | 1992-04-07 |
| DE4010618C2 (de) | 2002-07-04 |
| DE4010618A1 (de) | 1990-10-04 |
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