JP2886174B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は浅い不純物層を有する半導体装置の製造方法
に関する。
に関する。
（従来の技術） 近年、コンピューターや通信機器の重要部分には多数
のトランジスタや抵抗等を半導体基板上に集積化して形
成した大規模集積回路（LSI）が多用されている。このL
SIの集積度向上が最近の重要課題の１つであり、LSIの
基本素子例えば電界効果トランジスタ（FET）の微細化
が必要である。そこでFETのゲート長を短くして占有面
積を小さくするが、これに伴って閾値電圧を変えない様
にするためソース・ドレイン領域を浅く形成する事が要
求される。この様なFETを形成する従来方法を第６図に
示して説明する。
のトランジスタや抵抗等を半導体基板上に集積化して形
成した大規模集積回路（LSI）が多用されている。このL
SIの集積度向上が最近の重要課題の１つであり、LSIの
基本素子例えば電界効果トランジスタ（FET）の微細化
が必要である。そこでFETのゲート長を短くして占有面
積を小さくするが、これに伴って閾値電圧を変えない様
にするためソース・ドレイン領域を浅く形成する事が要
求される。この様なFETを形成する従来方法を第６図に
示して説明する。
先ず４〜５Ωcmの（100）を主面とするｎ型シリコン
基板（１）上にフィールド酸化膜（２）を形成する。こ
の酸化膜（２）に囲まれた領域にゲート酸化膜（31）、
ドープした多結晶シリコン層（32）、硅化タングステン
層（33）及びSiO2膜（34）を積層したものをゲート電極
形状にエッチングで加工し、さらにその側壁にSiO2膜
（35）を設けてゲート電極（３）を形成する。この後DC
マグネトロンスパッタ法により全面にNi（41）を300Å
堆積する（第６図（ａ））。
基板（１）上にフィールド酸化膜（２）を形成する。こ
の酸化膜（２）に囲まれた領域にゲート酸化膜（31）、
ドープした多結晶シリコン層（32）、硅化タングステン
層（33）及びSiO2膜（34）を積層したものをゲート電極
形状にエッチングで加工し、さらにその側壁にSiO2膜
（35）を設けてゲート電極（３）を形成する。この後DC
マグネトロンスパッタ法により全面にNi（41）を300Å
堆積する（第６図（ａ））。
次に400℃、30分の条件にてN2ガス中に基板ごとさら
し、NiSi2層（57），（67）を形成する。この熱処理に
よってNiSi2層（57），（67）の底は凹凸形状をなし、
広い面積にて下地基板（１）と接触する（第１図
（ｂ））。
し、NiSi2層（57），（67）を形成する。この熱処理に
よってNiSi2層（57），（67）の底は凹凸形状をなし、
広い面積にて下地基板（１）と接触する（第１図
（ｂ））。
さらに、Ｂイオンを加速電圧10KeV、ドーズ量５×10
15cm-2の条件にて全面に注入し、NiSi2層（57），
（67）にＢイオンを含有させる（第６図（ｃ））。
15cm-2の条件にて全面に注入し、NiSi2層（57），
（67）にＢイオンを含有させる（第６図（ｃ））。
この後、900℃、30分の条件にてN2ガス中に基板ごと
さらすことにより、NiSi2層（57），（67）下にＢが熱
拡散してP+型層（56），（66）が形成される。こうして
ソース領域（５）、ドレイン領域（６）が形成され、FE
Tが完成する（第６図（ｄ））。
さらすことにより、NiSi2層（57），（67）下にＢが熱
拡散してP+型層（56），（66）が形成される。こうして
ソース領域（５）、ドレイン領域（６）が形成され、FE
Tが完成する（第６図（ｄ））。
この様に、P+型層（56），（66）上に低抵抗NiSi2層
（57），（66）が設けられ、しかもこのNiSi2層
（57），（67）は広い面積の凹凸状の底でP+型層
（56），（66）と接触するため、ソース・ドレイン領域
（５），（６）の薄層化がなされてもこれらの領域の抵
抗が低く保たれるので、このFETの構造は微細化に適し
ている。
（57），（66）が設けられ、しかもこのNiSi2層
（57），（67）は広い面積の凹凸状の底でP+型層
（56），（66）と接触するため、ソース・ドレイン領域
（５），（６）の薄層化がなされてもこれらの領域の抵
抗が低く保たれるので、このFETの構造は微細化に適し
ている。
しかしながら、NiSi2層（57），（67）を形成した
後、これを拡散源にして、Ｂを下方のシリコン基板
（１）へ熱拡散し、P+型層（57），（67）を形成するた
めに、このP+型層はどうしてもNiSi2層（58），（68）
の位置よりさらに深く形成されてしまう。従ってこの様
なソース・ドレイン領域は合金層であるNiSi2層と不純
物層であるP+型層の合計の厚みがこれらの領域の深さに
なる。
後、これを拡散源にして、Ｂを下方のシリコン基板
（１）へ熱拡散し、P+型層（57），（67）を形成するた
めに、このP+型層はどうしてもNiSi2層（58），（68）
の位置よりさらに深く形成されてしまう。従ってこの様
なソース・ドレイン領域は合金層であるNiSi2層と不純
物層であるP+型層の合計の厚みがこれらの領域の深さに
なる。
そこでこれらのソース・ドレイン領域を浅く形成する
には、合金層の不純物層の合計の厚みを薄くすれば良い
が、さらに薄くすればこれらの領域の抵抗が増大してし
まい、これ以上の薄層化は極めて困難であった。ソース
・ドレイン領域の薄層化ができなければ、FETの高集積
化や高速性等は望めない。
には、合金層の不純物層の合計の厚みを薄くすれば良い
が、さらに薄くすればこれらの領域の抵抗が増大してし
まい、これ以上の薄層化は極めて困難であった。ソース
・ドレイン領域の薄層化ができなければ、FETの高集積
化や高速性等は望めない。
（発明が解決しようとする課題） 従来の半導体装置は、合金層とこの下に設けられた導
電型を呈する不純物層を合計の厚みがソース・ドレイン
領域の深さになるため、これ以上薄くすればこの領域の
抵抗が高くなるという問題があった。
電型を呈する不純物層を合計の厚みがソース・ドレイン
領域の深さになるため、これ以上薄くすればこの領域の
抵抗が高くなるという問題があった。
本発明は上記問題点に鑑みなされたもので、不純物層
を浅く形成すると共に低抵抗化に適した構造の半導体装
置を容易に形成する事を目的とする。
を浅く形成すると共に低抵抗化に適した構造の半導体装
置を容易に形成する事を目的とする。
（課題を解決するための手段） 上記の目的を解決するため、本発明は、第１の半導体
層上に、前記第１の半導体層構成元素及び金属からなる
合金層を、前記合金層中の前記第１の半導体層構成元素
の組成比が前記合金層中の熱平衡状態における前記第１
の半導体層構成元素の組成比を呈する不純物を含ませる
工程と、次に、前記第１の半導体層と前記合金層の界面
に、前記合金層中の前記第１の半導体層構成元素と前記
不純物を含む第２の半導体層を析出する工程を具備する
ことを特徴とする半導体装置の製造方法を提供する。
層上に、前記第１の半導体層構成元素及び金属からなる
合金層を、前記合金層中の前記第１の半導体層構成元素
の組成比が前記合金層中の熱平衡状態における前記第１
の半導体層構成元素の組成比を呈する不純物を含ませる
工程と、次に、前記第１の半導体層と前記合金層の界面
に、前記合金層中の前記第１の半導体層構成元素と前記
不純物を含む第２の半導体層を析出する工程を具備する
ことを特徴とする半導体装置の製造方法を提供する。
また本発明は、第１の半導体層上に前記第１の半導体
層構成元素及び金属からなる第１の合金層を形成する工
程と、前記第１の合金層に前記第１の半導体層構成元素
を更に導入し前記第１の半導体層構成元素組成比の多い
第２の合金層を形成する相転移工程と、前記第２の合金
層に前記第１の半導体層中で導電型を呈する不純物を含
ませる工程と、次に、前記第１の半導体層と前記第２の
合金層の界面に、前記第２の合金層中の前記第１の半導
体層構成元素成分と前記不純物成分を含む第２の半導体
層を析出する逆相転移工程とを具備したことを特徴とす
る半導体装置の製造方法を提供する。
層構成元素及び金属からなる第１の合金層を形成する工
程と、前記第１の合金層に前記第１の半導体層構成元素
を更に導入し前記第１の半導体層構成元素組成比の多い
第２の合金層を形成する相転移工程と、前記第２の合金
層に前記第１の半導体層中で導電型を呈する不純物を含
ませる工程と、次に、前記第１の半導体層と前記第２の
合金層の界面に、前記第２の合金層中の前記第１の半導
体層構成元素成分と前記不純物成分を含む第２の半導体
層を析出する逆相転移工程とを具備したことを特徴とす
る半導体装置の製造方法を提供する。
また本発明は、シリコン基板上に絶縁膜を形成する工
程と、前記シリコン基板上のゲート電極形成予定部に積
層膜を形成する工程と、露出した前記シリコン基板上に
金属硅化物膜を形成する工程と、前記金属硅化物膜に更
に硅素を導入する工程と、前記金属硅化物膜にシリコン
中で導電型を呈する不純物を導入する工程と、前記シリ
コン基板と前記金属硅化物膜との界面に該金属硅化物膜
から前記不純物を含有したシリコン層を析出する工程と
を具備したことを特徴とする半導体装置の製造方法を提
供する。
程と、前記シリコン基板上のゲート電極形成予定部に積
層膜を形成する工程と、露出した前記シリコン基板上に
金属硅化物膜を形成する工程と、前記金属硅化物膜に更
に硅素を導入する工程と、前記金属硅化物膜にシリコン
中で導電型を呈する不純物を導入する工程と、前記シリ
コン基板と前記金属硅化物膜との界面に該金属硅化物膜
から前記不純物を含有したシリコン層を析出する工程と
を具備したことを特徴とする半導体装置の製造方法を提
供する。
（作 用） 基板表面に合金層を形成した後、この層の半導体リッ
チの組成にしておき、この合金層を熱処理する事によっ
て、再結晶化させる。この再結晶化過程において不純物
層となる半導体を基板上に析出させる。この不純物層の
底となる深さは、最初に設けた合金層の底の深さと同じ
深さに設けられこれより深くは形成されない。意図的に
半導体成分を合金中に添加して上記の工程を実行した場
合、合金層は最初に設けられた合金層より盛り上がって
形成されるために合金層と不純物層の合計の厚みは低抵
抗化に十分な厚みを保てる。
チの組成にしておき、この合金層を熱処理する事によっ
て、再結晶化させる。この再結晶化過程において不純物
層となる半導体を基板上に析出させる。この不純物層の
底となる深さは、最初に設けた合金層の底の深さと同じ
深さに設けられこれより深くは形成されない。意図的に
半導体成分を合金中に添加して上記の工程を実行した場
合、合金層は最初に設けられた合金層より盛り上がって
形成されるために合金層と不純物層の合計の厚みは低抵
抗化に十分な厚みを保てる。
（実施例） 本発明の詳細を実施例に沿って説明する。
第１図は本発明の第１の実施例に系る電界効果トラン
ジスタを製造工程順に示した断面図である。
ジスタを製造工程順に示した断面図である。
先ず、半導体基板例えば（100）を主面とする５Ωcm
のｎ型シリコン基板（１）上に熱酸化により0.6μｍ厚
のフィールド酸化膜（２）を形成する。この膜に囲まれ
た領域的に100Å厚のゲート酸化膜（31）、ドープした
多結晶シリコン（32）、DCマグネトロンスパッタで形成
した硅化タングステン（WSi2.5）膜（33）及び500Å厚
のCVD−SiO2膜（34）を順次積層して、これをエッチン
グでゲート形状に加工したものを形成する。次にこの積
層膜とフィールドSiO2膜（２）をマスクにしてGeイオン
を加速電圧30keV、ドーズ量５×1014cm-2及び、BF2イオ
ンを加速電圧10keV、ドーズ量１×1014cm-2の条件にて
夫々基板（１）に注入し、500Å厚の不純物注入層
（51），（61）を形成する。この後ゲート形状に加工し
た積層膜の側壁に0.1μｍ厚のSiO2膜（35）を形成する
（第１図（ａ））。
のｎ型シリコン基板（１）上に熱酸化により0.6μｍ厚
のフィールド酸化膜（２）を形成する。この膜に囲まれ
た領域的に100Å厚のゲート酸化膜（31）、ドープした
多結晶シリコン（32）、DCマグネトロンスパッタで形成
した硅化タングステン（WSi2.5）膜（33）及び500Å厚
のCVD−SiO2膜（34）を順次積層して、これをエッチン
グでゲート形状に加工したものを形成する。次にこの積
層膜とフィールドSiO2膜（２）をマスクにしてGeイオン
を加速電圧30keV、ドーズ量５×1014cm-2及び、BF2イオ
ンを加速電圧10keV、ドーズ量１×1014cm-2の条件にて
夫々基板（１）に注入し、500Å厚の不純物注入層
（51），（61）を形成する。この後ゲート形状に加工し
た積層膜の側壁に0.1μｍ厚のSiO2膜（35）を形成する
（第１図（ａ））。
次いで、1000Å厚のパラジウム（Pd）層（41）を例え
ばDCマグネトロンスパッタ法により堆積する（第１図
（ｂ））。
ばDCマグネトロンスパッタ法により堆積する（第１図
（ｂ））。
さらに、300℃、30分間の熱処理を行うことで、1400
Å厚のPd2Si層（53），（63）を形成する。（42）は反
応せずに残ったPd層である（第１図（ｃ））。
Å厚のPd2Si層（53），（63）を形成する。（42）は反
応せずに残ったPd層である（第１図（ｃ））。
その後、この未反応のPd層（42）をKI＋I2溶液で選択
的に除去し、さらに730℃以上例えば750℃、30分間の熱
処理を行うと、Pd2Si層（53），（63）がPdSi層
（54），（64）となる様に相転移し、シリコンリッチ層
に形成し直される。この際基板（１）が多少食われ、Pd
Si層（54），（64）の底は多少深くなる（第１図
（ｄ））。
的に除去し、さらに730℃以上例えば750℃、30分間の熱
処理を行うと、Pd2Si層（53），（63）がPdSi層
（54），（64）となる様に相転移し、シリコンリッチ層
に形成し直される。この際基板（１）が多少食われ、Pd
Si層（54），（64）の底は多少深くなる（第１図
（ｄ））。
次いで、加速電圧10keV、ドーズ量１×1016cm-2にて
Ｂイオンを注入し不純物含有のPiSi層（55），（65）を
形成する（第１図（ｅ））。
Ｂイオンを注入し不純物含有のPiSi層（55），（65）を
形成する（第１図（ｅ））。
この後650℃、60分間の熱処理を行うことにより、PdS
i層（55），（65）を逆相転移させ、Ｂを含むシリコン
層（56），（66）をシリコン基板（１）上に析出すると
共に、Pd2Si層（57），（67）を形成する。この逆相転
移をさせるには600〜700℃が好ましい。これにより、P+
型ソース領域（５）、ドレイン領域（６）が完成する。
このシリコン層（56），（66）はシリコン基板（１）を
種にして析出するため、PdSi（55），（65）と比べ底の
形状及び深さはほとんど変わらない。またシリコン層
（56），（66）とPd2Si層（57），（67）の界面に凹凸
が有るため、この層間の接触面積は広くソース・ドレイ
ン領域内の低抵抗化に適する。この凹凸を顕微鏡で観察
したところ、山から谷までの深さは100Å以上であっ
た。
i層（55），（65）を逆相転移させ、Ｂを含むシリコン
層（56），（66）をシリコン基板（１）上に析出すると
共に、Pd2Si層（57），（67）を形成する。この逆相転
移をさせるには600〜700℃が好ましい。これにより、P+
型ソース領域（５）、ドレイン領域（６）が完成する。
このシリコン層（56），（66）はシリコン基板（１）を
種にして析出するため、PdSi（55），（65）と比べ底の
形状及び深さはほとんど変わらない。またシリコン層
（56），（66）とPd2Si層（57），（67）の界面に凹凸
が有るため、この層間の接触面積は広くソース・ドレイ
ン領域内の低抵抗化に適する。この凹凸を顕微鏡で観察
したところ、山から谷までの深さは100Å以上であっ
た。
この様にシリコン層（56），（66）は浅く形成される
にもかかわらず、Pd2Si層（57），（67）は盛り上がっ
て形成されるのでシリコン層とPd2Si層の合計の厚みが
厚く、ソース・ドレイン領域の抵抗は低く保たれる（第
１図（ｆ））。
にもかかわらず、Pd2Si層（57），（67）は盛り上がっ
て形成されるのでシリコン層とPd2Si層の合計の厚みが
厚く、ソース・ドレイン領域の抵抗は低く保たれる（第
１図（ｆ））。
最後に、全面にCVD法によって層間絶縁膜としてSiO2
膜（７）を形成し、ソース領域（５）及びドレイン領域
（６）上に開口を設け、Pd2Si層（57），（67）につな
がるAlの電極配線（８）を形成してFETが完成する（第
１図（ｇ））。
膜（７）を形成し、ソース領域（５）及びドレイン領域
（６）上に開口を設け、Pd2Si層（57），（67）につな
がるAlの電極配線（８）を形成してFETが完成する（第
１図（ｇ））。
こうして形成されたFETは、その断面を電子顕微鏡で
調べたところ、中間濃度層（52），（62）の深さは500
Å、またソース・ドレイン領域（５），（６）がｎ型基
板表面から1000Å程度に浅く形成されていた。この様な
FETではドレイン電流をシリコン基板（１）の浅い所に
流す様にでき、ゲートの印加電圧によってドレイン電流
を容易に制御できる。これにより、ゲート長0.5μｍのF
ETで相互コンダクタンスが従来1000ms/mmであったもの
を1800ms/mmと大幅に向上する事ができた。
調べたところ、中間濃度層（52），（62）の深さは500
Å、またソース・ドレイン領域（５），（６）がｎ型基
板表面から1000Å程度に浅く形成されていた。この様な
FETではドレイン電流をシリコン基板（１）の浅い所に
流す様にでき、ゲートの印加電圧によってドレイン電流
を容易に制御できる。これにより、ゲート長0.5μｍのF
ETで相互コンダクタンスが従来1000ms/mmであったもの
を1800ms/mmと大幅に向上する事ができた。
ここで第２図はPdSi層（55），（65）を逆相転移させ
てシリコン層（56），（66）上にPd2Si層（57），
（67）を積層した構造のソース・ドレイン領域（５），
（６）を形成した際、PdSi層（55），（65）の厚さとこ
れらの領域の比接触抵抗との関係を示したものである。
てシリコン層（56），（66）上にPd2Si層（57），
（67）を積層した構造のソース・ドレイン領域（５），
（６）を形成した際、PdSi層（55），（65）の厚さとこ
れらの領域の比接触抵抗との関係を示したものである。
は逆相転移前にPiSi層にAsイオンを加速電圧45keV、ド
ーズ量１×1016cm-2の条件で注入したもの、また−○−
印は同様にＢイオンを30keV、１×1016cm-2にて注入し
たものを夫々示す。
ーズ量１×1016cm-2の条件で注入したもの、また−○−
印は同様にＢイオンを30keV、１×1016cm-2にて注入し
たものを夫々示す。
この図から明らかな様に、PdSi層が1100〔Å〕より厚
くなるに従って、比接触抵抗は増加してしまう。この事
から、PdSi層は比接触抵抗を低く保つ面から、1100
〔Å〕以下である事が好ましい。
くなるに従って、比接触抵抗は増加してしまう。この事
から、PdSi層は比接触抵抗を低く保つ面から、1100
〔Å〕以下である事が好ましい。
この実施例では逆相転移可能な金属としてPdを採用し
たが、これ以外の金属でも良い。またここでは合金層を
相転移させてシリコンリッチにしたが、これに加え合金
層にシリコンをイオン注入を併用してシリコンリッチに
しても構わない。
たが、これ以外の金属でも良い。またここでは合金層を
相転移させてシリコンリッチにしたが、これに加え合金
層にシリコンをイオン注入を併用してシリコンリッチに
しても構わない。
次に本発明の第２の実施例を第３図に沿って説明す
る。これは金属シリサイド層をシリコンリッチにする手
法とPdの代わりにCoを用いた点が第１の実施例と異な
る。
る。これは金属シリサイド層をシリコンリッチにする手
法とPdの代わりにCoを用いた点が第１の実施例と異な
る。
先ず、第１図（ａ）〜（ｃ）と同様の工程を経て、Pd
Si層に代えてCoSi2層（53），（63）を形成する。Co膜
はDCマグネトロンスパッタ法を用いて3000Å堆積した。
またシリサイド化には650℃、10分間の熱処理を行っ
た。未反応のCo膜は過酸化水素水、塩酸及び水の混合液
で選択除去した。
Si層に代えてCoSi2層（53），（63）を形成する。Co膜
はDCマグネトロンスパッタ法を用いて3000Å堆積した。
またシリサイド化には650℃、10分間の熱処理を行っ
た。未反応のCo膜は過酸化水素水、塩酸及び水の混合液
で選択除去した。
次いで、CoSi2層（53），（63）に加速電圧20keV、ド
ーズ量１×1017cm-2にてSiイオンを注入し、シリコンリ
ッチの硅化コバルト（54），（64）を形成する（第３図
（ａ））。
ーズ量１×1017cm-2にてSiイオンを注入し、シリコンリ
ッチの硅化コバルト（54），（64）を形成する（第３図
（ａ））。
その後硅化コバルト層（54），（64）に加速電圧15ke
V、ドーズ量１×1016cm-2にてＢイオンを注入し、Ｂド
ープの硅化コバルト層（55），（65）を形成する。この
工程はSiイオンの注入前に行っても構わない（第３図
（ｂ））。
V、ドーズ量１×1016cm-2にてＢイオンを注入し、Ｂド
ープの硅化コバルト層（55），（65）を形成する。この
工程はSiイオンの注入前に行っても構わない（第３図
（ｂ））。
さらに、Arガス中での850℃、１時間の熱処理によっ
てＢドープのシリコン層（56），（66）をシリコン基板
（１）を核として析出させると共に、CoSi2層（57），
（67）を形成する。これにより、P+型のソース領域
（５）、ドレイン領域（６）が形成されるが、先の実施
例のものと同様な浅いソース・ドレイン領域を得る（第
３図（ｃ））。
てＢドープのシリコン層（56），（66）をシリコン基板
（１）を核として析出させると共に、CoSi2層（57），
（67）を形成する。これにより、P+型のソース領域
（５）、ドレイン領域（６）が形成されるが、先の実施
例のものと同様な浅いソース・ドレイン領域を得る（第
３図（ｃ））。
この後、第１図（ｇ）と同様に電極配線を設けてFET
は完成する。このFETも第１の実施例と同様な特性を有
する優れたものである。
は完成する。このFETも第１の実施例と同様な特性を有
する優れたものである。
続いて本発明の第３の実施例を第４図に沿って説明す
る。
る。
この実施例は、先述した第２の実施例と、金属シリサ
イド層をシリコンリッチにする方法が異なる。
イド層をシリコンリッチにする方法が異なる。
先ず第１図（ａ）〜（ｃ）と同様の工程を経て、CoSi
2層（53），（63）を形成する。この膜の形成に当って
は第２の実施例と同一条件を用いれば良い。
2層（53），（63）を形成する。この膜の形成に当って
は第２の実施例と同一条件を用いれば良い。
しかる後にUPCVD法を用い、シランの分圧５×10-4Tor
r、温度500℃の条件にて、300Å厚のシリコン層
（59），（69）をCoSi2層（53），（63）上に選択的に
形成する（第４図（ａ））。
r、温度500℃の条件にて、300Å厚のシリコン層
（59），（69）をCoSi2層（53），（63）上に選択的に
形成する（第４図（ａ））。
次いで、このシリコン層（59），（69）に例えばＢイ
オンを加速電圧20keV、ドーズ量１×1016cm-2の条件に
て注入する（第４図（ｂ））。
オンを加速電圧20keV、ドーズ量１×1016cm-2の条件に
て注入する（第４図（ｂ））。
さらに、Arガス中で１時間、温度850℃の熱処理を行
う事で、CoSo2層（53），（63）が一旦シリコンリッチ
となり余ったシリコンがシリコン基板（１）上に、１×
1020cm-3のＢドープのＰ型シリコン層（56），（66）と
して析出すると共に、この層上にCoSi2層（57），
（67）が形成される（第４図（ｃ））。
う事で、CoSo2層（53），（63）が一旦シリコンリッチ
となり余ったシリコンがシリコン基板（１）上に、１×
1020cm-3のＢドープのＰ型シリコン層（56），（66）と
して析出すると共に、この層上にCoSi2層（57），
（67）が形成される（第４図（ｃ））。
この後第１図（ｇ）と同様の工程を経て、層間絶縁膜
及び電極配線が形成され、Ｐチャネル型FETは完成す
る。
及び電極配線が形成され、Ｐチャネル型FETは完成す
る。
このFETも先の実施例と同様に、Ｐ型シリコン層
（57），（67）が浅い所に形成されるため、同様の優れ
た特性を有する。
（57），（67）が浅い所に形成されるため、同様の優れ
た特性を有する。
第５図（ａ）は硅化コバルト層からシリコン層
（56），（66）を析出させてソース・ドレイン領域
（５），（６）を形成した際、硅化コバルト層の組成比
を変えてこれらの領域の比接触抵抗を測定した結果を示
す。−○−印は硅化コバルト層にBF2イオンを加速電圧4
0keV、ドーズ量１×1016cm-2で注入したもの、 は同様にAsイオンを50keV、１×1016cm-2で注入したも
のの測定結果を夫々示す。この図から明らかな如く、Si
/Coが2.5より大きくなるに従って比接触抵抗は大きくな
る。従ってシリコンリッチの硅化コバルト層から浅くし
かも低抵抗なソース・ドレイン領域を設けるには、Si/C
oが２以上で2.5以下が好ましい事が判った。
（56），（66）を析出させてソース・ドレイン領域
（５），（６）を形成した際、硅化コバルト層の組成比
を変えてこれらの領域の比接触抵抗を測定した結果を示
す。−○−印は硅化コバルト層にBF2イオンを加速電圧4
0keV、ドーズ量１×1016cm-2で注入したもの、 は同様にAsイオンを50keV、１×1016cm-2で注入したも
のの測定結果を夫々示す。この図から明らかな如く、Si
/Coが2.5より大きくなるに従って比接触抵抗は大きくな
る。従ってシリコンリッチの硅化コバルト層から浅くし
かも低抵抗なソース・ドレイン領域を設けるには、Si/C
oが２以上で2.5以下が好ましい事が判った。
また本発明ではPdやCoの代わりにNiを用いる事ができ
る。第５図（ｂ）は硅化コバルトの代わりに硅化ニッケ
ル層を用いてFETを設けた際の第５図（ａ）で示したも
のと同様な測定結果である。この図から明らかな如く、
シリコンリッチの硅化ニッケル層の場合にもSi/Ni比は
２以上で2.5以下が好ましい事が判った。
る。第５図（ｂ）は硅化コバルトの代わりに硅化ニッケ
ル層を用いてFETを設けた際の第５図（ａ）で示したも
のと同様な測定結果である。この図から明らかな如く、
シリコンリッチの硅化ニッケル層の場合にもSi/Ni比は
２以上で2.5以下が好ましい事が判った。
以上の実施例ではMOS型FETについて述べたが本発明は
他のFET例えばショットキゲート型FETにも適用できる
し、さらにはFET以外の浅い拡散層を必要とする素子例
えばPn接合ダイオードやバイポーラトランジスタ等にも
利用できる。ここでは基板にシリコンを用いたがゲルマ
ニウムや化合物半導体例えばGaAs或いはInPを採用して
も構わない。また金属にはPdやCo等の他に、ＷやTiを用
いても良い。
他のFET例えばショットキゲート型FETにも適用できる
し、さらにはFET以外の浅い拡散層を必要とする素子例
えばPn接合ダイオードやバイポーラトランジスタ等にも
利用できる。ここでは基板にシリコンを用いたがゲルマ
ニウムや化合物半導体例えばGaAs或いはInPを採用して
も構わない。また金属にはPdやCo等の他に、ＷやTiを用
いても良い。
尚、本発明は上記実施例に限ることなく、その主旨を
逸脱しない範囲内で種々変形して実施できない事はいう
までもない。
逸脱しない範囲内で種々変形して実施できない事はいう
までもない。
本発明によれば、浅い不純物層を備えしかも低抵抗化
に適した構造の半導体装置を容易に形成する事ができ
る。
に適した構造の半導体装置を容易に形成する事ができ
る。
第１図は本発明の第１の実施例を示す工程順の断面図、
第２図は本発明の第１の実施例を説明する図、第３図は
本発明の第２の実施例を示す工程順の断面図、第４図は
本発明の第３の実施例を示す工程順の断面図、第５図は
本発明の第２及び第３の実施例を説明する図、第６図は
従来例を示す工程順の断面図である。 １……シリコン基板、２……フィールド酸化膜 ３……ゲート領域、４……金属層 ５……ソース領域、６……ドレイン領域 ７……層間絶縁膜、８……電極配線
第２図は本発明の第１の実施例を説明する図、第３図は
本発明の第２の実施例を示す工程順の断面図、第４図は
本発明の第３の実施例を示す工程順の断面図、第５図は
本発明の第２及び第３の実施例を説明する図、第６図は
従来例を示す工程順の断面図である。 １……シリコン基板、２……フィールド酸化膜 ３……ゲート領域、４……金属層 ５……ソース領域、６……ドレイン領域 ７……層間絶縁膜、８……電極配線
Claims (5)
- 【請求項１】第１の半導体層上に、前記第１の半導体層
構成元素及び金属からなる合金層を、前記合金層中の前
記第１の半導体層構成元素の組成比が前記合金層中の熱
平衡状態における前記第１の半導体層構成元素の組成比
よりも多くなるように形成する工程と、前記合金層に前
記第１の半導体層中で導電型を呈する不純物を含ませる
工程と、次に、前記第１の半導体層と前記合金層の界面
に、前記合金層中の前記第１の半導体層構成元素と前記
不純物とを含む第２の半導体層を析出する工程とを具備
したことを特徴とする半導体装置の製造方法。 - 【請求項２】第１の半導体層上に前記第１の半導体層構
成元素及び金属からなる第１の合金層を形成する工程
と、前記第１の合金層に前記第１の半導体層構成元素を
更に導入し前記第１の半導体層構成元素組成比の多い第
２の合金層を形成する相転移工程と、前記第２の合金層
に前記第１の半導体層中で導電型を呈する不純物を含ま
せる工程と、次に、前記第１の半導体層と前記第２の合
金層の界面に、前記第２の合金層から前記第１の半導体
層構成元素成分と前記不純物成分を含む第２の半導体層
を析出形成する逆相転移工程とを具備したことを特徴と
する半導体装置の製造方法。 - 【請求項３】前記第２の合金層を形成する工程は、前記
第１の合金層内に前記第１の半導体層の構成元素をイオ
ン注入することによって行われることを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項４】シリコン基板上に絶縁膜を選択的に形成す
る工程と、前記シリコン基板上のゲート電極形成予定部
に積層膜を形成する工程と、露出した前記シリコン基板
上に金属硅化物膜を形成する工程と、前記金属硅化物膜
に更に硅素を導入する工程と、前記金属硅化物膜にシリ
コン中で導電型を呈する不純物を導入する工程と、次に
前記シリコン基板と前記金属硅化物膜との界面に該金属
硅化物膜から前記不純物を含有したシリコン層を析出す
る工程とを具備したことを特徴とする半導体装置の製造
方法。 - 【請求項５】前記金属がCoまたはNiであり、前記更に硅
素を導入された金属硅化物膜中の金属に対するシリコン
の組成比が２乃至2.5であることを特徴とする請求項４
に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108289A JP2886174B2 (ja) | 1989-02-13 | 1989-02-13 | 半導体装置の製造方法 |
| US07/821,894 US5217923A (en) | 1989-02-13 | 1992-01-15 | Method of fabricating a semiconductor device having silicided source/drain regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108289A JP2886174B2 (ja) | 1989-02-13 | 1989-02-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211623A JPH02211623A (ja) | 1990-08-22 |
| JP2886174B2 true JP2886174B2 (ja) | 1999-04-26 |
Family
ID=12321499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3108289A Expired - Fee Related JP2886174B2 (ja) | 1989-02-13 | 1989-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2886174B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3199015B2 (ja) * | 1998-02-04 | 2001-08-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP5116003B2 (ja) * | 2006-02-27 | 2013-01-09 | セイコーエプソン株式会社 | シリサイドの形成方法及び半導体装置の製造方法 |
| JP2007251194A (ja) * | 2007-05-14 | 2007-09-27 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-02-13 JP JP3108289A patent/JP2886174B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02211623A (ja) | 1990-08-22 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |