JPH0223652A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0223652A JPH0223652A JP63172671A JP17267188A JPH0223652A JP H0223652 A JPH0223652 A JP H0223652A JP 63172671 A JP63172671 A JP 63172671A JP 17267188 A JP17267188 A JP 17267188A JP H0223652 A JPH0223652 A JP H0223652A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- drain
- source
- substrate
- channel stopper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 2
- 230000007547 defect Effects 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 19
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の製造方法に係り、詳しくはＬＤＤ
構造のＣＭＯ３ＩＣの製造方法に関するものである。
構造のＣＭＯ３ＩＣの製造方法に関するものである。
従来、この種（７）ＣＭＯ３ＩＣは、「昭和６０年４・
月、沖電気研究開発Ｖｏｌ、 ５２ 、 Ｎｏ、２ 、
第９７〜１０２頁ｊに開示されるものがある。これを第
３図にその平面図及び第４図に断面図を示して説明する
。
月、沖電気研究開発Ｖｏｌ、 ５２ 、 Ｎｏ、２ 、
第９７〜１０２頁ｊに開示されるものがある。これを第
３図にその平面図及び第４図に断面図を示して説明する
。
即ち、２１は濃度が５×１０目〜５ Ｘ １０”ｃｍ−
”のＮ型基板であり、この基１２１上部所定位置に、表
面濃度が約１０ ” ’ ｃｍ −”のＰ型ソース層２
２とＰ型ドレイン層２３とが形成され、上記基板２１上
に、これらソース層２２及びドレイン層２３を跨ぐよう
にゲート酸化膜２４とゲート電極２５とが順次形成され
、Ｐ型ＭＯ３）ランジスタ（以下ＰＭＯＳという）が形
成されている。そして、かがるＰＭＯＳは、基板２１上
の表面濃度が１０”ｃｎｒ”のオーダーを有するＮ型チ
ャネルストッパー層２６と基板電位を固定するためのＮ
型基板電位固定層２７とにより囲繞されている。
”のＮ型基板であり、この基１２１上部所定位置に、表
面濃度が約１０ ” ’ ｃｍ −”のＰ型ソース層２
２とＰ型ドレイン層２３とが形成され、上記基板２１上
に、これらソース層２２及びドレイン層２３を跨ぐよう
にゲート酸化膜２４とゲート電極２５とが順次形成され
、Ｐ型ＭＯ３）ランジスタ（以下ＰＭＯＳという）が形
成されている。そして、かがるＰＭＯＳは、基板２１上
の表面濃度が１０”ｃｎｒ”のオーダーを有するＮ型チ
ャネルストッパー層２６と基板電位を固定するためのＮ
型基板電位固定層２７とにより囲繞されている。
更に、上記基板２１上部のチャネルストッパー層２６に
隣接する位置に、Ｐウェル２８が形成され、このＰウェ
ル２８上部所定部には、表面濃度が１０” 〜１０”ｃ
ｌ’のＮ型ソース層２９及びＮ型１１４７層３０が形成
され、高耐圧において、ドレイン電界を緩和するため、
上記ドレイン層３０を囲み表面濃度が１０ ” ｃｗ
−’の低濃度ドレイン層３１が形成されると同時に、ゲ
ート長を一定とするため、上記ソース層２９に部分が重
合する低濃度ソース層３２が形成されている。更に、Ｐ
ウェル２８上には、上記ドレイン層３０．３１及びソー
ス層２９．３２を跨ぐようにゲート酸化膜３３とゲート
電極３４とが順次形成され、Ｎ型ＭＯ３）ランジスタ（
以下ＮＭＯＳという）が形成されている。又、このＮＭ
ＯＳは、Ｐウェル２８上部に形成されたチャネルストッ
パー層３５及びＰウェル電位固定層３６により囲繞され
て居り、このチャネルストッパー３５及びＰウェル電位
固定層３６は、ＰＭＯＳのソース層２２及びドレイン層
２３と同時に形成されると共に、上記チャネルストッパ
ー層２６及び基板電位固定層２７は、ＮＭＯＳのソース
層２９及びドレイン層３０と同時に形成されていた。
隣接する位置に、Ｐウェル２８が形成され、このＰウェ
ル２８上部所定部には、表面濃度が１０” 〜１０”ｃ
ｌ’のＮ型ソース層２９及びＮ型１１４７層３０が形成
され、高耐圧において、ドレイン電界を緩和するため、
上記ドレイン層３０を囲み表面濃度が１０ ” ｃｗ
−’の低濃度ドレイン層３１が形成されると同時に、ゲ
ート長を一定とするため、上記ソース層２９に部分が重
合する低濃度ソース層３２が形成されている。更に、Ｐ
ウェル２８上には、上記ドレイン層３０．３１及びソー
ス層２９．３２を跨ぐようにゲート酸化膜３３とゲート
電極３４とが順次形成され、Ｎ型ＭＯ３）ランジスタ（
以下ＮＭＯＳという）が形成されている。又、このＮＭ
ＯＳは、Ｐウェル２８上部に形成されたチャネルストッ
パー層３５及びＰウェル電位固定層３６により囲繞され
て居り、このチャネルストッパー３５及びＰウェル電位
固定層３６は、ＰＭＯＳのソース層２２及びドレイン層
２３と同時に形成されると共に、上記チャネルストッパ
ー層２６及び基板電位固定層２７は、ＮＭＯＳのソース
層２９及びドレイン層３０と同時に形成されていた。
然し乍ら、上述した従来のＣＭＯ３ＩＣにおいては、Ｐ
ＭＯＳにおけるチャネルストッパー層２６及びドレイン
層２３が共に高濃度であり、而の両者は自己整合的に形
成されないため、マスク合せマージンが小さい場合は、
合せずれによって、高濃度接合となり、接合耐圧が小さ
くなるので、比較的高耐圧を必要とするデバイスにおい
ては、合せマージンを大きくしなければならず、高密度
の集積化ができないという問題点があった。
ＭＯＳにおけるチャネルストッパー層２６及びドレイン
層２３が共に高濃度であり、而の両者は自己整合的に形
成されないため、マスク合せマージンが小さい場合は、
合せずれによって、高濃度接合となり、接合耐圧が小さ
くなるので、比較的高耐圧を必要とするデバイスにおい
ては、合せマージンを大きくしなければならず、高密度
の集積化ができないという問題点があった。
本発明の目的は、上述の問題点に鑑み、ドレイン耐圧の
低下が防止できると共に、マスクの合せマージンを小さ
くできる半導体素子の製造方法を提供するものである。
低下が防止できると共に、マスクの合せマージンを小さ
くできる半導体素子の製造方法を提供するものである。
本発明は上述した目的を達成するため、ＬＤＤ構造のＮ
ＭＯＳ及びＰＭＯＳを有する半導体素子の製造方法にお
いて、基板所定部にドレイン層及びソース層を形成する
と共に、上記基板表面に絶縁膜を成長形成する工程と、
該絶縁膜の所定部を開孔した後、不純物を打ち込み、低
濃度ドレイン層及び低濃度ソース層並びに上記ドレイン
層を囲む低濃度のチャネルストッパー層を形成する工程
と、更に、上記絶縁膜を成長させ、その所定部を開孔し
た後、再度不純物を打ち込み、上記低濃度ドレイン層に
囲まれた高濃度ドレイン層及び上記低濃度ソース層に部
分が重合する高濃度ソース層を形成すると共に、上記チ
ャネルスト・ツノイー層とパターン的に接続し、上記ソ
ース層を囲む高濃度の基板電位固定層を形成する工程と
を含むものである。
ＭＯＳ及びＰＭＯＳを有する半導体素子の製造方法にお
いて、基板所定部にドレイン層及びソース層を形成する
と共に、上記基板表面に絶縁膜を成長形成する工程と、
該絶縁膜の所定部を開孔した後、不純物を打ち込み、低
濃度ドレイン層及び低濃度ソース層並びに上記ドレイン
層を囲む低濃度のチャネルストッパー層を形成する工程
と、更に、上記絶縁膜を成長させ、その所定部を開孔し
た後、再度不純物を打ち込み、上記低濃度ドレイン層に
囲まれた高濃度ドレイン層及び上記低濃度ソース層に部
分が重合する高濃度ソース層を形成すると共に、上記チ
ャネルスト・ツノイー層とパターン的に接続し、上記ソ
ース層を囲む高濃度の基板電位固定層を形成する工程と
を含むものである。
本発明においては、第１ＭＯ３のドレイン層は低濃度の
チャネルストッパー層に囲まれるので、拡散層の拡大が
抑制され、上記ドレイン層のマスク合せマージンは小さ
くなる。而も上記チャネルストッパー層は、第２ＭＯ３
の低濃度ドレイン層及びソース層と共に形成されるので
、工数の増大はない。
チャネルストッパー層に囲まれるので、拡散層の拡大が
抑制され、上記ドレイン層のマスク合せマージンは小さ
くなる。而も上記チャネルストッパー層は、第２ＭＯ３
の低濃度ドレイン層及びソース層と共に形成されるので
、工数の増大はない。
〔実施例］
本発明製造方法に係る一実施例を、第１図にＣＭＯ３の
工程断面図及び第２図に同平面図を示して説明する。
工程断面図及び第２図に同平面図を示して説明する。
先ず、第１図（ａ）に示す如く、濃度が５ ＸＩＯ＋４
〜５Ｘ１０”ｃ＋ｎ弓のＮ型Ｓｔ基板１の上部所定位置
に、表面不純物濃度が１０′９〜１０”ｃｍ−３のＰＭ
ＯＳのソース層２及びドレイン層３並びにＮＭＯＳのＰ
ウェル４を夫々形成すると同時に、このＰウェル４の上
部所定位置に、ＮＭＯＳへの寄生ＭＯ３防止用のＰ型チ
ャネルストッパー層５及びＰウェル電位固定層６を、形
成し、熱処理により上記ｓｉ基板１上には、フィールド
酸化膜７を成長形成する。
〜５Ｘ１０”ｃ＋ｎ弓のＮ型Ｓｔ基板１の上部所定位置
に、表面不純物濃度が１０′９〜１０”ｃｍ−３のＰＭ
ＯＳのソース層２及びドレイン層３並びにＮＭＯＳのＰ
ウェル４を夫々形成すると同時に、このＰウェル４の上
部所定位置に、ＮＭＯＳへの寄生ＭＯ３防止用のＰ型チ
ャネルストッパー層５及びＰウェル電位固定層６を、形
成し、熱処理により上記ｓｉ基板１上には、フィールド
酸化膜７を成長形成する。
次に、第１図（ｂ）に示す如く、ホトリソ技術を以て上
記フィールド酸化膜７の所定部を開孔し、Ｐウェル４上
部のチャネルストッパー層５とＰウェル電位固定層６と
の間に、ＮＭＯＳのドレイン耐圧の向上及びホットエレ
クトロン対策のために、Ｎ型不純物、例えば３１ ｐ
＋をイオン注入法により１０′２〜１０Ｉ４ｃ＋ｎ−”
注入し、低濃度ドレイン層８及び低濃度ソース層９を形
成すると同時に、上記ｓＩ基板１上部のドレイン層３と
Ｐウェル４との間にＰＭＯＳの低濃度のチャネルストッ
パー層１ｏを形成する。
記フィールド酸化膜７の所定部を開孔し、Ｐウェル４上
部のチャネルストッパー層５とＰウェル電位固定層６と
の間に、ＮＭＯＳのドレイン耐圧の向上及びホットエレ
クトロン対策のために、Ｎ型不純物、例えば３１ ｐ
＋をイオン注入法により１０′２〜１０Ｉ４ｃ＋ｎ−”
注入し、低濃度ドレイン層８及び低濃度ソース層９を形
成すると同時に、上記ｓＩ基板１上部のドレイン層３と
Ｐウェル４との間にＰＭＯＳの低濃度のチャネルストッ
パー層１ｏを形成する。
その後、第１図（Ｃ）に示す如く、熱処理を行ない、フ
ィールド酸化膜７を更に成長させ、これを上記同様ホト
リソ技術を以て開孔し、Ｎ型不純物、例えば：ｚｐ＋
を１０！５〜１０ ” ｃｍ −”の濃度でイオン注入
又は熱拡散することにより、低濃度ドレイン層８に囲ま
れた高濃度ドレイン層１１と、部分が低濃度ソース層９
に重合する高濃度ソース層１２と、Ｓｉ基板１上部のソ
ース層２を囲み、上記チャネルストッパー層１０とパタ
ーン的に接続されるＮ型不純物層の高濃度の基板電位固
定層１３とを同時に形成する。
ィールド酸化膜７を更に成長させ、これを上記同様ホト
リソ技術を以て開孔し、Ｎ型不純物、例えば：ｚｐ＋
を１０！５〜１０ ” ｃｍ −”の濃度でイオン注入
又は熱拡散することにより、低濃度ドレイン層８に囲ま
れた高濃度ドレイン層１１と、部分が低濃度ソース層９
に重合する高濃度ソース層１２と、Ｓｉ基板１上部のソ
ース層２を囲み、上記チャネルストッパー層１０とパタ
ーン的に接続されるＮ型不純物層の高濃度の基板電位固
定層１３とを同時に形成する。
更に、第１図（ｄ）に示す如く、熱処理を行ない、上記
フィールド酸化膜７を再度成長させた後、ホトリソ技術
を以て基板電位固定層１３及びソース層２上にコンタク
トホール１４ａ１ ドレイン層３及び高濃度ドレイン領
域１１上にコンタクトホール１４ｂ及び高濃度ソース領
域１２及びＰウェル電位固定層６上にコンタクトホール
１４ｃを夫々形成すると共に、ソース層２及びドレイン
層３間並びにドレイン層８．１１及びソース層９．１２
間を跨ぐようにＰＭＯＳのゲート酸化膜１５とＮＭＯＳ
のゲート酸化膜１６とを夫々形成する。
フィールド酸化膜７を再度成長させた後、ホトリソ技術
を以て基板電位固定層１３及びソース層２上にコンタク
トホール１４ａ１ ドレイン層３及び高濃度ドレイン領
域１１上にコンタクトホール１４ｂ及び高濃度ソース領
域１２及びＰウェル電位固定層６上にコンタクトホール
１４ｃを夫々形成すると共に、ソース層２及びドレイン
層３間並びにドレイン層８．１１及びソース層９．１２
間を跨ぐようにＰＭＯＳのゲート酸化膜１５とＮＭＯＳ
のゲート酸化膜１６とを夫々形成する。
しかる後、第１図（ｅ）に示す如＜、Ｓｉ基板１上に、
メタル蒸着を行なった後、上記コンタクトホール１４ａ
上に、ＰＭＯＳのソース電極１７、コンタクトホール１
４ｂ上に、出力電極１８及びコンタクトホール１４ｃ上
に、ＮＭＯＳのソース電極１９、更にゲート酸化膜１５
．１６上に、ＰＭＯＳのゲート電極２０並びにＮＭＯＳ
のゲート電極２１が夫々形成されるようにメタルの配線
ホトリソを行なう。斯くして、出力電極１８は、ＰＭＯ
Ｓのドレイン層３及びＮＭＯＳＯ高濃度ドレイン層１１
に接続されるため、出力信号が得られ、第２図に示すよ
うに、ソース電極１９は、Ｐウェル電位固定層６及びチ
ャネルストッパー層５に夫々接続される。更に、ソース
電極１７は、基板電位固定層１３及びチャネルストッパ
ー層１０に接続され、このチャネルストッパー層１０は
、ドレイン層３及びゲート酸化膜１５を囲み且つソース
側において、高濃度の基板電位固定層１３に重ね合され
る。
メタル蒸着を行なった後、上記コンタクトホール１４ａ
上に、ＰＭＯＳのソース電極１７、コンタクトホール１
４ｂ上に、出力電極１８及びコンタクトホール１４ｃ上
に、ＮＭＯＳのソース電極１９、更にゲート酸化膜１５
．１６上に、ＰＭＯＳのゲート電極２０並びにＮＭＯＳ
のゲート電極２１が夫々形成されるようにメタルの配線
ホトリソを行なう。斯くして、出力電極１８は、ＰＭＯ
Ｓのドレイン層３及びＮＭＯＳＯ高濃度ドレイン層１１
に接続されるため、出力信号が得られ、第２図に示すよ
うに、ソース電極１９は、Ｐウェル電位固定層６及びチ
ャネルストッパー層５に夫々接続される。更に、ソース
電極１７は、基板電位固定層１３及びチャネルストッパ
ー層１０に接続され、このチャネルストッパー層１０は
、ドレイン層３及びゲート酸化膜１５を囲み且つソース
側において、高濃度の基板電位固定層１３に重ね合され
る。
以上説明したように本発明によれば、第１ ＭＯＳのド
レイン層を囲むチャネルストッパー層を低濃度層とした
ので、拡散層の広がりが抑制され、上記ドレイン層のマ
スク合せマージンが小さくできると共に、高濃度接合が
防止でき、結晶欠陥によるリーク電流が低減できる他、
高密度化ができる。
レイン層を囲むチャネルストッパー層を低濃度層とした
ので、拡散層の広がりが抑制され、上記ドレイン層のマ
スク合せマージンが小さくできると共に、高濃度接合が
防止でき、結晶欠陥によるリーク電流が低減できる他、
高密度化ができる。
更に、上記低濃度チャネルストッパー層と第２ＭＯ３の
低濃度ドレイン層及びソース層とは、同一工程内で形成
されるので、工数の増加が防止できる。又、第１ＭＯ３
のソース層周辺を、高濃度の基板電位固定層が囲繞する
ため、メタル電極とのオーミック性が良好で、而も基板
電位の変動が防止できる等により上述の課題を解消し得
る。
低濃度ドレイン層及びソース層とは、同一工程内で形成
されるので、工数の増加が防止できる。又、第１ＭＯ３
のソース層周辺を、高濃度の基板電位固定層が囲繞する
ため、メタル電極とのオーミック性が良好で、而も基板
電位の変動が防止できる等により上述の課題を解消し得
る。
第１図及び第２図は本発明方法に係る実施例を示すもの
で、第１図は工程断面図、第２図は平面図、第３図及び
第４図は従来例を示すもので、第３図はＣ’Ｍ ＯＳの
平面図、第４図は同断面図である。 １・・・Ｓｔ基板、２・・・ソース層、３・・・ドレイ
ン層、４・・・Ｐウェル、５・・・チャネルストッパー
層、６・・・Ｐウェル電位固定層、７・・・フィールド
酸化膜、８・・・低濃度ドレイン層、９・・・低濃度ソ
ース層、１０・・・チャネルストッパー層、１１・・・
高濃度ドレイン層、１２・・・高濃度ソース層、１３・
・・基板電位固定層、１４ａ、’ １４ｂ、 １４ｃ
ｍｖンタクトホール、１５．１６・・・ゲート酸化膜、
１７・・・ソース電極、１８・・・出力電極、１９・・
・ソース電極、２０．２１・・・ゲート電極。
で、第１図は工程断面図、第２図は平面図、第３図及び
第４図は従来例を示すもので、第３図はＣ’Ｍ ＯＳの
平面図、第４図は同断面図である。 １・・・Ｓｔ基板、２・・・ソース層、３・・・ドレイ
ン層、４・・・Ｐウェル、５・・・チャネルストッパー
層、６・・・Ｐウェル電位固定層、７・・・フィールド
酸化膜、８・・・低濃度ドレイン層、９・・・低濃度ソ
ース層、１０・・・チャネルストッパー層、１１・・・
高濃度ドレイン層、１２・・・高濃度ソース層、１３・
・・基板電位固定層、１４ａ、’ １４ｂ、 １４ｃ
ｍｖンタクトホール、１５．１６・・・ゲート酸化膜、
１７・・・ソース電極、１８・・・出力電極、１９・・
・ソース電極、２０．２１・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 ＬＤＤ構造のＮＭＯＳ及びＰＭＯＳを有する半導体素子
の製造方法において、 基板所定部にドレイン層及びソース層を形成すると共に
、上記基板表面に絶縁膜を成長形成する工程と、 該絶縁膜の所定部を開孔した後、不純物を打ち込み、低
濃度ドレイン層及び低濃度ソース層並びに上記ドレイン
層を囲む低濃度のチャネルストッパー層を形成する工程
と、 更に、上記絶縁膜を成長させ、その所定部を開孔した後
、再度不純物を打ち込み、上記低濃度ドレイン層に囲ま
れた高濃度ドレイン層及び上記低濃度ソース層に部分が
重合する高濃度ソース層を形成すると共に、上記チャネ
ルストッパー層とパターン的に接続し、上記ソース層を
囲む高濃度の基板電位固定層を形成する工程とを含むこ
とを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172671A JP2554361B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172671A JP2554361B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0223652A true JPH0223652A (ja) | 1990-01-25 |
| JP2554361B2 JP2554361B2 (ja) | 1996-11-13 |
Family
ID=15946211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172671A Expired - Lifetime JP2554361B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554361B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613562A (ja) * | 1992-03-31 | 1994-01-21 | Hyundai Electron Ind Co Ltd | 接合降伏電圧を高めるｃｍｏｓトランジスタの製造方法 |
| JP2006253376A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122377A (en) * | 1977-03-31 | 1978-10-25 | Fujitsu Ltd | Semiconductor device |
| JPS5666071A (en) * | 1979-11-01 | 1981-06-04 | Fujitsu Ltd | Manufacture of complementary type mis semiconductor device |
| JPS60143659A (ja) * | 1984-12-10 | 1985-07-29 | Hitachi Ltd | 相補形絶縁ゲート電界効果トランジスタ集積回路 |
-
1988
- 1988-07-13 JP JP63172671A patent/JP2554361B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122377A (en) * | 1977-03-31 | 1978-10-25 | Fujitsu Ltd | Semiconductor device |
| JPS5666071A (en) * | 1979-11-01 | 1981-06-04 | Fujitsu Ltd | Manufacture of complementary type mis semiconductor device |
| JPS60143659A (ja) * | 1984-12-10 | 1985-07-29 | Hitachi Ltd | 相補形絶縁ゲート電界効果トランジスタ集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613562A (ja) * | 1992-03-31 | 1994-01-21 | Hyundai Electron Ind Co Ltd | 接合降伏電圧を高めるｃｍｏｓトランジスタの製造方法 |
| JP2006253376A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2554361B2 (ja) | 1996-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100213201B1 (ko) | 씨모스 트랜지스터 및 그 제조방법 | |
| US6509211B2 (en) | Semiconductor device having SOI structure and method of fabricating the same | |
| JPH0571174B2 (ja) | ||
| JPH03262130A (ja) | 半導体素子の製造方法 | |
| US5861659A (en) | Semiconductor device | |
| JPH0223652A (ja) | 半導体素子の製造方法 | |
| US6589828B2 (en) | Fabricating a thin film transistor having better punch through resistance and hot carrier effects | |
| JP2687489B2 (ja) | 半導体装置 | |
| JPS6247151A (ja) | 相互接続部を基板に形成する方法 | |
| KR0136532B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH0344076A (ja) | 半導体装置の製造方法 | |
| JPS60117755A (ja) | 半導体装置の製造方法 | |
| JP2948892B2 (ja) | Ｍｏｓ電界効果トランジスタおよびその製造方法 | |
| KR100321757B1 (ko) | 이중채널을갖는트랜지스터및그제조방법 | |
| JPS60226168A (ja) | 相補型ｍｏｓ半導体装置 | |
| JP3253992B2 (ja) | 半導体装置およびその製造方法 | |
| KR100222043B1 (ko) | 모스 트랜지스터 및 그 제조방법 | |
| JPS62140464A (ja) | Ｍｏｓ型半導体装置 | |
| JPH02281632A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPS61256674A (ja) | 半導体装置 | |
| JPS6369271A (ja) | 半導体装置及びその製造方法 | |
| JPH08139205A (ja) | 半導体装置及びその製造方法 | |
| JPH01155651A (ja) | 半導体集積回路装置 | |
| JPH05114730A (ja) | 半導体装置及びその製造方法 | |
| JPS6199366A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |