KR0136532B1 - 박막트랜지스터 제조방법 - Google Patents

박막트랜지스터 제조방법

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Abstract

본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 박막트랜지스터 각각의 소자에 포함되는 폴리실리콘의 그레인경계의 수를 최소한으로 줄이고, 또 그 숫자를 동일하게 하여 높은 온/오프전류비를 얻음과 동시에 소자간의 특성을 균일하게 하여 신뢰성을 높일 수 있도록 한 것이다.
본 발명은 반도체기판상에 절연층을 형성하는 공정과, 상기 절연층상에 도전층을 형성하는 공정, 상기 도전층을 패터닝하여 게이트전극을 형성하는 공정, 기판 전면에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 폴리실리콘층을 형성하는 공정, 상기 게이트전극 상부의 상기 폴리실리콘층부위상에 마스크층을 형성하는 공정, 실리콘이온을 소정깊이로 주입하여 상기 마스크층 하부의 폴리실리콘층부위를 비정질화시키는 공정, 상기 마스크층을 마스크로 이용하여 상기 폴리실리콘층에 선택적으로 불순물이온을 주입하여 소오스 및 드레인영역을 형성하는 공정, 상기 마스크층을 제거하는 공정, 열처리에 의해 상기 비정질화된 폴리실리콘층부위를 재결정화시키는 공정을 포함하여 이루어지는 박막트랜지스터 제조방법을 제공한다.

Description

박막트랜지스터 제조방법
제1도는 종래의 폴리실리콘 박막트랜지스터 단면구조도
제2도는 종래의 비정질실리콘 박막트랜지스터 단면구조도
제3도는 본 발명에 의한 박막트랜지스터 제조방법을 도시한 공정순서도
제4도는 본 발명의 박막트랜지스터의 적층구조의 깊이에 따른 주입된 실리콘이온의 농도를 도시한 도면
*도면의 주요부분에 대한 부호의 설명
11:반도체기판 12:절연층
13:게이트전극 14:게이트절연막
15:바디 폴리실리콘층 16:고온산화막
본 발명은 박막트랜지스터(Thin Film Transistor)의 제조방법에 관한 것으로, 특히 1메가비트이상의 SRAM(Static Random Access Memory)의 부하트랜지스터로 사용하기에 적당하도록 한 폴리실리콘 박막트랜지스터의 제조에 관한 것이다.
종래 SRAM의 부하트랜지스터를 형성함에 있어서 CVD(Chemical Vapor Deposition) 방법으로 증착한 폴리실리콘박막위에 트랜지스터를 형성하거나 비정질실리콘박막을 증착한 후에 열처리를 통한 고상결정화(solid Phase Crystallization)를 이용하여 그레인(grain) 크기를 증대시킨 다음 트랜지스터를 형성하는 방법들을 이용하였다.
제1도는 폴리실리콘 박막트랜지스터의 단면구조를 나타낸 것으로, 기판(1)상의 절연층(2)상에 게이트(3)를 형성하고, 전면에 게이트절연막(4)을 형성한 후, 이위에 CVD방법에 의해 폴리실리콘박막(5)을 증착하고, 폴리실리콘박막(5)에 선택적으로 이온주입을 행하여 소오스(6)와 드레인(7)을 형성한 것이다.
제2도는 비정질실리콘 박막트랜지스터의 단면구조를 나타낸 것으로, 기판(1)상의 절연층(2)상에 게이트(3)를 형성하고, 전면에 게이트절연막(4)을 형성한 후, 이위에 비정질실리콘박막(8)을 증착한 다음 고상결정화하여 그레인크기를 증가시킨 후, 비정질실리콘박막(8)에 선택적으로 이온주입을 행하여 소오스(6)와 드레인(7)을 형성한 것이다.
상기와 같이 CVD방법으로 증착한 폴리실리콘박막 또는 비정질실리콘의 고상결정화에 의한 폴리실리콘박막을 이용하여 트랜지스터를 제작하는 경우, 소자가 고집적화됨에 따라 소자의 크기가 그레인 크기에 가까워지게 된다. 이럴 경우 CVD방법으로 증착한 폴리실리콘에서는 채널내의 그레인 경계(Grain boundary)(제1도 및 제2도의 참조부호GB)가 다수 포함되어 온전류(on current)의 저하와 오프전류(off current)의 증가를 초래하며, 고상결정화시킨 폴리실리콘에서는 소자내에 그레인경계가 포함되는지의 여부에 따라서 소자간의 특성이 불균일성을 초래하여 소자의 신뢰성을 저하시키게 된다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 각각의 소자에 포함되는 폴리실리콘의 그레인경계의 수를 최소한으로 줄이고, 또 그 숫자를 동일하게 하여 높은 온/오프전류비를 얻음과 동시에 소자간의 특성을 균일하게 하여 신뢰성을 높일 수 있도록 한 박막트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법은 반도체기판상에 절연층을 형성하는 공정과, 상기 절연층상에 도전층을 형성하는 공정, 상기 도전층을 패터닝하여 게이트전극을 형성하는 공정, 기판 전면에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 폴리실리콘층을 형성하는 공정, 상기 게이트전극 상부의 상기 폴리실리콘층부위상에 마스크층을 형성하는 공정, 실리콘이온을 소정깊이로 주입하여 상기 마스크층 하부의 폴리실리콘층부위를 비정질화시키는 공정, 상기 마스크층을 마스크로 이용하여 상기 폴리실리콘층에 선택적으로 불순물이온을 주입하여 소오스 및 드레인영역을 형성하는 공정, 상기 마스크층을 제거하는 공정, 열처리에 의해 상기 비정질화된 폴리실리콘층부위를 재결정화시키는 공정을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제3도에 본 발명에 의한 박막트랜지스터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제3도 (a)에 도시된 바와 같이 반도체기판(11)상에 산화막등의 절연층(12)을 형성하고 이위에 게이트 형성용 도전층으로서, 예컨대 도우프드(doped) 폴리실리콘층(13)을 1000Å정도의 두께로 형성한다.
이어서 제3도 (b)에 도시된 바와 같이 상기 도우프드 폴리실리콘층(13)을 소정 패턴으로 패터닝하여 게이트전극을 형성한 후, 제3도(c)에 도시된 바와 같이 기판 전면에 고온산화막(HTO ; High Temperature Oxide)등의 게이트절연막(14)을 400Å정도의 두께로 형성하고, 이위에 바디(body) 폴리실리콘층(15)을 100-200Å정도의 두께로 형성한다. 이때, 620℃에서 폴리실리콘을 증착함으로써 증착 속도를 증가시킬 수 있다. 바디폴리실리콘의 두게를 얇게 하는 것은 역방향전류의 감소를 위한 것이며, 막의 두께가 얇아짐에 따라 pn접합의 단면적이 감소되고 역방향 누설전류를 줄일 수 있다.
다음에 제3도 (d)에 도시된 바와 같이 기판 전면에 이온주입 마스크층으로서, 예컨대 CVD방법으로 고온산화막(16)을 1000Å정도의 두께로 형성한 후, 이를 선택적으로 식각하여 바디폴리실리콘층(15)의 소오스 및 드레인영역이 될부분을 노출시키고 게이트전극 상부의 채널영역에만 남도록 한다.
이어서 제3도(e)에 도시된 바와 같이 실리콘이온을 5×1014cm-2의 도우즈량이로 100KeV의 에너지로 수직하게 주입하여 바디폴리실리콘층(15)의 채널부분만을 완전히 비정질화시킨다. 실리콘이온을 100KeV의 에너지로 주입하면 제4도에 도시한 바와 같이 주입된 실리콘의 피크(peak)는 고온산화막(16)이 덮인 채널영역의 중앙에 위치하여 채널부가 완전히 비정질화된다. 한편, 고온산화막(16)이 덮이지 않은 소오스 및 드레인영역(15A)에서는 바디폴리실리콘층 하부의 게이트절연막(14)에 주입된 실리콘의 피크가 오게 되며, 폴리실리콘에서는 이온채널링(ion channeling)이 일어나 (110)방향을 가지는 결정들이 잔존하게 된다.
이어서 상기 고온산화막(16)을 마스크로 하여 상기 바디폴리실리콘층(15)의 소오스 및 드레인의 형성될 영역(15A)에 선택적으로 불순물이온으로서, 예컨대 보론을 3×1014cm-2의 도우즈량으로 10KeV의 가속에너지에 의해 이온주입하여 소오스 및 드레인영역(15A)을 형성한다.
다음에 제3도 (f)에 도시된 바와 같이 채널상부의 상기 고온산화막(16)을 제거한 후, 질소분위기에서 600℃에서 12시간의 열처리를 행하여 재결정화시킨다. 이때, 소오스와 드레인부위에 잔존하는 결정을 중심으로 채널의 양측에서 결정화가 빠르게 이루어지며, 최종적으로는 제3도 (g)에 도시된 바와 같이 채널의 중앙부에 하나의 그레인 경계(GB)를 갖는 박막트랜지스터가 완성된다. 이와같이 제조되는 박막트랜지스터는 모두 동일한 조건으로 형성되어지므로 소자간의 특성차이가 없이 고신뢰성을 가진다. 또한, 채널상부의 산화막을 실리콘이 온 주입의 길이조절과 함께 소오스 및 드레인영역의 도핑시 불순물 이온주입에 대한 마스크로 쓸 수 있어 공정의 간소화를 꾀할 수 있다. 그리고 채널영역에 하나의 그레인경계만이 형성되므로 온/오프전류비가 증가하게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 박막트랜지스터의 제조공정을 단순화시킬 수 있으며, 박막트랜지스터의 특성을 개선시킬 수 있다.

Claims (3)

  1. 반도체기판상에 절연층을 형성하는 공정과, 상기 절연층상에 도전층을 형성하는 공정, 상기 도전층을 패터닝하여 게이트전극을 형성하는 공정, 기판 전면에 게이트절연막을 형성하는 공정, 상기 게이트절연막상에 폴리실리콘층을 형성하는 공정, 상기 게이트전극 상부의 상기 폴리실리콘층부위상에 마스크층을 형성하는 공정, 실리콘이온을 소정깊이로 주입하여 상기 마스크층 하부의 폴리실리콘층부위를 비정질화시키는 공정, 상기 마스크층을 마스크로 이용하여 상기 폴리실리콘층에 선택적으로 불순물이온을 주입하여 소오스 및 드레인영역을 형성하는 공정, 상기 마스크층을 제거하는 공정, 열처리에 의해 상기 비정질화된 폴리실리콘층부위를 재결정화시키는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 실리콘이온의 주입시 주입된 실리콘의 피크가 상기 마스크층이 덮인 폴리실리콘층 부위의 중앙에 위치하도록 주입깊이를 조절하여 이온주입하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 마스크층은 산화막으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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