KR100321757B1 - 이중채널을갖는트랜지스터및그제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터에 있어서, 반도체기판에 형성된 제1 소스/드레인 영역에 의해 형성되는 제1 채널과, 상기 제1 채널 상부에 형성된 제1게이트절연막과, 상기 제1게이트절연막 상부에 형성된 게이트전극과, 상기 게이트전극을 감싸는 제2게이트절연막과, 상기 제1 소스/드레인 영역 상부에 형성된 제2소스/드레인 영역에 의해 상기 게이트전극 상부에 형성된 제2 채널을 포함하는 것을 특징으로 이중 채널을 갖는 트랜지스터에 관한 것으로, 트랜지스터의 채널 영역을 실리콘기판 및 게이트전극 상부에 이중으로 형성시킴으로써 전류구동능력을 향상시키고, 따라서 소자의 수율 및 신뢰성을 향상시키는 효과를 갖는다.

Description

이중 채널을 갖는 트랜지스터 및 그 제조방법
본 발명은 이중 채널을 갖는 트랜지스터 및 그 제조방법에 관한 것이다.
종래에는 트랜지스터의 크기가 일정할 때 채널영역을 기판에만 형성시킴으로써 전류를 어느 일정 수준 이상으로 증가시킬 수 없고, 트랜지스터의 크기를 변화시켜 전류를 증가시킬 때에는 칩(chip) 크기가 커지며, 또한 트랜지스터의 크기를 줄일수록 공급전원전압의 감소로 인한 소자의 전류구동능력의 저하를 초래하는 문제점이 따랐다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 실리콘기판 및 실리콘막에 이중 채널을 형성함으로써 트랜지스터의 전류구동능력을 향상시킬 수 있는 이중 채널을 갖는 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 이중 채널을 갖는 트랜지스터 제조 방법에 있어서, 반도체 기판 상에 제1 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 상기 반도체 기판 내에 제1 소스 영역 및 제1 드레인 영역을 형성하여, 상기 제1 게이트 절연막 아래 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 상기 반도체 기판 내에 제1 채널을 형성시키는 단계, 상기 게이트 전극의 상부 표면 및 측면과 상기 제1 게이트 절연막의 측면을 감싸는 제2 게이트 절연막을 형성하는 단계, 상기 제2 게이트 절연막을 포함한 전체 구조 상에 반도체층을 형성하는 단계, 및 선택적인 이온주입 공정을 실시하여 상기 반도체층 내에 상기 제1 소스 영역 및 상기 제1 드레인 영역과 각각 접하는 제2 소스 영역 및 제2 드레인 영역을 형성하여, 상기 제2 소스 영역과 상기 제2 드레인 영역 사이의 상기 제2 게이트 절연막과 중첩되는 상기 반도체층 내에 상기 제2 채널을 형성시키는 단계를 포함하는 이중 채널을 갖는 트랜지스터 제조 방법을 제공한다.
또한, 본 발명은 이중 채널을 갖는 트랜지스터 제조 방법에 있어서, 반도체기판 상에 제1 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극의 상부 표면 및 측면과 상기 제1 게이트 절연막의 측면을 감싸는 제2 게이트 절연막을 형성하는 단계, 상기 제2 게이트 절연막을 포함한 전체 구조 상에 반도체층을 형성하는 단계, 및 상기 반도체기판까지 선택적으로 이온주입을 실시하여 상기 게이트 전극 양측의 상기 반도체 기판 내에 제1 소스 영역 및 제1 드레인 영역을 형성함과 동시에 상기 반도체층 내에 상기 제1 소스 및 상기 제1 드레인 영역 각각과 접하는 제2 소스 및 제2 드레인 영역을 형성하여, 상기 제1 게이트 절연막 아래의 상기 반도체 기판 내에 제1 채널을 형성시킴과 동시에 상기 제2 게이트 절연막 상의 상기 반도체층 내에 제2 채널을 형성시키는 단계를 포함하는 이중 채널을 갖는 트랜지스터 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 적층된 제1 게이트 절연막 및 게이트 전극, 상기 게이트 전극 양측의 상기 반도체 기판 내에 형성된 제1 소스 영역 및 제1 드레인 영역, 상기 제1 게이트 절연막 아래 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 상기 반도체 기판 내에 형성된 제1 채널, 상기 게이트 전극의 상부 표면 및 측면과 상기 제1 게이트 절연막의 측면을 감싸는 제2 게이트 절연막, 상기 제2 게이트 절연막 및 상기 반도체 기판을 덮는 반도체층, 상기 반도체층 내에 형성되어 그 각각이 상기 제1 소스 영역 및 제1 드레인 영역과 접하는 제2 소스 영역 및 제2 드레인 영역, 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이의 상기 반도체층 내에 형성된 제2 채널을 포함하는 이중 채널을 갖는 트랜지스터를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1A 도 내지 제 1C 도는 본 발명의 일실시예에 따른 트랜지스터 제조 공정 단면도로서, 먼저 제 1A 도에 도시된 바와 같이 실리콘 기판(101) 상에 필드산화막(102), 제1 게이트 산화막(103), 게이트 전극(104)을 차례로 형성한 후, 상기 게이트 전극(104)을 이온주입 배리어(barrier)로 사용한 n+이온주입을 실시하여 제1 소스/드레인 영역(105)을 형성한다. 이때, 제1 게이트 산화막(3) 아래의 실리콘 기판(101) 내에 제1 채널(110)이 형성된다.
이어서, 제 1B 도에 도시된 바와 같이 상기 게이트 전극(104) 상부 표면 및 측면과 상기 제1 게이트 산화막(103)의 측면을 감싸는 제2 게이트산화막(106)을 형성하고, 전체구조 상부에 도핑이 되지 않은 실리콘막(107)을 형성한 다음, 실리콘막(107)상에 제2 소스/드레인 영역 형성을 위한 감광막 패턴(108)을 형성한다. 상기 감광막 패턴(108)은 제1 소스/드레인 영역(105) 상의 실리콘막(107)을 노출시킨다.
다음으로, 제 1C 도에 도시된 바와 같이 상기 감광막(108)을 이온주입 배리어로 사용한 n+이온주입을 실시하여 제2 소스/드레인 영역(109)을 형성한다. 이때, 제2 소스 영역과 드레인 영역(109) 사이의 상기 제2 게이트 산화막(106) 상에 제2 채널(111)이 형성된다.
본 발명의 다른 실시예에 따른 트렌지스터 제조 방법을 제 2A 도 내지 제 2B 도를 참조하여 설명한다.
먼저, 제 2A 도에 도시된 바와 같이 실리콘 기판(201) 상에 필드산화막(202), 제1 게이트 산화막(203), 게이트 전극(204), 상기 게이트 전극(204)의 상부 표면 및 측면과 제1 게이트 산화막(203)의 측면을 감싸는 제2 게이트 산화막(206)을 차례로 형성한 다음, 전체구조 상부에 도핑이 되지 않은 실리콘막(207)을 형성한 후 그 상부에 소스/드레인 영역 형성을 위한 감광막 패턴(208)을 형성한다. 이때, 감광막 패턴(208)은 게이트 전극(204) 양측의 실리콘막(207)을 노출시킨다.
다음으로, 제 2B 도에 도시된 바와 같이 상기 감광막 패턴(208)을 이온주입 배리어로 사용하여 실리콘 기판(201)까지 n+이온을 주입함으로써, 게이트 전극(201) 양측의 실리콘 기판(201) 내에 제1 소스/드레인 영역(205)을, 상기 제1 소스/드레인 영역(205) 상의 실리콘막(207)에 제2 소스/드레인 영역(209)을 형성한다. 이에 따라, 상기 제1 게이트 산화막(203) 아래의 실리콘 기판(201) 내에 제1 채널(210)이 형성되고, 제2 소스 영역과 드레인 영역(209) 사이의 상기 제2 게이트 산화막(206) 상에 제2 채널(211)이 형성된다.
상기와 같이 이루어지는 본 발명은 트랜지스터의 채널영역을 실리콘기판 및 게이트전극 상부에 이중으로 형성시킴으로써 전류구동능력을 향상시키고 따라서 소자의 수율 및 신뢰성을 향상시키는 효과를 갖는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
제 1A 도 내지 제 1C 도는 본 발명의 일실시예에 따른 트랜지스터 제조 공정 단면도,
제 2A 도 내지 제 2B 도는 본 발명의 다른 실시예에 따른 트랜지스터 제조 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
101, 201: 실리콘 기판 102, 202: 필드산화막
103, 203: 제1 게이트 산화막 106, 206: 제2 게이트 산화막
104, 204: 게이트전극 105, 205: 제1 소스/드레인 영역
109, 209: 제2 소스/드레인 영역 107, 207: 실리콘막
108, 208: 감광막 패턴 110, 210: 제1 채널
111, 211: 제2 채널

Claims (3)

  1. 이중 채널을 갖는 트랜지스터 제조 방법에 있어서,
    반도체 기판 상에 제1 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 상기 반도체 기판 내에 제1 소스 영역 및 제1 드레인 영역을 형성하여, 상기 제1 게이트 절연막 아래 상기 제1l 소스 영역과 상기 제1 드레인 영역 사이의 상기 반도체 기판 내에 제1 채널을 형성시키는 단계;
    상기 게이트 전극의 상부 표면 및 측면과 상기 제1 게이트 절연막의 측면을 감싸는 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막을 포함한 전체 구조 상에 반도체층을 형성하는 단계; 및
    선택적인 이온주입 공정을 실시하여 상기 반도체층 내에 상기 제1 소스 영역 및 상기 제1 드레인 영역과 각각 접하는 제2 소스 영역 및 제2 드레인 영역을 형성하여, 상기 제2 소스 영역과 상기 제2 드레인 영역 사이의 상기 제2 게이트 절연막과 중첩되는 상기 반도체층 내에 상기 제2 채널을 형성시키는 단계를 포함하는 이중 채널을 갖는 트랜지스터 제조 방법.
  2. 이중 채널을 갖는 트랜지스터 제조 방법에 있어서,
    반도체 기판 상에 제1 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 상부 표면 및 측면과 상기 제1 게이트 절연막의 측면을감싸는 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막을 포함한 전체 구조 상에 반도체층을 형성하는 단계;
    상기 반도체기판까지 선택적으로 이온주입을 실시하여 상기 게이트 전극 양측의 상기 반도체 기판 내에 제1 소스 영역 및 제1 드레인 영역을 형성함과 동시에 상기 반도체층 내에 상기 제1 소스 및 상기 제1 드레인 영역 각각과 접하는 제2 소스 및 제2 드레인 영역을 형성하여, 상기 제1 게이트 절연막 아래의 상기 반도체 기판 내에 제 1 채널을 형성시킴과 동시에 상기 제2 게이트 절연막 상의 상기 반도체층 내에 제2 채널을 형성시키는 단계를 포함하는 이중 채널을 갖는 트랜지스터 제조 방법.
  3. 이중 채널을 갖는 트랜지스터에 있어서,
    반도체 기판 상에 적층된 제1 게이트 절연막 및 게이트 전극;
    상기 게이트 전극 양측의 상기 반도체 기판 내에 형성된 제1 소스 영역 및 제1 드레인 영역;
    상기 제1 게이트 절연막 아래 상기 제1 소스 영역과 상기 제1 드레인 영역 사이의 상기 반도체 기판 내에 형성된 제1 채널;
    상기 게이트 전극의 상부 표면 및 측면과 상기 제1 게이트 절연막의 측면을 감싸는 제2 게이트 절연막;
    상기 제2 게이트 절연막 및 상기 반도체 기판을 덮는 반도체층;
    상기 반도체층 내에 형성되어 그 각각이 상기 제1 소스 영역 및 제1 드레인 영역과 접하는 제2 소스 영역 및 제2 드레인 영역; 및
    상기 제2 소스 영역과 상기 제2 드레인 영역 사이의 상기 반도체층 내에 형성된 제2 채널을 포함하는 이중 채널을 갖는 트랜지스터.
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