KR100213201B1 - 씨모스 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
NMOS 및 PMOS 트랜지스터를 동시에 구비하는 씨모스(CMOS) 트랜지스터 및 그 제조방법에 대해 기재되어 있다.
이는, 반도체기판에 형성된 N-웰 및 P-웰; 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트와, 게이트 양측의 웰 내에 형성된 소오스/드레인을 각각 구비하는 NMOS 및 PMOS 트랜지스터; NMOS 및 PMOS 트랜지스터의 소오스/드레인 상부에 형성되며, 소오스/드레인과 배선층을 연결하기 위한 콘택홀들; 및 NMOS 및 PMOS 트랜지스터의 소오스/드레인 중 적어도 어느 하나에, 그 상부에 형성된 콘택홀에 자기정합되며, 그 소오스/드레인과 반대 도전형의 제1불순물층을 구비하는 것을 특징으로 한다.
따라서, NMOS 또는 PMOS 트랜지스터의 소오스/드레인 중 적어도 어느 한 영역 내에, 인접하는 웰과 소오스/드레인이 접촉되지 않도록 그 반대 도전형의 플럭을 형성함으로써 소오스/드레인 또는 인접하는 웰의 불순물들이 확산되거나, 활성영역의 미스얼라인이 발생해도 소오스/드레인과 웰이 접촉되는 현상이 발생하지 않으므로, 소자의 오동작을 방지할 수 있다. 따라서, 소자의 전기적 특성의 향상 및 수율 향상의 효과가 있다.
Description
제1도는 통상적인 씨모스(CMOS) 트랜지스터의 개략적인 레이아웃도이다.
제2a도 내지 제2d도는 종래의 CMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
제3도는 CMOS 트랜지스터의 N-소오스/드레인과 N-웰이 연결됨으로써 초래되는 소자의 오동작을 설명하기 위한 단면도이고, 제3a도는 제3도의 표시된 부분에 대한 확대도이다.
제4도는 CMOS 트랜지스터의 P+소오스/드레이의 미스 얼라인에 의해 소자의 오동작이 초래됨을 설명하기 위한 단면도이고, 제4a도는 제4도의 표시된 부분에 대한 확대도이다.
제5도는 본 발명에 따른 CMOS 트랜지스터의 단면을 도시한 단면도이고, 제5a도는 제5도의 사각 점선부분에 대한 확대도이다.
제6a도 내지 제6f도는 본 발명의 일 실시예에 의한 CMOS 트랜지스터의 제조방법을 설명하기 위하여 공정 수순에 따라 도시한 단면도들이다.
제7도는 본 발명에 의한 씨모스(CMOS) 트랜지스터의 단면도이다.
제8도 내지 제11도는 본 발명과 종래의 방법을 적용하였을 때의 CMOS 트랜지스터의 여러 가지 특성을 비교하여 나타낸 그래프들이다.
본 발명은 모스 트랜지스터 및 그 제조방법에 관한 것으로, 특히 고집적화시 콘택 마아진을 확보하고 소자의 신뢰성을 향상시킬 수 있는 씨모스(CMOS) 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 메모리소자의 집적도가 증가함에 따라 디자인 룰도 감소하고 있으며, 콘택홀의 경우 서브-마이크론(sub-micron)의 콘택 사이즈까지 적용되어 왔다.
제1도는 통상적인 씨모스(CMOS) 트랜지스터의 개략적인 레이아웃도로서, 도면 참조부호 P1 및 P2는 N형 및 P형의 활성영역을 형성하기 위한 마스크패턴을, P3 및 P4는 NMOS 및 PMOS 트랜지스터의 게이트를 형성하기 위한 마스크패턴을, P5 및 P6는 NMOS 및 PMOS 트랜지스터의 소오스/드레인과 배선층을 연결하는 콘택홀을 형성하기 위한 마스크패턴을 각각 나타낸다. 그리고, 도면 참조부호 1은 소자간의 분리영역의 거리를, x1은 게이트와 콘택 사이의 마아진 거리를, x2 및 y는 콘택에 대한 x 및 y방향의 활성영역의 오버랩 마아진을 나타낸다.
소자의 고집적화에 따른 디자인 룰의 감소는 활성영역과 콘택사이의 마아진이 감소하여 64M 디램(DRAM)급 이상에는 x1, x2 및 y가 0.1㎛이하까지 감소하는 추세이다. 이러한 디자인 룰의 감소를 극복하기 위한 방법으로는, 콘택홀의 사이즈 자체를 감소시켜 공정 마아진을 확보하거나, 소자간의 분리거리(1)를 축소하거나, 게이트간의 마아진 거리(x1) 또는 활성영역의 오버랩(overlap) 마아진 (x2, y)을 축소하는 방법이 주로 사용되어 왔다. 그러나, 이러한 방법들은 공정 자체에서 0.1㎛ 이하까지 미스얼라인(misalign)을 제어해야 하므로, 양산공정에 적용하기가 어렵다. 특히, 콘택홀의 사이즈를 감소시키는 방법은 콘택저항의 증가를 초래하여 소자의 동작속도를 저하시키고, 콘택홀의 어스펙트 비(aspect ratio)의 증가를 초래하여 콘택홀의 매몰(filling)이 어려운 문제가 있다.
제2a도 내지 제2d도는 종래의 CMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들로서, NMOS의 소오스/드레인에 엘.디.디(LDD; Lightly Doped Drain) 구조를 적용한 경우가 도시되어 있다.
제2a도를 참조하면, 반도체기판(2)의 표면에 활성영역과 비활성영역을 분리하기 위한 필드산화막(4)을 형성한 후, 통상의 웰 형성공정을 이용하여 N-웰(6) 및 P-웰을 형성한다. 이어서, 상기 반도체기판 상에 게이트절연막(8)을 형성하고, 그 위에 불순물이 도우프된 폴리실리콘을 증착한 후 패터닝하여 게이트전극(10)을 형성한다.
제2b도를 참조하면, 상기 게이트전극(10)을 마스크로 사용하여 상기 반도체기판에 불순물 이온을 저농도로 주입하여 N-소오스/드레인(12)과 P-소오스/드레인(14)을 각각 형성한 후, 게이트전극이 형성된 반도체기판의 전면에 절연물질을 증착/패터닝하여 스페이서 형태의 절연층(16)을 형성하고, 상기 절연층을 마스크로 사용하여 반도체기판의 NMOS 트랜지스터 영역에 불순물을 고농도로 주입하여 N+소오스/드레인(18)을 형성한다.
제2c도를 참조하면, 상기 결과물 상에 고온산화막(High Temperature Oxide; HTO)과 같은 절연물질을 소정 두께 적층하여 층간절연층(20)을 형성한 후, 소오스/드레인 상부의 상기 층간절연층을 제거함으로써 트랜지스터의 소오소/드레인과 배선층을 연결하기 위한 콘택홀(22)을 형성한다.
제2d도를 참조하면, 콘택홀이 형성된 결과물 전면에 배선층(24)을 형성하기 위한 도전물질을 증착한 다음 패터닝함으로써 CMOS 트랜지스터를 완성한다.
종래에는 NMOS에 LDD 구조를 채용하는 공정이 신뢰성면에서 유리한 관계로 널리 적용되어 왔으나, 근래에는 여러 가지 이점 때문에 PMOS에도 LDD 구조가 채용되고 있다. 반도체소자의 고집적화 초기에는 소자간의 분리거리가 길기 때문에 N-또는 P-소오스/드레인에 LDD 구조를 적용하는데 문제가 없었다. 그러나, 반도체소자가 초고집적화 되어 N-소오스/드레인과 P-웰 또는 P-소오스/드레인과 N-웰 사이의 마아진이 1㎛ 이하의 수준으로 줄어듦에 따라, N웰 또는 P웰이 0.15㎛만 미스얼라인되어 형성되어도 소자의 동작에 좋지 않은 영향을 미치게 된다. 소자간의 분리거리가 축소됨에 따른 소자의 오동작을 제3도, 제3a도, 제4도 및 제4a도를 참조하여 설명한다.
제3도는 CMOS 트랜지스터의 N-소오스/드레인과 N-웰이 연결됨으로써 초래되는 소자의 오동작을 설명하기 위한 단면도이고, 제3a도는 상기 제3도의 표시된 부분에 대한 확대도이다.
NMOS 트랜지스터의 N-소오스/드레인(12)에 주입되어 있던 N-불순물들 또는 N-웰(6)에 주입되어 있던 N형의 불순물들이 후속 열공정에 의해 측면으로 확산되어 N-소오스/드레인(12)과 N-웰(6)이 접촉하게 된다.
이를 좀더 상세하게 설명하면, N-소오스/드레인(12)의 불순물 농도가 2.0×1013이온/㎠이고, 주입 에너지가 30KeV라고 가정할 때, N-소오스/드레인이 형성된 상태에서 850℃에서 어닐링(annealing)을 실시하면 N-소오스/드레인 내의 불순물들의 확산길이가 0.25㎛ 정도가 된다. 따라서, 소자간 분리거리(제1도의 참조부호 1)가 1.0㎛인 경우에는 상기 확산에 의해 공정 마아진의 1/4이 잠식된다. 또한, N-웰(6)이 2.0×1013이온/㎠의 농도로 주입되어 있을 경우 N-웰(6)에 주입되어 있던 불순물들도 후속 열공정에 의해 0.25㎛정도 확산된다. 따라서, N-소오스/드레인(12)과 N-웰(6)의 불순물들이 모두 확산될 경우 확산길이는 0.5㎛이 되어 결국 N-소오스/드레인(12)과 N-웰(6)은 서로 붙어버리게 된다.
이 때의 CMOS 트랜지스터의 동작을 보면, N-드레인이 출력단자(V OUT )이고, N-웰에 웰 바이어스(well bias)를 인가해주는 N+ 영역의 전압이 V DD 이면, V DD 에 들어온 전압이 V OUT 이 되어 오동작이 발생한다.
제4도는 CMOS 트랜지스터의 P+소오스/드레인의 미스 얼라인에 의해 소자의 오동작이 초래됨을 설명하기 위한 단면도이고, 제4a도는 제4도의 표시된 부분에 대한 확대도이다.
상기 단면도 및 확대도를 참조하면, N-이온이 NMOS 및 PMOS의 전면에 주입된 상태에서, P+소오스/드레인을 형성하기 위하여 이온주입할 때 미스 얼라인에 의해 P+이온이 P+소오스/드레인이 형성될 영역에 주입되어 있는 N-이온을 완전히 보상하지 못하는 현상이 발생한다. 따라서, 이후에 배선층을 형성한 후 전압을 인가하게 되면, 보상되지 않고 존재하는 N-영역(12)과 N-웰(6)이 접촉하게 되어 NMOS 트랜지스터의 역 바이어스 전압(back bias voltage) V BB 가 PMOS 트랜지스터의 V DD 와 도통되는 현상이 초래된다. 반도체소자의 고집적화 초기에는 이러한 미스 얼라인이 문제가 되지 않았으나, 소자 크기의 축소와 함께 P+영역의 미스얼라인이 0.1㎛만 발생하더라도 소자의 오동작이 발생하여 소자의 신뢰성을 저하시킨다.
따라서, 본 발명의 목적은 고집적화된 소자내에서콘택 마아진을 확보하고, 소자간의 분리거리의 축소에 따른 소자의 오동작을 방지할 수 있는 씨모스(CMOS) 트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 상기한 개선된 구조의 씨모스(CMOS) 트랜지스터의 적합한 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 CMOS 트랜지스터는, 반도체기판에 형성된 N-웰 및 P-웰; 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트와, 상기 게이트 양측의 웰 내에 형성된 소오스/드레인을 각각 구비하는 NMOS 및 PMOS 트랜지스터; 상기 NMOS 및 PMOS 트랜지스터의 소오소/드레인 상부에 형성되며, 상기 소오스/드레인과 배선층을 연결하기 위한 콘택홀들; 및 상기 NMOS 및 PMOS 트랜지스터의 소오스/드레인 중 적어도 어느 하나에, 그 상부에 형성된 콘택홀에 자기정합되며, 그 소오스/드레인과 반대 도전형의 제1불순물층을 구비하는 것을 특징으로 한다.
상기 제1불순물층은 NMOS 트랜지스터의 소오스/드레인 내에 형성되어 있는 P형 불순물층이고, 상기 NMOS 트랜지스터의 소오스/드레인은 게이트 하부의 채널로부터는 N-/N+/P형의 순서로 불순물층이 형성되고, N-웰 측으로부터는 상기 제1불순물층이 상기 N+불순물층을 완전히 감싸는 모양으로 형성되는 것이 바람직하다. 이 때, 상기 N-불순물층은 제1불순물층은 1.0×1013~5.0×1013이온/㎠의 농도로 도우프되어 있고, 상기 제1불순물층은 상기 N-불순물층의 농도의 1.5배의 농도로 도우프되어 있다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 CMOS 트랜지스터의 제조방법은, 반도체기판에 활성영역 및 비활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체기판에 N-웰 및 P-웰을 형성하는 단계; 상기 N-웰 및 P-웰이 형성된 반도체기판 상에 게이트절연막을 개재한 게이트전극을 형성하는 단계; 상기 게이트전극 양측의 N-웰 및 P-웰 내에 N형 및 P형의 소오스/드레인을 각각 형성하는 단계; 결과물 상에 층간절연막을 형성하는 단계; 상기 소오스/드레인 상부에형성된 상기 층간절연막을 식각하여 소오스/드레인과 배선층을 연결하는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 불순물 이온을 주입함으로써 상기 NMOS 및 PMOS 트랜지스터의 소오스/드레인 중 적어도 어느 한 영역내에, 그 소오스/드레인과 반대 도전형의 제1불순물층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 게이트전극을 형성하는 단계 이후에, 상기 게이트전극을 마스크로 사용하여 상기 반도체기판의 전면에 N형의 불순물을 1.0×1013이온/㎠~5.0×1013이온/㎠의 농도로 주입하는 단계를 추가하는 것이 바람직하다.
그리고, 상기 제1불순물층을 형성하기 위한 불순물 이온은 1.0×1013이온/㎠~5.0×1015이온/㎠의 농도로 주입하는 것이 바람직하다.
상기 제1불순물층을 형성하는 단계는, 상기 콘택홀을 통해 반도체기판의 전면에 불순물 이온을 주입하거나, 사진공정에 의해 NMOS 또는 PMOS 영역을 한정한 후, 상기 한정된 NMOS 또는 PMOS 영역에만 반대도전형의 불순물을 주입하는 단계로 이루어진다.
그리고, 상기 불순물 이온을 주입하는 단계 이후에, 450~900℃정도의 온도에서 고속 열처리 공정(RTP) 또는 어닐링을 실시하는 단계를 추가하는 것이 바람직하다.
본 발명에 따르면, NMOS 또는 PMOS 트랜지스터의 소오스/드레인 중 적어도 어느 한 영역 내에, 인접하는 웰과 소오스/드레인이 접촉되지 않도록 그 반대 도전형의 플럭을 형성함으로써 소오스/드레인 또는 인접하는 웰의 불순물들이 확산되거나, 활성영역의 미스얼라인이 발생해도 소오스/드레인과 웰이 접촉되는 현상이 발생하지 않으므로, 소자의 오동작을 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
구조
제5도는 본 발명에 따른 CMOS 트랜지스터의 단면을 도시한 단면도이다.
도면 참조부호 100은 반도체기판, 52는 소자간의 분리를 위한 필드산화막, 54는 NMOS를 형성하기 위한 P-웰, 56은 PMOS를 형성하기 위한 N-웰, 58은 게이트절연막, 60은 NMOS의 게이트전극, 62는 PMOS의 게이트전극, 64는 N-소오스/드레인, 66, 76은 층간절연막, 70은 N+소오스/드레인, 74는 P+소오스/드레인, 80은 P-플럭(plug), 82는 배선층을 각각 나타낸다.
필드산화막(52)에 의해 활성영역과 비활성영역으로 분리된 반도체기판(100)에 N-웰(54) 및 P-웰(56)이 각각 인접하여 형성되어 있고, 상기 반도체기판의 표면 위에 게이트절연막(58)을 개재하여 NMOS 및 PMOS 트랜지스터의 게이트전극(60,62)이 각각 형성되어 있다.
상기 NMOS 트랜지스터의 게이트전극(60) 양측의 반도체기판에는 N-소오스/드레인(64) 및 N+소오스/드레인(70)이 LDD 구조로 형성되어 있고, PMOS 트랜지스터의 게이트전극(62) 양측의 반도체기판에는 P+소오스/드레인(74)이 형성되어 있다. 상기 NMOS 및 PMOS 트랜지스터의 소오스/드레인 상부에는 층간절연막(76)이 부분적으로 식각되어 형성된 콘택홀을 채우는 배선층(82)들이 형성되어 있다.
상기 NMOS의 소오스/드레인에 대한 확대도인 제6a도를 참조하면, 게이트전극(60) 하부의 채널측으로부터 N-/N+/P-의 순서로 불순물층들이 형성되어 있고, N-웰(56) 측으로부터는 N+소오스/드레인(70) 하부를 완전히 감싸도록 P-플럭(80)이 형성되어 있다. 그리고, 배선층(82)은 NMOS 트랜지스터의 게이트전극(60)으로 부터는 일정거리 이격되고, 필드산화막(52)에는 근접하도록 형성되어 있다. 이는, 층간절연층(76)을 부분적으로 식각하여 콘택홀을 형성한 후 P-이온주입을 했을 때, 게이트전극(60) 하부의 채널측으로부터 N-/N+/P-의 순서로 불순물층들이 형성되고 N-웰(56) 측으로부터는 N+소오스/드레인(70) 하부를 완전히 감싸도록 P-플럭(80)이 형성되도록 하기 위한 것이다.
상기 N-소오스/드레인(64)에는, 예를 들어 인(Phosphorous) 이온이 1.0×1013~5.0×1013이온/㎠의 농도로, N+소오스/드레인(70)에는, 예를 들어 비소(Arsenic) 이온이 1.0×1015~5.0×1015이온/㎠의 농도로, 그리고 상기 P-플럭(80)에는 상기 N-소오스/드레인(64)의 불순물 농도의 1.5배 정도의 농도로 P형의 이온이 주입되어 있다.
상기한 본 발명에 의한 씨모스(CMOS) 트랜지스터에 의하면 N-웰과 인접한 부위의 N+소오스/드레인(70)의 하부를 감싸는 P-플럭(80)이 N-소오스/드레인(64) 농도에 1.5배 이상이므로 N웰(56)과 인접한 영역에서 N-소오스/드레인(64)은 보상되어 P형 영역으로 전환됨으로써 소오스/드레인 또는 웰의 불순물들이 확산되거나, N웰(56)에 미스얼라인이 발생해도 N-소오스/드레인(64)과 N-웰이 접촉되는 현상이 발생하지 않는다. 따라서, 소자의 오동작을 방지할 수 있으며, 소자의 신뢰성을 향상시킬 수 있다. 본 발명의 실시예에 있너는 NMOS 트랜지스터의 소오스/드레인에 P-플럭이 형성되어 있는 경우에 대해 설명하였지만, 그 반대의 경우 즉 PMOS 트랜지스터의 소오스/드레인에 N-플럭이 형성되는 경우, 또는 NMOS와 PMOS 양측에 각각 소오스/드레인과 반대 도전형으로 도우프된 플럭이 형성되는 경우도 본 발명의 실시예라고 할 수 있다.
제조방법
제6a도 내지 제6f도는 본 발명의 일 실시예에 의한 CMOS 트랜지스터의 제조방법을 설명하기 위하여 공정 수순에 따라 도시한 단면도들이다.
제6a도는 웰, 필드산화막 및 게이트전극을 형성하는 단계를 도시한다.
이 단계는, 반도체기판의 표면에 활성영역을 한정하는 필드산화막을 형성하는 제1공정, P-웰 및 N-웰을 형성하는 제2공정, 상기 반도체기판 표면에 게이트절연막을 형성하는 제3공정, 상기 게이트절연막 상에 게이트 도전층을 형성하는 제4공정 및 상기 게이트 도전층과 게이트절연막을 패터닝하여 게이트전극을 형성하는 제5공정으로 진행된다.
상세하게는, 반도체기판(100)의 표면에 선택적 산화(LOCOS)와 같은 통상의 소자분리 공정을 적용하여 활성영역과 비활성영역을 한정하기 위한 필드산화막(52)을 1,000~5,000Å 정도의 두께로 형성한다. 다음에, 필드산화막이 형성된 상기 반도체기판의 소정 영역에 통상의 사진식각 공정 및 이온주입 기술을 사용하여 P-형의 불순물을 주입하여 P-웰(54)을 형성하고, 상기 P-웰(54) 형성공정과 동일한 방법으로 N-웰(56)을 형성한다.
다음에, 필드산화막이 형성된 상기 반도체기판의 표면 상에 60~200Å 두께의 얇은 열산화막을 성장시켜 게이트절연막(58)을 형성한 다음, 결과물 전면에 예컨대 불순물이 도우프된 폴리실리콘막을 형성한 후 상기 폴리실리콘막과 게이트절연막을 이방성 식각함으로써, NMOS 및 PMOS 트랜지스터의 게이트전극(60, 62)을 각각 형성한다.
제6b도는 N-소오스/드레인을 형성하기 위한 이온주입 단계를 도시한다.
상세하게는, 상기 반도체기판의 전면에 N-형의 불순물, 예컨대 인(Phosphorous) 이온을 1.0×1013~5.0×1013이온/㎠의 농도와 20KeV~60KeV의 에너지로 주입함으로써 N- 소오스/드레인(64)을 형성한다. 또는, 사진공정을 적용하여 NMOS 영역에만 N-소오스/드레인을 형성할 수도 있다. 그러나, NMOS 및 PMOS 전면에 N-불순몰을 주입한 후, 후속 공정에서 P+소오스/드레인을 형성하면 숏 채널(short Channel) 효과를 줄일 수 있는 장점이 있다.
제6c도는 층간절연막 및 N+소오스/드레인을 형성하는 단계를 도시한다.
이 단계는, 게이트전극을 감싸는 스페이서 형태의 층간절연막을 형성하는 제1공정, N+영역을 한정하는 제1포토레지스트 패턴을 형성하는 제2공정 및 상기 N+영역에 불순물이온을 주입하여 N+소오스/드레인을 형성하는 제3공정으로 진행된다.
상세하게는, 상기 제6b도의 결과물 상에 고온산화막(High Temperature Oxide; HTO)과 같은 절연물질을 증착한 후 이방성식각하여 상기 게이트전극을 감싸는 스페이서 형태의 층간절연막(66)을 형성한다. 이어서, 층간절연막이 형성된 결과물 상에 포토레지스트를 도포한 후 마스크 노광 및 현상 등의 공정을 거쳐 NMOS 영역을 오픈하는 제1포토레지스트 패턴(68)을 형성한다.
다음에, 상기 제1포토레지스트 패턴(680을 마스크로 사용하여 오픈된 영역의 상기 반도체기판의 N형의 불순물, 예컨대 비소(Arsenic) 이온을 1.0×1015~5.0×1015이온/㎠의 농도와 20KeV~60KeV의 에너지로 주입함으로써 N+소오스/드레인(70)을 형성한다.
제6d도는 P+소오스/드레인을 형성하는 단계를 도시한다.
이 단계는, 제1포토레지스트 패턴을 제거하는 제1공정, 결과물 상에 사진공정에 의해 PMOS 영역을 한정하는 제2포토레지스트 패턴(72)을 형성하는 제2공정 및 이온주입에 의해 주입 P+소오스/드레인을 형성하는 제3공정으로 진행된다.
상세하게는, 상기 제1포토레지스트 패턴(제6c도의 68)을 제거한 후, 결과물 상에 포토레지스트를 도포하고 마스크 노광 및 현상 공정을 거쳐 PMOS 영역을 오픈하는 제2포토레지스트 패턴(72)을 형성한다. 이어서, 상기 제2포토레지스터 패턴(72)을 마스크로 사용하여 반도체기판에 P형의 불순물, 예를 들어 이불화붕소(BF2)를 1.0×1015~5.0×1015이온/㎠의 농도와 20KeV~60KeV의 에너지로 주입한다. 이로써, PMOS 영역에 주입되어 있던 N-불순물들이 완전히 보상되어 P+ 소오스/드레인(74)이 형성된다. 다음에, N+소오스/드레인(70)과 P+소오스/드레인(74)의 불순물들을 활성화시키기 위하여 800~900℃에서 어닐링(annealing)을 실시한다.
제6e도는 콘택홀 형성 및 플럭이온 주입 단계를 도시한다.
이 단계는, 제2포토레지스트 패턴을 제거하는 제1공정, 층간절연막을 형성하는 제2공정, 콘택홀을 형성하는 제3공정 및 플럭이온을 주입하는 제4공정으로 진행된다.
상세하게는, 제2포토레지스트 패턴을 제거한 후 결과물 전면에 고온산화막(HTO)과 같은 절연물질을 증착하여 층간절연막(76)을 형성하고, 통상의 사진식각 공정에 의해 상기 층간절연막을 부분적으로 식각함으로써 반도체기판의 활성영역과 배선층을 연결시키기 위한 콘택홀(78)을 형성한다.
이어서, 상기 콘택홀(78)을 통하여 반도체기판의 노출된 영역에 P형의 불순물, 예를 들어 이불화붕소(BF2) 또는 보론(Boron) 이온을 주입함으로써 콘택홀이 형성된 부위의 반도체기판 표면 아래에 P-플럭(80)을 형성한다. 이 때, 상기 P-플럭 형성을 위한 이온주입을 반도체기판의 전면에 실시하지 않고, 사진공정에 의해 PMOS 영역을 가린 뒤 NMOS 영역에만 국부적으로 이온주입할 수도 있다.
상기 P-플럭을 형성하기 위한 불순물이온 주입은 N-소오스/드레인에 도우프된 불순물의 농도의 1.5배 정도의 농도로 실시한다.
상기 NMOS 트랜지스터의 소오스/드레인에 있어서, 게이트전극(60) 측으로는 LDD 구조로 형성되고, N-웰 측으로는 상기 P-플럭(80)이 N+소오스/드레인(70)을 완전히 감싸며 P-플럭(80)의 불순물 농도가 N-소오스/드레인(64)에 비해 1.5배 이상이므로 N-소오스/드레인영역(64)이 P형 불순물 영역으로 전환되어 N-소오스/드레인 영역(64)과 N-웰(56)이 접촉되지 않는다. 추가적으로 P-플럭 영역(80)을 확보하기 위해서 상기 콘택홀(78) 형성시 상기 게이트전극(60)으로 부터는 일정거리 이격되고, 필드산화막(52)에는 근접하도록 P-플럭 영역(80)을 형성하는 것이 바람직하다.
제6f도는 배선층을 형성하는 단계를 도시한다.
상세하게는, 상기 반도체기판에 대해 450~900℃ 정도의 온도에서 급속 열처리 공정(Rapid Thermal Process; RTP) 또는 어닐링을 실시하여 P-플럭(80)에 주입된 불순물들을 활성화시킨다. 이어서, 결과물 전면에 알루미늄(A1)과 같은 배선 금속을 증착한 후 패터닝하여 배선층(82)을 형성함으로써 CMOS 트랜지스터를 완성한다.
이상 본 발명의 실시예에서는 NMOS 트랜지스터의 소오스/드레인에 P-플럭을 형성하는 경우에 대해 설명하였지만, 그 반대의 경우, 즉 PMOS 트랜지스터의 소오스/드레인에 N-플럭을 형성하는 경우, 또는 NMOS 및 PMOS의 소오스/드레인에 그 반대 도전형의 불순물로 도우프된 플럭을 형성하는 경우에도 해당된다.
제7도는 본 발명에 의한 씨모스(CMOS) 트랜지스터의 단면도로서 종래의 미스얼라인에 의해 P+활성영역이 N-소오스/드레인을 완전히 감싸지 못하였을 때와는 달리, 배선층 형성후, P-플럭(80)에 의해 N-소오스/드레인 영역(64) p형 플럭(80)으로 전환되어 N웰(56)과 N-소오스/드레인 영역(64)이 접촉되는 부위가 제거되었음을 알 수 있다.
특성 비교
제8도 내지 제11도는 본 발명과 종래의 방법을 적용하였을 때의 CMOS 트랜지스터의 여러 가지 특성을 비교하여 나타낸 그래프들로서, 각각 P-플럭이온 주입후 800℃에서 30분간 어닐링을 실시한 후의 데이터들을 나타낸다.
제8도는 본 발명에 따라 콘택홀 형성 후 P-플럭 이온주입을 실시한 경우와 종래 공정의 전기적 저항 특성을 나타낸 그래프로서, 소오스/드레인에 반대 도전형의 플럭 이온주입을 실시하여도 전기적 저항특성에는 무관함을 나타낸다.
제9도는 본 발명에 따라 P-플럭 이온주입을 실시한 경우와 종래 공정의 접합 브레이크다운 전압(junction breakdown voltage; BV) 특성을 나타낸 그래프로서, 접합 브레이크다운 전압 특성에 큰 변호가 없음을 나타낸다.
제10도는 본 발명에 따라 P-플럭 이온주입을 실시한 경우와 종래 공정의 접합 누설전류 특성을 나타낸 그래프로서, P-플럭 이온주입에 의해 접합 하부의 전계가 감소됨으로써 N+소오스/드레인과 P+소오스/드레인 모두 접합 누설전류가 개선됨을 나타낸다.
제11도는 본 발명에 따라 P-플럭 이온주입을 실시한 경우와 종래 공정의 64M DRAM에서의 VBB페일(fail)을 비교한 그래프로서, 본 발명을 적용할 경우 종래에 비해 6배 정도까지 감소되어 수율이 향상될 수 있음을 나타낸다.
상술한 본 발명에 의한 씨모스(CMOS) 트랜지스터 및 그 제조방법에 따르면, NMOS 또는 PMOS 트랜지스터의 소오스/드레인 중 적어도 어느 한 영역 내에, 인접하는 웰과 소오스/드레인이 접촉되지 않도록 그 반대 도전형의 플럭을 형성함으로써 종래의 문제점을 해결할 수 있다. 즉, 예를 들어 NMOS의 소오스/드레인에 P-플럭을 형성할 경우, N-웰과 인접한 부위의 N+소오스/드레인을 완전히 감싸고 N-소오스/드레인 영역보다 도핑농도가 높은 P-플럭은 N웰에 인접한 N-소오스/드레인 영역을 보상하여 P형 영역으로 전환시킴으로서 소오스/드레인 또는 인접하는 웰의 불순물들이 확산되거나, 활성영역의 미스얼라인이 발생해도 소오스/드레인과 웰이 접촉되는 현상이 발생하지 않으므로, 소자의 오동작을 방지할 수 있다. 따라서, 본 발명의 적용할 경우 소자의 전기적 특성의 개선과 함께, 수율을 향상시킬 수 있는 장점이 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
Claims (11)
- 반도체기판에 형성된 N-웰 및 P-웰; 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트와, 상기 게이트 양측의 웰 내에 형성된 소오스/드레인을 각각 구비하는 NMOS 및 PMOS 트랜지스터; 상기 NMOS 및 PMOS 트랜지스터의 소오스/드레인 상부에 형성되며, 상기 소오스/드레인과 배선층을 연결하기 위한 콘택홀들; 및 상기 NMOS 및 PMOS 트랜지스터의 소오스/드레인 중 적어도 어느 하나에, 그 상부에 형성된 콘택홀에 자기정합되며, 그 소오스/드레인과 반대 도전형의 제1 불순물층을 구비하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터.
- 제1항에 있어서, 상기 제1불순물층은 NMOS 트랜지스터의 소오스/드레인내에 형성되어 있는 P형 불순물층인 것을 특징으로 하는 씨모스(CMOS) 트랜지스터.
- 제2항에 있어서, 상기 NMOS 트랜지스터의 소오스/드레인은 채널측으로부터는 N-/N+/P형의 순서로 불순물층이 형성되고, N-웰 측으로부터는 상기 제1불순물층이 상기 N+불순물층을 완전히 감싸는 모양으로 형성되는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터.
- 제3항에 있어서, 상기 N-불순물층은 제1불순물층은 1.0×1013~5.0×1013이온/㎠의 농도로 도우프되어 있고, 상기 제1불순물층은 상기 N-불순물층의 농도의 1.5배의 농도로 도우프되어 있는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터.
- 반도체기판에 활성영역 및 비활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체기판에 N-웰 및 P-웰을 형성하는 단계; 상기 N-웰 및 P-웰이 형성된 반도체기판 상에 게이트절연막을 개재한 게이트전극을 형성하는 단계; 상기 게이트전극 양측의 N-웰 및 P-웰 내에 N형 및 P형의 소오스/드레인을 각각 형성하는 단계; 결과물 상에 층간절연막을 형성하는 단계; 상기 소오스/드레인 상부에 형성된 상기 층간절연막을 식각하여 소오스/드레인과 배선층을 연결하는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 불순물 이온을 주입함으로써 상기 NMOS 및 PMOS 트랜지스터의 소오스/드레인 중 적어도 어느 한 영역내에, 그 소오스/드레인과 반대 도전형의 제1불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 게이트전극을 형성하는 단계 이후에, 상기 게이트전극을 마스크로 사용하여 상기 반도체기판의 전면에 N형의 불순물을 저농도로 주입하는 단계를 추가하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 N형의 불순물 이온을 1.0×1013~5.0×1013이온/㎠의 농도로 주입하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제1불순물층을 형성하기 위한 불순물 이온은 1.0×1013~1.0×1015이온/㎠의 농도로 주입하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제1불순물층을 형성하는 단계에서 상기 콘택홀을 통해 반도체기판의 전면에 불순물 이온을 주입하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 제1불순물층을 형성하는 단계는, 사진공정에 의해 NMOS 또는 PMOS 영역을 한정한 후, 상기 한정된 NMOS 또는 PMOS 영역에만 반대 도전형의 불순물을 주입하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
- 제5항, 제8항 내지 제10항 중의 적어도 어느 한 항에 있어서, 상기 불순물 이온을 주입하는 단계 이후에, 450~900℃ 정도의 온도에서 고속 열처리 공정(RTP) 또는 어닐링을 실시하는 단계를 추가하는 것을 특징으로 하는 씨모스(CMOS) 트랜지스터의 제조방법.
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