JPH02224414A - 信号変換器 - Google Patents
信号変換器Info
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- JPH02224414A JPH02224414A JP89329389A JP32938989A JPH02224414A JP H02224414 A JPH02224414 A JP H02224414A JP 89329389 A JP89329389 A JP 89329389A JP 32938989 A JP32938989 A JP 32938989A JP H02224414 A JPH02224414 A JP H02224414A
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- 238000006243 chemical reaction Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ＥＣＬ信号をＣＭＯ３信号に変換する信号変
換器、特に標準的なＶＬＳＩ（大規模集積回路）のＣＭ
ＯＳプロセス技術を用いて単一のチップに集積化し得る
信号変換器に関する。
換器、特に標準的なＶＬＳＩ（大規模集積回路）のＣＭ
ＯＳプロセス技術を用いて単一のチップに集積化し得る
信号変換器に関する。
［従来の技術及び発明が解決しようとする課題］ある論
理ファミリーの信号レベルを他の論理ファミリーの信号
レベルに変換することは周知の技術である。ＥＣＬ （
エミッタ結合論理）信号レベルをＣＭＯ３（相補型金属
酸化物半導体）信号レベルに変換する為の従来の信号変
換器を第３図に示している。この信号変換器（１０）は
、データ（ＥＣＬデータ入力）及びクロック信号（ＥＣ
Ｌクロック及びＥＣＬ反転クロック）を変換する。
理ファミリーの信号レベルを他の論理ファミリーの信号
レベルに変換することは周知の技術である。ＥＣＬ （
エミッタ結合論理）信号レベルをＣＭＯ３（相補型金属
酸化物半導体）信号レベルに変換する為の従来の信号変
換器を第３図に示している。この信号変換器（１０）は
、データ（ＥＣＬデータ入力）及びクロック信号（ＥＣ
Ｌクロック及びＥＣＬ反転クロック）を変換する。
ＥＣＬデータ入力は、レベル・シフトされた後、基準電
圧と比較されて変換される。この基準電圧（バンドギャ
ップ基準電圧）は、外部のバイポーラ回路（図示せず）
より供給される。レベル・シフト回路（１２）及び（１
４）は、入力を４ボルド正°方向にレベルシフトするこ
とにより、ＣＭＯ８比較器（２０）がこれら２つのレベ
ルを比較し、ＣＭＯＳデータ出力を発生出来るようにし
ている。
圧と比較されて変換される。この基準電圧（バンドギャ
ップ基準電圧）は、外部のバイポーラ回路（図示せず）
より供給される。レベル・シフト回路（１２）及び（１
４）は、入力を４ボルド正°方向にレベルシフトするこ
とにより、ＣＭＯ８比較器（２０）がこれら２つのレベ
ルを比較し、ＣＭＯＳデータ出力を発生出来るようにし
ている。
クロック信号の変換もレベル・シフト回路（１６）及び
（１８）並びにＣＭＯ３比較器（２２）を用いて同様に
行われる。クロック信号の変換の場合に限れば、交互に
位相の変化するクロック信号が比較器の基準となるので
、外部からのバンドギャップ基準電圧は不必要である。
（１８）並びにＣＭＯ３比較器（２２）を用いて同様に
行われる。クロック信号の変換の場合に限れば、交互に
位相の変化するクロック信号が比較器の基準となるので
、外部からのバンドギャップ基準電圧は不必要である。
一般に、レベル・シフト回路（１２〉、（１４）、（１
６）及び（１８）は、ゼナー・ダイオードであり、他の
ＣＭＯ３回路と同様にＣＭＯ３比較器（２０）及び（２
２）を含む集積回路の外部に設けられている。ＣＭＯ３
回路は、＋５ボルト及び接地電位を用いて動作するのが
普通であるが、外部バンドギャップ基準電圧回路は負電
圧を発生するので、負電源を追加する必要がある。
６）及び（１８）は、ゼナー・ダイオードであり、他の
ＣＭＯ３回路と同様にＣＭＯ３比較器（２０）及び（２
２）を含む集積回路の外部に設けられている。ＣＭＯ３
回路は、＋５ボルト及び接地電位を用いて動作するのが
普通であるが、外部バンドギャップ基準電圧回路は負電
圧を発生するので、負電源を追加する必要がある。
従って、本発明の目的は、従来のようにバンドギャップ
基準電圧回路を必要とせず、レベル・シフト回路をＶＬ
Ｓ ＩのＣＭ ＯＳプロセスで形成することにより、単
一の電源電圧で動作する単一のチップの中に他のＣＭＯ
３回路と共に集積可能な信号変換器を提供することであ
る。
基準電圧回路を必要とせず、レベル・シフト回路をＶＬ
Ｓ ＩのＣＭ ＯＳプロセスで形成することにより、単
一の電源電圧で動作する単一のチップの中に他のＣＭＯ
３回路と共に集積可能な信号変換器を提供することであ
る。
［課題を解決するための手段及び作用］本発明によれば
、ＥＣＬ信号をＣＭＯ３信号に変換する信号変換器を提
供している。この信号変換器は、差動ＥＣＬクロックの
入力及びＥＣＬデータの入力を有する。基準電圧は、レ
ベル・シフトされた差動ＥＣＬクロック信号を分圧器を
用いて平均化することにより得られる。この基準電圧及
びレベル・シフトされたＥＣＬデータ入力が０ＭＯ５比
較器で比較され、ＣＭＯ３のデータ出力が得られる。レ
ベル・シフト回路、比較器及び分圧器は、総て標準ＶＬ
Ｓ ＩのＣＭＯＳプロセス技法により集積化することが
可能で、且つこの集積回路は、単一の電源電圧により動
作し得る。
、ＥＣＬ信号をＣＭＯ３信号に変換する信号変換器を提
供している。この信号変換器は、差動ＥＣＬクロックの
入力及びＥＣＬデータの入力を有する。基準電圧は、レ
ベル・シフトされた差動ＥＣＬクロック信号を分圧器を
用いて平均化することにより得られる。この基準電圧及
びレベル・シフトされたＥＣＬデータ入力が０ＭＯ５比
較器で比較され、ＣＭＯ３のデータ出力が得られる。レ
ベル・シフト回路、比較器及び分圧器は、総て標準ＶＬ
Ｓ ＩのＣＭＯＳプロセス技法により集積化することが
可能で、且つこの集積回路は、単一の電源電圧により動
作し得る。
［実施例］
第１図は、ＥＣＬ論理レベル信号をＣＭＯ３論理レベル
信号に変換する本発明の信号変換器の一実施例の回路図
である。信号変換器（２４）は、データ（ＥＣＬデータ
入カ）及びクロック信号（ＥＣＬクロック及びＥＣＬ反
転クロック）の両方の信号を変換する。レベル・シフト
回路（１６）及び（１８）は、夫々のクロック入力を４
ボルト正方向にレベルをシフトし、これら２つのレベル
・シフトされたクロック信号をＣＭＯ３比較器〈２２）
が比較することによりＣＭＯ３に適したクロック信号（
ＣＭＯＳクロック出力）が発生する。この位相が交番す
るクロック信号が比較器（２２）の基準電圧となる。こ
の位相が交番するクロック信号は、抵抗器（２６）及び
（２８）から成る分圧器にも入力される。この分圧器の
出力は、レベル・シフトされたＥＣＬ信号の高電圧値及
びレベル・シフトされたＥＣＬ信号の低電圧値の中間の
基準電圧を与える。
信号に変換する本発明の信号変換器の一実施例の回路図
である。信号変換器（２４）は、データ（ＥＣＬデータ
入カ）及びクロック信号（ＥＣＬクロック及びＥＣＬ反
転クロック）の両方の信号を変換する。レベル・シフト
回路（１６）及び（１８）は、夫々のクロック入力を４
ボルト正方向にレベルをシフトし、これら２つのレベル
・シフトされたクロック信号をＣＭＯ３比較器〈２２）
が比較することによりＣＭＯ３に適したクロック信号（
ＣＭＯＳクロック出力）が発生する。この位相が交番す
るクロック信号が比較器（２２）の基準電圧となる。こ
の位相が交番するクロック信号は、抵抗器（２６）及び
（２８）から成る分圧器にも入力される。この分圧器の
出力は、レベル・シフトされたＥＣＬ信号の高電圧値及
びレベル・シフトされたＥＣＬ信号の低電圧値の中間の
基準電圧を与える。
この基準電圧が発生されると、ＣＭＯＳデータ出力を発
生し得る。ＥＣＬデータ入力は、レベル・シフト回路（
１２）により４ボルト正方向にシフトされる。このシフ
トされたＥＣＬデータは、ＣＭＯ３比較器（２０）によ
り、分圧器から出力された基準電圧と比較される。この
ＣＭＯ３比較器（２０）の出力がＣＭＯ３論理に適した
データ出力信号となる。分圧器から出力された基準電圧
は、集積回路内で多数のＥＣＬデータ人力の変換のため
に共通使用しても良い。この分圧器から出力された基準
電圧を集積回路内で共通使用することにより、回路全体
のノイズを低減することができる。
生し得る。ＥＣＬデータ入力は、レベル・シフト回路（
１２）により４ボルト正方向にシフトされる。このシフ
トされたＥＣＬデータは、ＣＭＯ３比較器（２０）によ
り、分圧器から出力された基準電圧と比較される。この
ＣＭＯ３比較器（２０）の出力がＣＭＯ３論理に適した
データ出力信号となる。分圧器から出力された基準電圧
は、集積回路内で多数のＥＣＬデータ人力の変換のため
に共通使用しても良い。この分圧器から出力された基準
電圧を集積回路内で共通使用することにより、回路全体
のノイズを低減することができる。
本発明によるＥＣＬ／ＣＭＯ３信号変換器を単一の集積
回路内に組み込むには、抵抗器（２６）及び（２８）、
比較器（２０）及び（２２）、並びにレベル・シフト回
路（１２）、（１６）及び（１８）は、標準的なＶＬＳ
Ｉ（ＩＩ）ＣＭＯＳブｏセスを用いて形成される。従っ
て、抵抗器（２６〉及び（２８）は、理論的には、Ｎウ
ェル、Ｐウェル又はポリシリコンの如きＩＣ抵抗器を用
いて形成すべきである。比較器（２０）及び（２２）は
、標準のＮチャネル及びＰチャネルのＣＭＯ５）ランジ
スタを用いて形成すべきである。この比較器は、信号変
換器（２４）又は、この信号変換器を一部として含む集
積回路の動作仕様に応じて設計される。
回路内に組み込むには、抵抗器（２６）及び（２８）、
比較器（２０）及び（２２）、並びにレベル・シフト回
路（１２）、（１６）及び（１８）は、標準的なＶＬＳ
Ｉ（ＩＩ）ＣＭＯＳブｏセスを用いて形成される。従っ
て、抵抗器（２６〉及び（２８）は、理論的には、Ｎウ
ェル、Ｐウェル又はポリシリコンの如きＩＣ抵抗器を用
いて形成すべきである。比較器（２０）及び（２２）は
、標準のＮチャネル及びＰチャネルのＣＭＯ５）ランジ
スタを用いて形成すべきである。この比較器は、信号変
換器（２４）又は、この信号変換器を一部として含む集
積回路の動作仕様に応じて設計される。
単一の電源によりＥＣＬ／ＣＭＯ３信号変換器を動作さ
せるには、レベル・シフト回路（１２）、（１６）及び
（１８）は、第２図に示した当業者には周知の回路が好
適である。第２図のレベル・シフト回路は、４つのＰチ
ャネルＣＭＯ３型電界効果トランジスタ（３２）、（３
４）、・ （３６）及び（３８）を含んでいる。トラン
ジスタ（３２）及び（３４）は、トランジスタ（３６）
のゲートをバイアスするバイアス電圧を発生する分圧器
を構成している。従って、トランジスタ（３６）は、対
応する一定のドレイン電流を発生する飽和領域にバイア
スされる。トランジスタ （３８）のゲート及びドレイ
ンは、ダイオード接続形式で相互接続され、トランジス
タ（３６）のドレイン電流と共に、ＥＣＬ入力端子（４
０）及びレベル・シフト出力端子（４２）間で４ボルト
正方向にレベル・シフトされる。ＥＣＬ入力端子（４０
）には、ＥＣＬレベル電圧（約−１，８〜−１ボルト）
が供給されるが、レベル・シフト回路は、電源が接地電
位（０ボルト）から５ボルトの間で動作するＣＭＯ３集
積回路に組み込まれるという点に留意することが大切で
ある。よって、回路内のどのトランジスタのソース及び
ドレイン間には高々５ボルトが印加されるのみであり、
ソース又はドレインとＮウェル又は基板との接合間にも
高々８ボルトが印加されるに過ぎない。このような電圧
は、集積化されたＣＭＯ３回路が高い信頼性で動作する
範囲の電圧である。所望により更に電源を安定化させる
為に、ダイオード接続したＰチャネルのトランジスタを
トランジスタ （３２）のソースと５ボルトの電源との
間に追加しても良い。
せるには、レベル・シフト回路（１２）、（１６）及び
（１８）は、第２図に示した当業者には周知の回路が好
適である。第２図のレベル・シフト回路は、４つのＰチ
ャネルＣＭＯ３型電界効果トランジスタ（３２）、（３
４）、・ （３６）及び（３８）を含んでいる。トラン
ジスタ（３２）及び（３４）は、トランジスタ（３６）
のゲートをバイアスするバイアス電圧を発生する分圧器
を構成している。従って、トランジスタ（３６）は、対
応する一定のドレイン電流を発生する飽和領域にバイア
スされる。トランジスタ （３８）のゲート及びドレイ
ンは、ダイオード接続形式で相互接続され、トランジス
タ（３６）のドレイン電流と共に、ＥＣＬ入力端子（４
０）及びレベル・シフト出力端子（４２）間で４ボルト
正方向にレベル・シフトされる。ＥＣＬ入力端子（４０
）には、ＥＣＬレベル電圧（約−１，８〜−１ボルト）
が供給されるが、レベル・シフト回路は、電源が接地電
位（０ボルト）から５ボルトの間で動作するＣＭＯ３集
積回路に組み込まれるという点に留意することが大切で
ある。よって、回路内のどのトランジスタのソース及び
ドレイン間には高々５ボルトが印加されるのみであり、
ソース又はドレインとＮウェル又は基板との接合間にも
高々８ボルトが印加されるに過ぎない。このような電圧
は、集積化されたＣＭＯ３回路が高い信頼性で動作する
範囲の電圧である。所望により更に電源を安定化させる
為に、ダイオード接続したＰチャネルのトランジスタを
トランジスタ （３２）のソースと５ボルトの電源との
間に追加しても良い。
従って、本発明の信号変換器は、別のバンドギャップ基
準電圧源を必要とせず、又は外部レベル・シフト回路無
しで実現することが出来る。この信号変換器は、標準Ｃ
ＭＯＳプロセスを用いて単一のチップ内に集積化可能で
、単一の５ボルト電源により駆動することも出来る。
準電圧源を必要とせず、又は外部レベル・シフト回路無
しで実現することが出来る。この信号変換器は、標準Ｃ
ＭＯＳプロセスを用いて単一のチップ内に集積化可能で
、単一の５ボルト電源により駆動することも出来る。
以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。
［発明の効果］
本発明の信号変換器は、従来のようにバンドギャップ基
準電圧回路を必要とせず、ＥＣＬクロック信号及び反転
ＥＣＬ信号をレベル・シフトさせた信号から基準信号を
発生させ、この基準信号をレベル・シフトさせたデータ
信号と比較することによりＣＭＯ３信号を発生しており
、構成が簡単となる。また、単一の電源で駆動可能なの
で、容易に他のＣＭＯ３回路と共に単一チップ中に集積
化可能である。
準電圧回路を必要とせず、ＥＣＬクロック信号及び反転
ＥＣＬ信号をレベル・シフトさせた信号から基準信号を
発生させ、この基準信号をレベル・シフトさせたデータ
信号と比較することによりＣＭＯ３信号を発生しており
、構成が簡単となる。また、単一の電源で駆動可能なの
で、容易に他のＣＭＯ３回路と共に単一チップ中に集積
化可能である。
第１図は、本発明の信号変換器の一実施例のブロック図
、第２図は、第１図のレベル・シフト回路の好適な実施
例の回路図、第３図は、従来の信号変換器のブロック図
である。 ：データ・シフト手段 ：第１クロック・シフト手段 ：第２クロック・シフト手段 及び（２８）：分圧手段 ：比較手段
、第２図は、第１図のレベル・シフト回路の好適な実施
例の回路図、第３図は、従来の信号変換器のブロック図
である。 ：データ・シフト手段 ：第１クロック・シフト手段 ：第２クロック・シフト手段 及び（２８）：分圧手段 ：比較手段
Claims (1)
- 【特許請求の範囲】 単一の電源によって駆動される信号変換器であって、 ＥＣＬデータ信号をレベル・シフトさせるデータ・シフ
ト手段と、 ＥＣＬクロック信号をレベル・シフトさせる第１クロッ
ク・シフト手段と、 反転ＥＣＬクロック信号をレベル・シフトさせる第２ク
ロック・シフト手段と、 上記第１及び第２クロック・シフト手段の出力を分圧し
て、基準信号を発生する分圧手段と、上記基準信号及び
上記データ・シフト手段の出力信号とを比較し、ＣＭＯ
Ｓデータ信号を発生する比較手段とを具えることを特徴
とする信号変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US287826 | 1988-12-20 | ||
| US07/287,826 US4891535A (en) | 1988-12-20 | 1988-12-20 | Single supply ECL to CMOS converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224414A true JPH02224414A (ja) | 1990-09-06 |
| JPH0795679B2 JPH0795679B2 (ja) | 1995-10-11 |
Family
ID=23104525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329389A Expired - Lifetime JPH0795679B2 (ja) | 1988-12-20 | 1989-12-19 | 信号変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4891535A (ja) |
| EP (1) | EP0375123B1 (ja) |
| JP (1) | JPH0795679B2 (ja) |
| DE (1) | DE68917444T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01265718A (ja) * | 1988-04-18 | 1989-10-23 | Toshiba Corp | シュミットトリガ回路 |
| JP2549729B2 (ja) * | 1989-04-26 | 1996-10-30 | 株式会社東芝 | 半導体集積回路 |
| US5155391A (en) * | 1990-10-22 | 1992-10-13 | National Semiconductor Corporation | Synchronous internal clock distribution |
| US5160859A (en) * | 1990-10-22 | 1992-11-03 | National Semiconductor Corporation | Synchronous internal clock distribution |
| US5450024A (en) * | 1994-01-19 | 1995-09-12 | Alcatel Network Systems, Inc. | ECL to CMOS signal converter circuit including toggle-fault detection |
| US6211699B1 (en) | 1999-04-14 | 2001-04-03 | Micro Linear Corporation | High performance CML to CMOS converter |
| JP3252830B2 (ja) * | 1999-05-28 | 2002-02-04 | 日本電気株式会社 | レベル変換回路 |
| CH695956A5 (fr) | 2001-04-02 | 2006-10-31 | Agabekov Sa | Elément d'éclairage. |
| KR100933677B1 (ko) * | 2008-04-30 | 2009-12-23 | 주식회사 하이닉스반도체 | 반도체 소자 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0101571B1 (en) * | 1982-07-30 | 1987-01-28 | Kabushiki Kaisha Toshiba | Differential voltage amplifier |
| JPS60173922A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 変換回路 |
| JPH0644705B2 (ja) * | 1984-07-20 | 1994-06-08 | 株式会社日立製作所 | 半導体回路 |
| CA1241707A (en) * | 1985-02-13 | 1988-09-06 | John G. Hogeboom | Digital line receiver |
| US4719372A (en) * | 1986-02-03 | 1988-01-12 | International Business Machines Corporation | Multiplying interface circuit for level shifting between FET and TTL levels |
| EP0270296A3 (en) * | 1986-12-01 | 1990-02-07 | Fujitsu Limited | Semiconductor logic circuit |
| US4700087A (en) * | 1986-12-23 | 1987-10-13 | Tektronix, Inc. | Logic signal level conversion circuit |
| US4761567A (en) * | 1987-05-20 | 1988-08-02 | Advanced Micro Devices, Inc. | Clock scheme for VLSI systems |
| US4767951A (en) * | 1987-06-30 | 1988-08-30 | Hewlett-Packard Company | ECL to NMOS converter |
| US4849659A (en) * | 1987-12-15 | 1989-07-18 | North American Philips Corporation, Signetics Division | Emitter-coupled logic circuit with three-state capability |
-
1988
- 1988-12-20 US US07/287,826 patent/US4891535A/en not_active Expired - Lifetime
-
1989
- 1989-10-18 DE DE68917444T patent/DE68917444T2/de not_active Expired - Fee Related
- 1989-10-18 EP EP89310736A patent/EP0375123B1/en not_active Expired - Lifetime
- 1989-12-19 JP JP1329389A patent/JPH0795679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0375123B1 (en) | 1994-08-10 |
| US4891535A (en) | 1990-01-02 |
| DE68917444T2 (de) | 1995-05-04 |
| EP0375123A2 (en) | 1990-06-27 |
| JPH0795679B2 (ja) | 1995-10-11 |
| DE68917444D1 (de) | 1994-09-15 |
| EP0375123A3 (en) | 1990-12-05 |
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