JPS60173922A - 変換回路 - Google Patents
変換回路Info
- Publication number
- JPS60173922A JPS60173922A JP2900784A JP2900784A JPS60173922A JP S60173922 A JPS60173922 A JP S60173922A JP 2900784 A JP2900784 A JP 2900784A JP 2900784 A JP2900784 A JP 2900784A JP S60173922 A JPS60173922 A JP S60173922A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output voltage
- output
- terminal
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａｌ 発明の技術分野
本発明は変換回路に係り、特にパルス幅・アナログ電圧
変換回路に使用する変換回路に関するものである。
変換回路に使用する変換回路に関するものである。
例を示す図である。
図中、ｌはエミッタカップルド１コシツク・ゲートを、
２は低域ろ波器を、３は差動増幅器を、４は可変抵抗器
を、５は抵抗器を、６〜８は端子をそれぞれ示す。
２は低域ろ波器を、３は差動増幅器を、４は可変抵抗器
を、５は抵抗器を、６〜８は端子をそれぞれ示す。
第１図に示す回路は次の様に動作する。即ち、エミッタ
カソプルドロジソク・ゲー＋−＜以下［ＣＬゲートと省
略）１の端子０から情報によってマーク率の変化したパ
ルスが出力される。このパルスは低域ろ波器２で変化し
たマーク率に比例した直流分が取出され差動増幅器３の
端子■に加えられる。
カソプルドロジソク・ゲー＋−＜以下［ＣＬゲートと省
略）１の端子０から情報によってマーク率の変化したパ
ルスが出力される。このパルスは低域ろ波器２で変化し
たマーク率に比例した直流分が取出され差動増幅器３の
端子■に加えられる。
一方、端子７よりの直流電圧を可変抵抗器４で分圧した
直流電圧を基準直流電圧として差動増幅器３の端子■に
加える。この基準直流電圧は例えば端子０からマーク率
約５０％のパルスが出力された時に差動増幅器３の出力
電圧が０になる値で、マーク率が変化すれば０を中心に
して上下に変化した直流電圧が得られる様にする。
直流電圧を基準直流電圧として差動増幅器３の端子■に
加える。この基準直流電圧は例えば端子０からマーク率
約５０％のパルスが出力された時に差動増幅器３の出力
電圧が０になる値で、マーク率が変化すれば０を中心に
して上下に変化した直流電圧が得られる様にする。
第２図はパルス・アナログ電圧変換回路の別の実施例を
示す。
示す。
１及び１０ばＩＥＣＬＥＣ上を、２及び１１は低域ろ波
器を、３は差動増幅器を、５及び１２は抵抗器を、端子
６，８及び１３は端子をそれぞれ示す。
器を、３は差動増幅器を、５及び１２は抵抗器を、端子
６，８及び１３は端子をそれぞれ示す。
第２図の動作は次の様である。Ｒｌｊち、ＥＣＬケート
１０の１瑞子０から當に出力されているマーフィシ５０
％のパルスは低域ろ波器１１て直流分が抽出されて基準
直流電圧として差動増幅器３の端子■に加えられる。
１０の１瑞子０から當に出力されているマーフィシ５０
％のパルスは低域ろ波器１１て直流分が抽出されて基準
直流電圧として差動増幅器３の端子■に加えられる。
一方、Ｆ、ＣＩ、ゲート１の端子口がらマーり率の変化
したパルスが低域ろ波器２をｉＪｌつて差動増幅器３の
端子■に加えられる。
したパルスが低域ろ波器２をｉＪｌつて差動増幅器３の
端子■に加えられる。
そこで、差動増幅器３の出力電圧は前記の様にマーク率
５０％の点の出力電圧を中心として一ヒ下に変化する事
になる。
５０％の点の出力電圧を中心として一ヒ下に変化する事
になる。
以上の説明はＥＣ１，ゲー目及び１０の出力電圧のハラ
・ンキ及び周囲温度は一定としている。
・ンキ及び周囲温度は一定としている。
しかし、［Ｃ１、ゲートの出力電圧は例えばルヘルの時
は約−１，６５〜−１，８５Ｖの間に、０レベルの時は
約−１，３ｖ以下になっていればよいので、出力電圧は
成る幅を持っているし、又この値は温度に依この様な変
動は第１図及び第２図の回路に次の様に影響を与える。
は約−１，６５〜−１，８５Ｖの間に、０レベルの時は
約−１，３ｖ以下になっていればよいので、出力電圧は
成る幅を持っているし、又この値は温度に依この様な変
動は第１図及び第２図の回路に次の様に影響を与える。
第１図の場合、ＥＣＬゲートが多数ある時は前記の様に
それぞれのＥＣＬゲートの出力電圧は異るの、で、基準
直流電圧は可変抵抗器等で一つ一つ設定しなければなら
ない。又、温度補償は行っていないので差動増幅器の出
力電圧が温度変化により変動すると云う問題があった。
それぞれのＥＣＬゲートの出力電圧は異るの、で、基準
直流電圧は可変抵抗器等で一つ一つ設定しなければなら
ない。又、温度補償は行っていないので差動増幅器の出
力電圧が温度変化により変動すると云う問題があった。
第２図の場合、差動増幅器３でＥＣＩ、ゲ−１・１及び
］０の出力電圧の差を取るので２つの出力電圧の温度依
存分は補償される。
］０の出力電圧の差を取るので２つの出力電圧の温度依
存分は補償される。
しかし、第１図の回路に比べてｌＥＣ１，ゲーＩ・の数
が２倍必要となる。しかも、ＥＣＩ、ゲート１と１０が
別々になっているので各ＲＣｌゲ−Ｉ〜の出力電圧のバ
ラ′ンキが発生し、又ＥＣＬゲート１と１０の周囲温度
が異なると温度補償が崩れるという問題があった。
が２倍必要となる。しかも、ＥＣＩ、ゲート１と１０が
別々になっているので各ＲＣｌゲ−Ｉ〜の出力電圧のバ
ラ′ンキが発生し、又ＥＣＬゲート１と１０の周囲温度
が異なると温度補償が崩れるという問題があった。
ｔｅｌ 発明の目的
本発明は上記従来技術の問題に鑑みなされたものであっ
て、パルス幅・アナログ電圧変換の際に温度変動及び出
力電圧のバラツキの影響の少ない変換回路を提イ」（す
る事を目的としている。
て、パルス幅・アナログ電圧変換の際に温度変動及び出
力電圧のバラツキの影響の少ない変換回路を提イ」（す
る事を目的としている。
（ｄｌ 発明の構成
それぞれ低域路波器を通過したエミッタカップルｊロジ
ック・ゲートの相補形出力電圧の平均電圧を取出して差
動増幅器の第１の端子に入力する第１の手段と、該相補
形出力電圧の何れか一つの出力電圧を低域ろ波器をｉｆ
ｆ！シて該差動増幅器の第２の端子に入力する手段と、
該差動増幅器の出力端子から出力を取出す第３の手段と
からなる事を特徴とする変換回路を提（Ｊ（する事によ
り達成される。
ック・ゲートの相補形出力電圧の平均電圧を取出して差
動増幅器の第１の端子に入力する第１の手段と、該相補
形出力電圧の何れか一つの出力電圧を低域ろ波器をｉｆ
ｆ！シて該差動増幅器の第２の端子に入力する手段と、
該差動増幅器の出力端子から出力を取出す第３の手段と
からなる事を特徴とする変換回路を提（Ｊ（する事によ
り達成される。
（Ｃ４）発明の実施例
第３図は本発明の一実施例を示す図である。
図中、３は差動増幅器を、５． ］２．２１〜２７ば抵
抗器を、２０はＲＣｌ、ゲー１−を、２８及び２９はコ
ンデンサを、２〕は第１の手段を、２は第２の手段をそ
れぞれ示す。
抗器を、２０はＲＣｌ、ゲー１−を、２８及び２９はコ
ンデンサを、２〕は第１の手段を、２は第２の手段をそ
れぞれ示す。
第３図の動作は次の様である。
ＥＣＬゲート２０の端子０及び０からマーク率の変化す
る２つの相？１１１形出力電圧の中点の電圧を、抵抗器
２１と２２及びコンデンサ２９で構成された低域ろ波器
から取出す。そして、この１１点の電圧を１１（抗器２
３及び２４を介して差動増幅器３の端子−■に加える。
る２つの相？１１１形出力電圧の中点の電圧を、抵抗器
２１と２２及びコンデンサ２９で構成された低域ろ波器
から取出す。そして、この１１点の電圧を１１（抗器２
３及び２４を介して差動増幅器３の端子−■に加える。
一方、端子０または０の何方力用っの端子（例えばａ）
の出力電圧を抵抗器２６及び′：Ｉンデンザ２Ｂからな
る低域ろ波器に加えた事に依って得られた、マーク率に
対応する直流電圧を差υＪ増幅器３の端子■に入力する
。そこで、入力された２つの直流電圧の差に対応する出
力電圧を出力Ｉ７ｉ；ｉ子６に取出す事ができる。
の出力電圧を抵抗器２６及び′：Ｉンデンザ２Ｂからな
る低域ろ波器に加えた事に依って得られた、マーク率に
対応する直流電圧を差υＪ増幅器３の端子■に入力する
。そこで、入力された２つの直流電圧の差に対応する出
力電圧を出力Ｉ７ｉ；ｉ子６に取出す事ができる。
（ｆｌ 発明の詳細
な説明した様に本発明によれば、同−千、ブ上に形成さ
れた半導体素子は非常に類似した特性を有する素子て、
且つＥＣＬゲートが１−（）又は〇−１の変化に対して
相似性の良い波形を持つことを利用して、端子０及び正
からの相？１１１形出カ電圧の中点を取る事によりＥＣ
Ｌゲートのマーク率５０％の時の低域ろ波器の出力電圧
に対応し、且つ出力電圧のバラツキや温度変化に追従す
る基準直流電圧を得て、これに゛よりＥＣＬゲート出力
電圧のバラツキ及び温度特性を軽減する様にしているの
で、回路構成が簡単で且つ素子の数が少ない。
れた半導体素子は非常に類似した特性を有する素子て、
且つＥＣＬゲートが１−（）又は〇−１の変化に対して
相似性の良い波形を持つことを利用して、端子０及び正
からの相？１１１形出カ電圧の中点を取る事によりＥＣ
Ｌゲートのマーク率５０％の時の低域ろ波器の出力電圧
に対応し、且つ出力電圧のバラツキや温度変化に追従す
る基準直流電圧を得て、これに゛よりＥＣＬゲート出力
電圧のバラツキ及び温度特性を軽減する様にしているの
で、回路構成が簡単で且つ素子の数が少ない。
又、抵抗器２１及び２２を精度よく作れば基準直流電圧
設定の為の調整は不要になる。
設定の為の調整は不要になる。
第１図は変換回路の従来例を、第２図は変換回路の別の
従来例を、第３図は本発明の一実施例をそれぞれ示す。 図中、２０はＥＣＬゲートを、５．１２．２１〜２７は
抵抗器を、２８及び２９はコンデンサを、３は差動増幅
器を、６．８及び１３はそれぞれ端子を示す。 嘉 １ 図 茅 ２ 図
従来例を、第３図は本発明の一実施例をそれぞれ示す。 図中、２０はＥＣＬゲートを、５．１２．２１〜２７は
抵抗器を、２８及び２９はコンデンサを、３は差動増幅
器を、６．８及び１３はそれぞれ端子を示す。 嘉 １ 図 茅 ２ 図
Claims (1)
- それぞれ低域ろ波器を通過したエミノタカップルドロジ
ソク・ゲートの相補形出力電圧の平均電圧を取出して差
動増幅器の第１の端子に入力する第１の手段と、該相補
形出力電圧の何れか１つの出力電圧を低域ろ波器を通し
て該差動増幅器の第２の端子に入力する第２の手段と、
該差動増幅器の出力端子から出力を取出す第３の手段と
からなる事を特徴とする変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2900784A JPS60173922A (ja) | 1984-02-17 | 1984-02-17 | 変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2900784A JPS60173922A (ja) | 1984-02-17 | 1984-02-17 | 変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173922A true JPS60173922A (ja) | 1985-09-07 |
| JPH034133B2 JPH034133B2 (ja) | 1991-01-22 |
Family
ID=12264345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2900784A Granted JPS60173922A (ja) | 1984-02-17 | 1984-02-17 | 変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173922A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0375123A2 (en) * | 1988-12-20 | 1990-06-27 | Tektronix Inc. | Single supply ecl to cmos converter |
| US5659423A (en) * | 1994-09-30 | 1997-08-19 | Donnelly Corporation | Modular variable reflectance mirror assembly |
| US6019475A (en) * | 1994-09-30 | 2000-02-01 | Donnelly Corporation | Modular rearview mirror assembly including an electronic control module |
-
1984
- 1984-02-17 JP JP2900784A patent/JPS60173922A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0375123A2 (en) * | 1988-12-20 | 1990-06-27 | Tektronix Inc. | Single supply ecl to cmos converter |
| US5659423A (en) * | 1994-09-30 | 1997-08-19 | Donnelly Corporation | Modular variable reflectance mirror assembly |
| US6019475A (en) * | 1994-09-30 | 2000-02-01 | Donnelly Corporation | Modular rearview mirror assembly including an electronic control module |
| US6217181B1 (en) | 1994-09-30 | 2001-04-17 | Donnelly Corporation | Modular rearview mirror assembly including an electronic control module |
| US7035678B2 (en) | 1994-09-30 | 2006-04-25 | Donnelly Corporation | Modular rearview mirror assembly including an electronic control module |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034133B2 (ja) | 1991-01-22 |
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