KR100933677B1

KR100933677B1 - 반도체 소자

Info

Publication number: KR100933677B1
Application number: KR1020080040903A
Authority: KR
Inventors: 도창호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-04-30
Filing date: 2008-04-30
Publication date: 2009-12-23
Also published as: KR20090114990A; US7724038B2; US7880510B2; US20100207663A1; US20090273373A1; TW200945358A; TWI378468B

Abstract

본 발명은 반도체 소자 내부에서 생성된 기준전압을 사용하여 반도체 소자로 입력되는 신호를 리시빙하기 위한 회로에 관한 것으로서, 정 클록 및 부 클록을 리시빙하여 내부클록으로서 출력하기 위한 클록 리시빙 부와, 정 클록단과 부 클록단의 전위레벨 차이를 예정된 비율로 분배하여 기준전압을 생성하기 위한 기준전압 생성부와, 상기 기준전압을 이용하여 외부에서 인가되는 신호를 리시빙하기 위한 입력 리시빙 부, 및 상기 내부클록에 상기 입력 리시빙 부의 출력신호를 동기화시키기 위한 동기화부를 구비하는 반도체 소자를 제공한다.

기준전압, 차동 클록, 동기화, 리시빙

Description

반도체 소자{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 소자로 입력되는 신호를 리시빙하기 위한 회로에 관한 것이며, 더 자세히는, 반도체 소자 내부에서 생성된 기준전압을 사용하여 반도체 소자로 입력되는 신호를 리시빙하기 위한 회로에 관한 것이다.

일반적인 반도체 소자에서 예정된 내부동작을 수행하기 위해서는, 반도체 소자 외부에서 각종 신호들, 예를 들면, 클록 신호 또는 커맨드 신호 그리고 데이터 신호 등을 입력받는 과정이 필요하다.

이때, 외부에서 입력되는 각종 신호들이 반도체 소자로 입력되기까지는, 외부에서 입력되는 각종 신호들이 생성되는 수단, 예를 들면, 반도체 소자에 인접한 컨트롤러 또는 사용자에 의해 직접적으로 제어받는 전기적인 회로로부터 예측할 수 없는 길이의 예측할 수 없는 물질로 이루어진 전송라인을 거쳐야 한다.

즉, 외부에서 입력되는 각종 신호들이 어디서 어떻게 생성되었건 간에 반도 체 소자로 입력되기 까지는 예측할 수 없는 다양한 노이즈에 의해 왜곡 및 변형이 일어날 수 있다.

따라서, 반도체 소자에서는 외부에서 입력되는 각종 신호들이 예정된 내부동작에 정상적으로 사용될 수 있도록 하기 위해서 외부에서 입력되는 각종 신호들을 리시빙하기 위한 리시버(receiver)를 포함하고 있다.

도 1은 종래기술에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로를 상세히 도시한 회로도이다.

도 1을 참조하면, 종래기술에 따라 외부에서 인가되는 신호(CLK, CLKb, OUT_SIG)를 리시빙(receiving)하기 위한 회로는, 그 구성은 유사하지만 서로 다른 두 가지 방식으로 외부에서 입력되는 신호들을 리시빙하는 것을 알 수 있다.

즉, 종래기술에 따라 외부에서 인가되는 신호(CLK, CLKb, OUT_SIG)를 리시빙(receiving)하기 위한 회로는, 정 클록(CLK)과 부 클록(CLKb)을 리시빙하여 내부클록(iCLK)로서 출력하기 위한 리시빙 회로(100) 및 외부에서 인가되는 기준전압(VREF_IN)의 전위레벨을 기준으로 외부에서 인가되는 신호(OUT_SIG)를 리시빙하여 내부신호(IN_SIG)로서 출력하기 위한 리시빙 회로(120)를 구비하는 것을 알 수 있다.

먼저, 서로 동일한 주파수를 갖되 그 위상이 서로 상반된 형태의 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)는, 정 입력단(+)으로 정 클록(CLK)를 인가받고 부 입력단(-)으로 부 클록(CLKb)을 입력받아 차동 증 폭(differential amplifier)하기 위한 차동증폭기(102)와, 차동증폭기(102)에서 출력되는 신호를 논리결정레벨을 기준으로 구동하여 내부클록(iCLK)으로서 출력하기 위한 클록 구동부(104)를 구비한다.

여기서, 차동증폭기(102)는, 게이트를 통해 인가되는 정 클록(CLK)의 전위레벨에 응답하여 드레인 접속된 드라이빙 노드(DVND)에서 소스 접속된 공통 노드(COMN)로 흐르는 전류량의 크기를 조절하기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 인가되는 부 클록(CLKb)의 전위레벨에 응답하여 드레인 접속된 출력노드(OUND)에서 소스 접속된 공통 노드(COMN)로 흐르는 전류량의 크기를 조절하기 위한 제2NMOS 트랜지스터(N2)와, 전원전압(VDD)단과 드라이빙 노드(DVND) 및 전원전압(VDD)단과 출력노드(OUND) 사이에 전류미러(current mirror) 형태로 접속되어 드라이빙 노드(DVND)에 흐르는 전류량의 크기와 출력노드(OUND)에 흐르는 전류량의 크기가 같아지도록 제어하는 제1 및 제2PMOS 트랜지스터(P1, P2), 및 게이트를 통해 인가되는 인에이블 신호(ENABLE)에 응답하여 드레인 접속된 공통노드(COMN)와 소스 접속된 접지전압(VSS)단 사이에 흐르는 전류량을 조절하기 위한 제3NMOS 트랜지스터(N3)를 구비한다.

또한, 클록 구동부(104)는, 게이트를 통해 인가되는 차동증폭기(102)의 출력노드(OUND)에 실린 신호(DFFER_AMP_VOL)에 응답하여 소스 접속된 전원전압(VDD)단에서 드레인 접속된 구동노드(KND)로 흐르는 전류량을 조절하기 위한 PMOS 트랜지스터(P3), 및 게이트를 통해 인가되는 차동증폭기(102)의 출력노드(OUND)에 실린 신호(DFFER_AMP_VOL)에 응답하여 드레인 접속된 구동노드(KND)에서 소스 접속된 접 지전압(VSS)단으로 흐르는 전류량을 조절하기 위한 NMOS 트랜지스터(N4)를 구비한다.

이때, 정 클록(CLK)과 부 클록(CLKb)은 항상 서로 상반되는 위상을 가지기 때문에, 정 클록(CLK)과 부 클록(CLKb)이 리시빙하는 회로(100)로 입력되는 과정에서 예상할 수 없는 노이즈에 의해 왜곡 및 변형이 발생한다고 하여도 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)에서 리시빙하는 과정을 통해 그 레벨을 판단하여 내부클록(iCLK)을 생성하기는 상대적으로 쉬운 편이다.

즉, 동시에 전송되는 신호에는 동일한 크기의 노이즈가 발생한다는 것이 노이즈의 특성 중 하나인데, 정 클록(CLK)과 부 클록(CLKb)은 항상 동시에 전송되므로 항상 같은 크기의 노이즈에 영향을 받아 정 클록(CLK)과 부 클록(CLKb)에서 동일한 왜곡 및 변형이 발생하게 된다. 때문에, 항상 서로 상반되는 전위레벨을 갖는 차동 신호인 정 클록(CLK)과 부 클록(CLKb)의 입장에서는 예측 불가능한 노이즈의 영향을 받는다고 하여도 그 노이즈가 미치는 영향으로 인해 정 클록(CLK)과 부 클록(CLKb)의 전위레벨이 서로 뒤바뀌는 현상이 발생하는 것은 거의 불가능하다.

따라서, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)에서 정 클록(CLK)과 부 클록(CLKb)의 레벨 차이를 통해 내부클록(iCLK)의 레벨을 결정하는 것은 상대적으로 쉽게 할 수 있고, 그 정확도 또한 상대적으로 높은 편이다.

하지만, 정 클록(CLK)과 부 클록(CLKb)은 연속적으로 토글링이 발생하는 신호이고, 그 주파수 또한 상대적으로 높은 편에 속하는 것이 일반적이므로 효율적으 로 정 클록(CLK)과 부 클록(CLKb)을 전송하기 위해서는 정 클록(CLK)과 부 클록(CLKb)이 CML 영역에서 스윙하도록 제어되어야 한다.

이때, CML 영역은 공통 모드 레벨(Common Mode Level)을 뜻하는 것으로서 최대 전위레벨(VILmax)이 전원전압(VDD)의 레벨보다 낮고 최소 전위레벨(VIHmin)이 접지전압(VSS)의 레벨보다 높은 상태를 의미한다.

즉, 높은 주파수를 갖는 신호를 연속적으로 토글링시킨다는 것은 전류를 소모한다는 측면에서 바람직한 일이 아니므로 정 클록(CLK)과 부 클록(CLKb)이 상대적으로 작은 스윙 폭을 가지도록 제어함으로써 정 클록(CLK)과 부 클록(CLKb)을 전송하는 것으로 인해 소모되는 전류량의 크기를 최대한 줄여주어야 한다.

또한, 정 클록(CLK)과 부 클록(CLKb)의 전송이 끝난 이후에는 다시 상대적으로 큰 스윙폭을 가지도록 제어함으로써 정 클록(CLK)과 부 클록(CLKb)에 대응하는 내부클록(iCLK)이 반도체 소자에서 문제없이 사용될 수 있도록 해야한다.

따라서, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)에서는, 정 클록(CLK)과 부 클록(CLKb)이 리시빙되는 과정을 통해 최대 전위레벨(VILmax)과 최소 전위레벨(VIHmin)을 각각 전원전압(VDD)의 레벨과 접지전압(VSS)의 레벨로 쉬프팅 시킴으로써 리시버에서 출력되는 내부클록(iCLK)이 정 클록(CLK) 및 부 클록(CLKb)의 클록에지에 대응되어 CMOS 영역에서 스윙하도록 제어된다.

이때, CMOS 영역은 최대 전위레벨(VILmax)이 전원전압(VDD)의 레벨과 동일하고 최소 전위레벨(VIHmin)이 접지전압(VSS)의 레벨과 동일한 상태를 의미한다. 즉, 전원전압(VDD)의 전위레벨과 접지전압(VSS)의 전위레벨 사이에서 풀 스윙(full swing)하는 신호를 의미한다.

그리고, 특별히 정해진 주파수가 없는 형태의 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)인데, 이때는, 정 입력단(+)으로 예정된 전위레벨을 갖는 기준전압(VREF_IN)을 입력받고 부 입력단(-)으로 외부신호(OUT_SIG)를 입력받아 가짜 차동 증폭(psudo differential amplifier)하기 위한 차동증폭기(122)와, 차동증폭기(122)에서 출력되는 신호를 논리결정레벨을 기준으로 구동하여 내부신호(IN_SIG)로서 출력하기 위한 신호구동부(124)를 구비한다.

참고로, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)에 구비된 차동증폭기(122)와 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)에 구비된 차동증폭기(102)의 상세회로가 거의 동일한데, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)에 구비된 차동증폭기(122)에서는 가짜 차동 증폭(psudo differential amplifier)을 수행한다고 하고, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)에 구비된 차동증폭기(102)에서는 차동 증폭(differential amplifier)을 수행한다고 한 이유는 다음과 같다.

먼저, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)에 구비된 차동증폭기(102)로 입력되는 정 클록(CLK) 및 부 클록(CLKb)은 서로 상반되는 위상을 갖는 차동신호이므로 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)에 구비된 차동증폭기(102)는 실제 차동 증폭 동작을 수행한다. 때문에 차동 증폭(differential amplifier)을 수행한다고 할 수 있다.

하지만, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)에 구비된 차동증폭기(122)로 입력되는 외부신호(OUT_SIG)와 기준전압(VREF_IN)은 서로 상반되는 위상이 아니므로 부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)에 구비된 차동증폭기(122)는 실제 차동 증폭 동작을 수행하는 것이 아니라 전위레벨을 비교하는 동작이다. 때문에 가짜 차동 증폭(psudo differential amplifier)을 수행한다고 할 수 있다.

구체적으로 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)의 구성요소 중 차동증폭기(122)는, 게이트를 통해 인가되는 기준전압(VREF_IN)의 전위레벨에 응답하여 드레인 접속된 드라이빙 노드(DVND)에서 소스 접속된 공통 노드(COMN)로 흐르는 전류량의 크기를 조절하기 위한 제1NMOS 트랜지스터(N5)와, 게이트를 통해 인가되는 외부신호(OUT_SIG)의 전위레벨에 응답하여 드레인 접속된 출력노드(OUND)에서 소스 접속된 공통 노드(COMN)로 흐르는 전류량의 크기를 조절하기 위한 제2NMOS 트랜지스터(N6)와, 전원전압(VDD)단과 드라이빙 노드(DVND) 및 전원전압(VDD)단과 출력노드(OUND) 사이에 전류미러(current mirror) 형태로 접속되어 드라이빙 노드(DVND)에 흐르는 전류량의 크기와 출력노드(OUND)에 흐르는 전류량의 크기가 같아지도록 제어하는 제1 및 제2PMOS 트랜지스터(P4, P5), 및 게이트를 통해 인가되는 인에이블 신호(ENABLE)에 응답하여 드레인 접속된 공통노드(COMN)와 소스 접속된 접지전압(VSS)단 사이에 흐르는 전류량을 조절하기 위한 제3NMOS 트랜지스터(N7)를 구비한다.

또한, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)의 구성요소 중 신호구동부(124)는, 게이트를 통해 인가되는 차동증폭기(122)의 출력노드(OUND)에 실린 신호(COMP_VOL)에 응답하여 소스 접속된 전원전압(VDD)단에서 드레인 접속된 구동노드(KND)로 흐르는 전류량을 조절하기 위한 PMOS 트랜지스터(P6), 및 게이트를 통해 인가되는 차동증폭기(122)의 출력노드(OUND)에 실린 신호(COMP_VOL)에 응답하여 드레인 접속된 구동노드(KND)에서 소스 접속된 접지전압(VSS)단으로 흐르는 전류량을 조절하기 위한 NMOS 트랜지스터(N8)를 구비한다.

이때, 외부에서 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)로 인가되는 외부신호(OUT_SIG)는 어떠한 형태로 입력될지 미리 알 수 없는 신호이기 때문에, 외부신호(OUT_SIG)가 전송되어 오는 과정에서 예상할 수 없는 노이즈에 의해 왜곡 및 변형이 발생하게 되면, 처음에 가졌던 외부신호(OUT_SIG)의 값이 어떠한지 알 수 없게 된다. 이렇게, 노이즈에 의해 왜곡 및 변형이 발생한 외부신호(OUT_SIG)의 값을 기준으로 내부신호(IN_SIG)의 값을 결정한다는 것은 쉬운 일이 아니다.

따라서, 종래기술에서는 외부신호(OUT_SIG)의 값에 대응하여 내부신호(IN_SIG)의 값을 비교적 정확하게 결정하기 위해 항상 일정한 전위레벨을 갖는 기준전압(VREF_IN)을 외부신호(OUT_SIG)와 함께 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)로 입력시켰다.

즉, 외부신호(OUT_SIG)의 논리레벨을 기준전압(VREF_IN)의 전위레벨을 기준으로 판단하여 내부신호(IN_SIG)를 생성함으로써, 외부신호(OUT_SIG)가 예측할 수 없는 노이즈에 의해 왜곡 및 변형이 발생한다고 해도 비교적 정확하게 외부신 호(OUT_SIG)와 내부신호(IN_SIG)의 값을 일치시킬 수 있도록 하였다.

하지만, 전술한 바와 같이 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)가 구성되기 위해서는 외부신호(OUT_SIG)와 함께 추가적으로 동시에 기준전압(VREF_IN)을 꼭 입력받아야 한다는 조건이 따른다.

즉, 외부신호(OUT_SIG)를 함께 추가적으로 기준전압(VREF_IN)을 입력받아야 했기 때문에 반도체 소자를 설계하는 과정에서 외부신호(OUT_SIG)를 입력받기 위한 전용패드와 기준전압(VREF_IN)을 입력받기 위한 전용패드가 각각 구비되어 있어야 했다.

이때, 도시된 도면에서는 기준전압(VREF_IN)을 입력받기 위한 전용 패드 한 개 뿐인 것으로 표현되어 있지만, 실제로 반도체 소자의 종류에 따라 다수개의 패드가 필요할 수 있는 문제가 발생할 수 있고, 이러한 문제는 반도체 소자의 모듈(module) 단위 직접도가 점점 더 높아지는 요즘 추세에서는 모두 개발비용의 증가라는 문제점을 발생시키는 원인이 될 수 있다.

또한, 종래기술에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로가 동기식 반도체 소자에 적용될 때, 예를 들면, SDRAM(Synchronous Dynamic Random Access Memory)같은 반도체 소자에 적용될 때는, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)의 동작결과 출력된 내부클록(iCLK)에 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)의 동작결과 출력된 내부신호(IN_SIG)를 동기화시키기 위한 동기화부(140)가 종래기술에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로에 더 구비될 수 있다.

이런 경우에 있어서, 반도체 소자가 사용되는 외부환경의 영향으로 인해 정 클록(CLK)과 부 클록(CLKb)의 최대 전위레벨(VILmax)과 최소 전위레벨(VIHmin)이 변화하는데 기준전압(VREF_IN)의 전위레벨은 변화하지 않는 현상이 발생하게 되면, 정 클록(CLK)과 부 클록(CLKb)을 리시빙하여 생성된 내부클록(iCLK)의 활성화구간 및 비활성화구간 위치는 변화하는데, 기준전압(VREF_IN)의 전위레벨을 기준으로 외부신호(OUT_SIG)를 리시빙한 내부신호(IN_SIG)의 활성화구간 및 비활성화구간 위치는 그대로 이므로, 이를 이용하여 동기화부(140)가 동작하게 되면, 동기화부(140)에서 출력되는 동기화된 내부신호(SYNC_IN_SIG)의 셋 업 및 홀드 타임(set up & hold time) 특성이 변화하는 문제가 발생할 수 있다.

예를 들어, 정 클록(CLK)과 부 클록(CLKb)의 최대 전위레벨(VILmax)과 최소 전위레벨(VIHmin)이 전체적으로 상승하게 되면, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)의 동작속도가 증가하여 이전보다 더 빠른 속도로 내부클록(iCLK)을 생성하게 된다. 하지만, 기준전압(VREF_IN)의 전위레벨은 변화가 없으므로 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)의 동작속도는 변화없이 내부신호(IN_SIG)를 생성하게 된다. 이렇게, 서로 다른 타이밍으로 변화하는 내부클록(iCLK)과 내부신호(IN_SIG)를 동기화부(140)에서 동기화시키게 되면, 당연히 변화하기 전에 출력되었던 동기화된 내부신호(SYNC_IN_SIG)에 비해 셋 업 및 홀드 타임(set up & hold time) 특성이 변화한 상태의 동기화된 내부신호(SYNC_IN_SIG)가 출력된다.

반대의 경우에도 마찬가지로, 반도체 소자가 사용되는 외부환경의 영향으로 인해 기준전압(VREF_IN)의 전위레벨은 변화하는데 정 클록(CLK)과 부 클록(CLKb)의 최대 전위레벨(VILmax)과 최소 전위레벨(VIHmin)은 변화하지 않는 현상이 발생하게 되면, 정 클록(CLK)과 부 클록(CLKb)을 리시빙하여 생성된 내부클록(iCLK)의 활성화구간 및 비활성화구간 위치는 그대로 인데, 기준전압(VREF_IN)의 전위레벨을 기준으로 외부신호(OUT_SIG)를 리시빙한 내부신호(IN_SIG)의 활성화구간 및 비활성화구간 위치는 변화하므로, 이를 이용하여 동기화부(140)가 동작하게 되면, 동기화부(140)에서 출력되는 동기화된 내부신호(SYNC_IN_SIG)의 셋 업 및 홀드 타임(set up & hold time) 특성이 변화하는 문제가 발생할 수 있다.

이렇게 기준전압(VREF_IN)의 전위레벨이 변화하거나 정 클록(CLK)과 부 클록(CLKb)의 최대 전위레벨(VILmax)과 최소 전위레벨(VIHmin)은 변화하는 현상은 실제 종래기술에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로가 실제 생산되는 반도체 소자에 적용되었을 때에는 상기에서 예를 든 상황보다 훨씬 다양한 상황에서 내부신호(SYNC_IN_SIG)의 셋 업 및 홀드 타임(set up & hold time) 특성을 변화시키는 문제가 발생할 수 있다.

전술한 바와 같이 내부신호(SYNC_IN_SIG)의 셋 업 및 홀드 타임(set up & hold time) 특성이 변화하게 되면, 이를 이용하여 예정된 동작을 수행해야 하는 반도체 소자의 나머지 내부회로들 - 도면에는 직접적으로 도시되지 않음 - 의 동작타이밍이 변동할 수 있으며, 그로 인해 반도체 소자가 정상적으로 동작하지 못하는 문제가 발생할 수 있다.

본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 서로 상반되는 위상으로 토글링하는 차동 클록(differential clock)을 사용하여 반도체 소자 내부에서 기준전압을 생성하고, 생성된 기준전압을 사용하여 외부에서 인가되는 신호를 리시빙할 수 있는 회로를 제공하는데 그 목적이 있다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 정 클록단과 부 클록단의 전위레벨 차이를 예정된 비율로 분배하여 기준전압을 생성하기 위한 기준전압 생성수단; 상기 기준전압을 기준으로 외부에서 인가되는 신호의 논리레벨을 판별하기 위한 논리판별수단을 구비하는 반도체 소자를 제공한다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 정 클록 및 부 클록을 리시빙하여 내부클록으로서 출력하기 위한 클록 리시빙 수단; 정 클록단과 부 클록단의 전위레벨 차이를 예정된 비율로 분배하여 기준전압을 생성하기 위한 기준전압 생성수단; 상기 기준전압을 이용하여 외부에서 인가되는 신호를 리시빙하기 위한 입력 리시빙 수단; 및 상기 내부클록에 상기 입력 리시빙 수단의 출력신호를 동기화시키기 위한 동기화수단을 구비하는 반도체 소자를 제공한다.

전술한 본 발명은 서로 상반되는 위상으로 토글링하는 차동 클록(differential clock)을 사용하여 반도체 소자 내부에서 기준전압을 생성함으로써 추가적으로 외부에서 기준전압을 입력받지 않아도 되는 효과가 있다.

이로 인해, 반도체 소자의 동작환경에 대응하여 기준전압의 전위레벨이 유연하게 변경될 수 있으므로 외부에서 인가되는 신호를 보다 안정적으로 리시빙할 수 있는 효과가 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 실시예에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로를 상세히 도시한 회로도이다.

도 2를 참조하면, 본 발명의 실시예에 따라 외부에서 인가되는 신호(CLK, CLKb, OUT_SIG)를 리시빙(receiving)하기 위한 회로는, 도 1에 도시되었던 종래기술에 따라 외부에서 인가되는 신호(CLK, CLKb, OUT_SIG)를 리시빙하기 위한 회로의 구성과 마찬가지로 그 구성은 유사하지만 서로 다른 두 가지 방식으로 외부에서 입력되는 신호들을 리시빙 하는 것을 알 수 있다.

즉, 본 발명의 실시예에 따라 외부에서 인가되는 신호(CLK, CLKb, OUT_SIG)를 리시빙하기 위한 회로는, 정 클록(CLK)과 부 클록(CLKb)을 리시빙하여 내부클록(iCLK)로서 출력하기 위한 리시빙 회로(200) 및 외부에서 인가되는 기준전압(VREF_IN)의 전위레벨을 기준으로 외부에서 인가되는 신호(OUT_SIG)를 리시빙하여 내부신호(IN_SIG)로서 출력하기 위한 리시빙 회로(220)를 구비하는 것을 알 수 있다.

또한, 본 발명의 실시예에 따라 외부에서 인가되는 신호(CLK, CLKb, OUT_SIG)를 리시빙하기 위한 회로는, 도 1에 도시되었던 종래기술에 따라 외부에서 인가되는 신호(CLK, CLKb, OUT_SIG)를 리시빙하기 위한 회로의 구성에서는 볼 수 없었던 기준전압(VREF_IN)을 생성하기 위한 기준전압 생성부(260)가 추가적으로 구비되어 있는 것을 알 수 있다.

구체적으로, 본 발명의 실시예에 따라 외부에서 인가되는 신호(CLK, CLKb, OUT_SIG)를 리시빙하기 위한 회로의 구성요소 중 종래기술에 비해 추가적으로 구비되어 있는 기준전압 생성부(260)의 구성을 살펴보면, 정 클록(CLK)단과 부 클록(CLKb)단의 전위레벨 차이를 예정된 비율로 분배하여 기준전압(VREF_IN)을 생성하는 구성임을 알 수 있다.

즉, 기준전압 생성부(260)는, 정 클록(CLK)단과 부 클록(CLKb)단 사이에서 직렬형태로 접속된 제1저항(R1) 및 제2저항(R2)을 구비함으로써, 제1저항(R1)과 제 2저항(R2)의 접속노드(JOIN_ND)에서 기준전압(VREF_IN)이 생성될 수 있도록 한다.

이때, 정 클록(CLK)과 부 클록(CLKb)은 서로 상반되는 위상을 가지는 것이 특징이라고 하였으므로 제1저항(R1)과 제2저항(R2)이 서로 동일한 저항값으로 설정하여 정 클록(CLK)과 부 클록(CLKb)의 최대 전위레벨(VILmax)과 최소 전위레벨(VIHmin)을 반으로 나눈 전위레벨이 기준전압(VREF_IN)의 전위레벨이 되도록 하는 것이 기준전압 생성부(260)의 가장 일반적인 구성이 될 것이다. 물론, 제1저항(R1)과 제2저항(R2)은 설계자에 의해 서로 다른 저항값을 가지도록 변경될 수도 있다.

그리고, 기준전압(VREF_IN)단과 접지전압(VSS)단 사이에 예정된 커패시턴스 값을 갖는 커패시터(C1)가 더 구비된다.

이는, 기준전압(VREF_IN)의 전위레벨이 노이즈의 영향을 받아 미세하게 진동하는 것을 방지하기 위함이다.

즉, 기준전압(VREF_IN)을 생성하기 위한 전원이 되는 정 클록(CLK)과 부 클록(CLKb)은 전송되어 오는 과정에서 예측할 수 없는 노이즈의 영향을 받았던 신호이기 때문에 원래 목적하고 있던 레벨을 기준으로 노이즈의 영향에 의해 발생하는 미세한 진동이 정 클록(CLK)과 부 클록(CLKb)에 각각 발생할 수 있다. 또한, 정 클록(CLK)단과 부 클록(CLKb)단의 전위레벨을 분배하여 기준전압(VREF_IN)이 생성되므로 기준전압(VREF_IN)의 레벨도 노이즈의 영향을 받은 상태가 되어 목적하고 있던 레벨을 기준으로 노이즈의 영향에 의해 발생하는 미세한 진동이 발생할 수 있다.

하지만, 기준전압(VREF_IN)단에 예정된 커패시턴스 값을 갖는 커패시터(C1)를 접속시키게 되면, 기준전압(VREF_IN)의 레벨이 미세하게 진동하는 것은 커패시터(C1)에 의해 필터링 되므로 기준전압(VREF_IN)이 좀 더 안정화 될 수 있다.

그리고, 서로 동일한 주파수를 갖되 그 위상이 서로 상반된 형태의 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)는, 정 입력단(+)으로 정 클록(CLK)를 인가받고 부 입력단(-)으로 부 클록(CLKb)을 입력받아 차동 증폭(differential amplifier)하기 위한 차동증폭기(202)와, 차동증폭기(202)에서 출력되는 신호를 논리결정레벨을 기준으로 구동하여 내부클록(iCLK)으로서 출력하기 위한 클록 구동부(204)를 구비한다.

여기서, 차동증폭기(202)는, 게이트를 통해 인가되는 정 클록(CLK)의 전위레벨에 응답하여 드레인 접속된 드라이빙 노드(DVND)에서 소스 접속된 공통 노드(COMN)로 흐르는 전류량의 크기를 조절하기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 인가되는 부 클록(CLKb)의 전위레벨에 응답하여 드레인 접속된 출력노드(OUND)에서 소스 접속된 공통 노드(COMN)로 흐르는 전류량의 크기를 조절하기 위한 제2NMOS 트랜지스터(N2)와, 전원전압(VDD)단과 드라이빙 노드(DVND) 및 전원전압(VDD)단과 출력노드(OUND) 사이에 전류미러(current mirror) 형태로 접속되어 드라이빙 노드(DVND)에 흐르는 전류량의 크기와 출력노드(OUND)에 흐르는 전류량의 크기가 같아지도록 제어하는 제1 및 제2PMOS 트랜지스터(P1, P2), 및 게이트를 통해 인가되는 기준전압(VREF_IN)의 전위레벨에 응답하여 드레인 접속된 공통노드(COMN)와 소스 접속된 접지전압(VSS)단 사이에 흐르는 전류량을 조절하기 위한 제3NMOS 트랜지스터(N3)를 구비한다.

또한, 클록 구동부(204)는, 게이트를 통해 인가되는 차동증폭기(202)의 출력노드(OUND)에 실린 신호(DFFER_AMP_VOL)에 응답하여 소스 접속된 전원전압(VDD)단에서 드레인 접속된 구동노드(KND)로 흐르는 전류량을 조절하기 위한 PMOS 트랜지스터(P3), 및 게이트를 통해 인가되는 차동증폭기(202)의 출력노드(OUND)에 실린 신호(DFFER_AMP_VOL)에 응답하여 드레인 접속된 구동노드(KND)에서 소스 접속된 접지전압(VSS)단으로 흐르는 전류량을 조절하기 위한 NMOS 트랜지스터(N4)를 구비한다.

이때, 정 클록(CLK)과 부 클록(CLKb)은 항상 서로 상반되는 위상을 가지기 때문에, 정 클록(CLK)과 부 클록(CLKb)이 리시빙하는 회로(200)로 입력되는 과정에서 예상할 수 없는 노이즈에 의해 왜곡 및 변형이 발생한다고 하여도 리시버에서 리시빙하는 과정을 통해 그 레벨을 판단하여 내부클록(iCLK)을 생성하기는 상대적으로 쉬운 편이다.

따라서, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)에서 정 클록(CLK)과 부 클록(CLKb)의 레벨 차이를 통해 내부클록(iCLK)의 레벨을 결정하는 것은 상대적으로 쉽게 할 수 있고, 그 정확도 또한 상대적으로 높은 편이다.

하지만, 정 클록(CLK)과 부 클록(CLKb)은 연속적으로 토글링이 발생하는 신호이고, 그 주파수 또한 상대적으로 높은 편에 속하는 것이 일반적이므로 효율적으로 정 클록(CLK)과 부 클록(CLKb)을 전송하기 위해서는 정 클록(CLK)과 부 클록(CLKb)이 CML 영역에서 스윙하도록 제어되어야 한다.

또한, 정 클록(CLK)과 부 클록(CLKb)의 전송이 끝난 이후에는 다시 상대적으로 큰 스윙폭을 가지도록 제어함으로써 정 클록(CLK)과 부 클록(CLKb)에 대응하는 내부클록(iCLK)가 반도체 소자에서 문제없이 사용될 수 있도록 해야한다.

따라서, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)에서는, 정 클록(CLK)과 부 클록(CLKb)이 리시빙되는 과정을 통해 최대 전위레 벨(VILmax)과 최소 전위레벨(VIHmin)을 각각 전원전압(VDD)의 레벨과 접지전압(VSS)의 레벨로 쉬프팅 시킴으로써 리시버에서 출력되는 내부클록(iCLK)이 정 클록(CLK) 및 부 클록(CLKb)의 클록에지에 대응되어 CMOS 영역에서 스윙하도록 제어된다.

전술한 본 발명의 실시예에 따라 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)와 도 1에 도시되었던 종래기술에 따라 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)는 그 구성요소 중 차동증폭기(202)의 동작을 제어하기 위한 신호가 각각 기준전압(VREF_IN)과 인에이블 신호(ENABLE) 서로 다르다는 차이점이 있다.

하지만, 본 발명의 실시예에 따라 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)에서 차동증폭기(202)의 동작을 제어하기 위해 인에이블 신호(ENABLE) 대신 기준전압(VREF_IN)을 사용한 것은, 본 발명의 실시예에 따라 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200) 동작을 종래기술에 비해 크게 변화시키기 위한 것이 아니라, 본 발명의 실시예에 따라 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)와 본 발명의 실시예에 따라 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)가 기준전압(VREF_IN)의 레벨을 기 준으로 서로 동일한 타이밍에 동작하도록 하기 위한 것이다.

결론적으로, 본 발명의 실시예에 따라 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)는, 도 1에서 도시되었던 종래기술에 따라 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)와 별반 차이가 없는 동작을 한다.

그리고, 특별히 정해진 주파수가 없는 형태의 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)는, 정 입력단(+)으로 기준전압 생성부(260)에서 출력된 예정된 전위레벨을 갖는 기준전압(VREF_IN)을 입력받고 부 입력단(-)으로 외부신호(OUT_SIG)를 입력받아 가짜 차동 증폭(psudo differential amplifier)하기 위한 차동증폭기(222)와, 차동증폭기(222)에서 출력되는 신호를 논리결정레벨을 기준으로 구동하여 내부신호(IN_SIG)로서 출력하기 위한 신호구동부(224)를 구비한다.

참고로, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)에 구비된 차동증폭기(222)와 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)에 구비된 차동증폭기(202)의 상세회로가 거의 동일한데, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)에 구비된 차동증폭기(222)에서는 가짜 차동 증폭(psudo differential amplifier)을 수행한다고 하고, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)에 구비된 차동증폭기(202)에서는 차동 증폭(differential amplifier)을 수행한다고 한 이유는 다음과 같다.

먼저, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)에 구비된 차동증폭기(202)로 입력되는 정 클록(CLK) 및 부 클록(CLKb)은 서로 상반되는 위상을 갖는 차동신호이므로 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)에 구비된 차동증폭기(202)는 실제 차동 증폭 동작을 수행한다. 때문에 차동 증폭(differential amplifier)을 수행한다고 할 수 있다.

하지만, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)에 구비된 차동증폭기(222)로 입력되는 외부신호(OUT_SIG)와 기준전압(VREF_IN)은 서로 상반되는 위상이 아니므로 부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)에 구비된 차동증폭기(222)는 실제 차동 증폭 동작을 수행하는 것이 아니라 전위레벨을 비교하는 동작이다. 때문에 가짜 차동 증폭(psudo differential amplifier)을 수행한다고 할 수 있다.

구체적으로 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)의 구성요소 중 차동증폭기(222)는, 게이트를 통해 인가되는 기준전압(VREF_IN)의 전위레벨에 응답하여 드레인 접속된 드라이빙 노드(DVND)에서 소스 접속된 공통 노드(COMN)로 흐르는 전류량의 크기를 조절하기 위한 제1NMOS 트랜지스터(N5)와, 게이트를 통해 인가되는 외부신호(OUT_SIG)의 전위레벨에 응답하여 드레인 접속된 출력노드(OUND)에서 소스 접속된 공통 노드(COMN)로 흐르는 전류량의 크기를 조절하기 위한 제2NMOS 트랜지스터(N6)와, 전원전압(VDD)단과 드라이빙 노드(DVND) 및 전원전압(VDD)단과 출력노드(OUND) 사이에 전류미러(current mirror) 형태로 접속되어 드라이빙 노드(DVND)에 흐르는 전류량의 크기와 출력노드(OUND)에 흐르는 전류량의 크기가 같아지도록 제어하는 제1 및 제2PMOS 트랜지스터(P4, P5), 및 게이트를 통해 인가되는 기준전압(VREF_IN)의 전위레벨에 응답하여 드레인 접속된 공통노 드(COMN)와 소스 접속된 접지전압(VSS)단 사이에 흐르는 전류량을 조절하기 위한 제3NMOS 트랜지스터(N7)를 구비한다.

또한, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)의 구성요소 중 신호구동부(224)는, 게이트를 통해 인가되는 차동증폭기(222)의 출력노드(OUND)에 실린 신호(COMP_VOL)에 응답하여 소스 접속된 전원전압(VDD)단에서 드레인 접속된 구동노드(KND)로 흐르는 전류량을 조절하기 위한 PMOS 트랜지스터(P6), 및 게이트를 통해 인가되는 차동증폭기(222)의 출력노드(OUND)에 실린 신호(COMP_VOL)에 응답하여 드레인 접속된 구동노드(KND)에서 소스 접속된 접지전압(VSS)단으로 흐르는 전류량을 조절하기 위한 NMOS 트랜지스터(N8)를 구비한다.

이때, 외부에서 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)로 인가되는 외부신호(OUT_SIG)는 어떠한 형태로 입력될지 미리 알 수 없는 신호이기 때문에, 외부신호(OUT_SIG)가 전송되어 오는 과정에서 예상할 수 없는 노이즈에 의해 왜곡 및 변형이 발생하게 되면, 처음에 가졌던 외부신호(OUT_SIG)의 값이 어떠한지 알 수 없게 된다. 이렇게, 노이즈에 의해 왜곡 및 변형이 발생한 외부신호(OUT_SIG)의 값을 기준으로 내부신호(IN_SIG)의 값을 결정한다는 것은 쉬운 일이 아니다.

따라서, 본 발명의 실시예에서는 전술한 기준전압 생성부(260)에서 출력되는 기준전압(VREF_IN)을 사용하여 외부신호(OUT_SIG)의 값을 판단함으로써 비교적 정확하게 내부신호(IN_SIG)의 레벨을 결정하였다.

즉, 외부신호(OUT_SIG)의 논리레벨을 기준전압(VREF_IN)의 전위레벨을 기준 으로 판단하여 내부신호(IN_SIG)를 생성함으로써, 외부신호(OUT_SIG)가 예측할 수 없는 노이즈에 의해 왜곡 및 변형이 발생한다고 해도 비교적 정확하게 외부신호(OUT_SIG)와 내부신호(IN_SIG)의 값을 일치시킬 수 있도록 하였다.

예를 들어, 외부신호(OUT_SIG)의 논리레벨이 기준전압(VREF_IN)의 전위레벨보다 높은 전위레벨인 경우, 외부신호(OUT_SIG)의 논리레벨을 로직'하이'(High)로 판단하여 그와 동일한 값을 갖는 내부신호(IN_SIG)를 생성하고, 외부신호(OUT_SIG)의 논리레벨이 기준전압(VREF_IN)의 전위레벨보다 낮은 전위레벨인 경우 외부신호(OUT_SIG)의 논리레벨을 로직'로우'(Low)로 판단하여 그와 동일한 값을 갖는 내부신호(IN_SIG)를 생성한다.

이렇게, 기준전압 생성부(260)에서 정 클록(CLK)과 부 클록(CLKb)의 전위레벨을 기준으로 기준전압(VREF_IN)을 반도체 소자 내부에서 생성해 줌으로써, 본 발명에서는 기준전압(VREF_IN)을 입력받기 위한 전용 패드가 없어도 상관이 없다.

따라서, 기준전압(VREF_IN)을 입력받기 위한 다수의 패드를 반도체 소자에 꼭 포함하여 설계해야 했기에 발생했던 종래기술에서 문제를 해결할 수 있다. 즉, 반도체 소자의 모듈(module) 단위 직접도가 점점 더 높아지는 요즘 추세에서 개발비용이 증가하는 것을 방지할 수 있다.

또한, 본 발명의 실시예에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로가 동기식 반도체 소자에 적용될 때는, 예를 들면, SDRAM(Synchronous Dynamic Random Access Memory)같은 반도체 소자에 적용될 때는, 종래기술에서와 같이 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회 로(200)의 동작결과 출력된 내부클록(iCLK)에 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)의 동작결과 출력된 내부신호(IN_SIG)를 동기화시키기 위한 동기화부(240)가 종래기술에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로에 더 구비될 수 있다.

이런 경우에 있어서, 본 발명의 실시예에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로에서는, 다음과 같은 구성상의 특징으로 인해 반도체 소자의 외부환경과 상관없이 항상 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)와 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)가 동기되어 동작할 수 있다.

첫 번째 구성상의 특징은, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)의 구성요소 중 차동증폭기(202)의 정 입력단(+)에는 정 클록(CLK)이 입력되고 부 입력단(-)에는 부 클록(CLKb)이 입력되어 차동증폭 동작이 수행된다는 점과, 이때, 기준전압 생성부(260)에서 정 클록(CLK)과 부 클록(CLKb)의 전위레벨을 분배하여 기준전압(VREF_IN)을 생성한다는 점, 그리고, 이렇게 생성된 기준전압(VREF_IN)은 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)의 구성요소 중 차동증폭기(222)의 정 입력단(+)으로 인가되어 차동증폭 동작이 수행한다는 점이다.

즉, 기준전압 생성부(260)를 통해 정 클록(CLK) 및 부 클록(CLKb)의 전위레벨과 기준전압(VREF_IN)의 전위레벨이 서로 연관되어 변동할 수 있다는 점이 첫 번째 구성상의 특징이다.

두 번째 구성상의 특징은, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)의 구성요소 중 차동증폭기(202)의 바이어스 트랜지스터인 제3NMOS 트랜지스터(N3)는, 기준전압 생성부(260)에서 생성된 기준전압(VREF_IN)의 전위레벨에 응답하여 동작이 제어된다는 점과, 동시에, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)의 구성요소 중 차동증폭기(222)의 바이어스 트랜지스터인 제3NMOS 트랜지스터(N7)도 기준전압 생성부(260)에서 생성된 기준전압(VREF_IN)의 전위레벨에 응답하여 동작이 제어된다는 점이다.

즉, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)의 구성요소 중 차동증폭기(202)와 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)의 구성요소 중 차동증폭기(222)는 둘 다 바이어스 전압으로 기준전압(VREF_IN)을 사용한다는 점이 두 번째 구성상의 특징이다.

따라서, 두 번째 구성상의 특징은 도 1에 도시된 종래기술에서와 같이 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)의 구성요소 중 차동증폭기(102)와 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)의 구성요소 중 차동증폭기(122)의 바이어스 전압으로 인에이블 전압(ENABLE)을 그대로 사용하는 경우에도 그대로 유지될 수 있다.

전술한 첫 번째 및 두 번째 구성상의 특징으로 인해 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(200)와 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(220)는 항상 동기되어 동작할 수 있다.

즉, 반도체 소자가 사용되는 외부환경의 영향으로 인해 정 클록(CLK)과 부 클록(CLKb)의 최대 전위레벨(VILmax)과 최소 전위레벨(VIHmin)이 변화하는 현상이 발생하면, 그에 따라, 기준전압 생성부(260)에서 생성되는 기준전압(VREF_IN)의 전위레벨도 동일하게 변화하게 되고, 이는, 정 클록(CLK)과 부 클록(CLKb)을 리시빙하여 생성된 내부클록(iCLK)의 활성화구간 및 비활성화구간 위치가 변화하는 만큼 기준전압(VREF_IN)의 전위레벨을 기준으로 외부신호(OUT_SIG)를 리시빙한 내부신호(IN_SIG)의 활성화구간 및 비활성화구간 위치도 변화하게 된다는 것을 의미한다.

이렇게, 동일하게 변화하는 내부클록(iCLK)과 내부신호(IN_SIG)를 사용하여 동기화부(140)가 동작하게 되면, 동기화부(140)에서 출력되는 동기화된 내부신호(SYNC_IN_SIG)의 셋 업 및 홀드 타임(set up & hold time) 특성은 변화하지 않게 된다.

예를 들어, 정 클록(CLK)과 부 클록(CLKb)의 최대 전위레벨(VILmax)과 최소 전위레벨(VIHmin)이 전체적으로 상승하게 되면, 정 클록(CLK)과 부 클록(CLKb)을 입력받아 리시빙하는 회로(100)의 동작속도가 증가하여 이전보다 더 빠른 속도로 내부클록(iCLK)을 생성하게 되지만, 정 클록(CLK)과 부 클록(CLKb)의 최대 전위레벨(VILmax)과 최소 전위레벨(VIHmin)이 전체적으로 상승한 만큼 기준전압(VREF_IN)의 전위레벨도 상승하게 되고, 이로 인해, 외부신호(OUT_SIG)를 입력받아 리시빙하는 회로(120)의 동작속도도 증가하여 이전보다 더 빠른 속도로 내부신호(IN_SIG)를 생성하게 된다.

이렇게, 서로 같은 타이밍으로 변화하는 내부클록(iCLK)과 내부신호(IN_SIG)를 동기화부(140)에서 동기화시키게 되면, 당연히 셋 업 및 홀드 타임(set up & hold time) 특성이 변화하지 않은 상태의 동기화된 내부신호(SYNC_IN_SIG)가 출력된다.

따라서, 종래기술에서 문제가 되었던 동기화된 내부신호(SYNC_IN_SIG)의 셋 업 및 홀드 타임(set up & hold time) 특성이 변화하여 발생하는 문제를 근본적으로 방지할 수 있다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 소자 내부에서 외부에서 인가되는 서로 상반되는 위상으로 토글링하는 정 클록(CLK) 및 부 클록(CLKb)을 사용하여 예정된 다수의 내부동작에서 기준전위로 사용될 수 있는 기준전압(VREF_IN)을 생성함으로써, 종래기술에서와 같이 기준전압(VREF_IN)을 입력받기 위한 별도의 패드를 구비할 필요가 없다.

따라서, 반도체 소자를 개발할 때 기준전압(VREF_IN)을 입력받기 위한 다수의 패드를 제외하고 설계할 수 있으므로 반도체 소자의 모듈(module) 단위 직접도가 점점 더 높아지는 요즘 추세에서 개발비용이 증가하는 것을 방지할 수 있다.

또한, 반도체 소자의 동작환경이 변경하는 것에 대응하여 기준전압(VREF_IN)의 전위레벨과 정 클록(CLK) 및 부 클록(CLKb)의 전위레벨은 항상 동기되어 변동하기 때문에 외부신호(OUT_SIG)를 보다 안정적으로 리시빙할 수 있다.

이로 인해, 반도체 소자의 동작환경이 변경하는 것에 대응하여 리시빙 동작을 통해 생성된 동기화된 내부신호(SYNC_IN_SIG)의 셋 업 및 홀드 타임(set up & hold time) 특성이 항상 일정한 상태를 유지하게 할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 반도체 소자 내부에서 정 클록(CLK) 및 부 클록(CLKb)의 전위레벨을 분배하여 생성된 기준전압(VREF_IN)을 리시빙하는 회로에서만 사용하는 것으로 설명되었는데, 본 발명은 반도체 소자 내부에서 정 클록(CLK) 및 부 클록(CLKb)의 전위레벨을 분배하여 생성된 기준전압(VREF_IN)이 반도체 소자의 내부전압을 생성하는데 사용되는 등과 같이 반도체 소자의 다양한 내부회로에 적용되어 사용되는 경우도 포함한다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

도 1은 종래기술에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로를 상세히 도시한 회로도.

도 2는 본 발명의 실시예에 따라 외부에서 인가되는 신호를 리시빙(receiving)하기 위한 회로를 상세히 도시한 회로도.

*도면의 주요부분에 대한 부호의 설명

100, 200 : 정 클록 및 부 클록을 입력받아 리시빙하기 위한 회로

120, 220 : 외부신호를 입력받아 리시빙하기 위한 회로

140, 240 : 동기화부 260 : 기준전압 생성부

Claims

정 클록단과 부 클록단의 전위레벨 차이를 예정된 비율로 분배하여 기준전압을 생성하기 위한 기준전압 생성수단;

상기 기준전압을 기준으로 외부에서 인가되는 신호의 논리레벨을 판별하기 위한 논리판별수단

을 구비하는 반도체 소자.
제1항에 있어서,

상기 기준전압 생성수단은,

상기 정 클록단과 상기 부 클록단 사이에 직렬형태로 접속된 제1저항 및 제2저항을 구비하고, 상기 제1저항과 상기 제2저항의 접속노드에서 상기 기준전압을 출력하는 것을 특징으로 하는 반도체 소자.
제2항에 있어서,

상기 제1저항과 상기 제2저항은 저항값이 동일한 것을 특징으로 하는 반도체 소자.
제2항에 있어서,

상기 기준전압 생성수단은,

기준전압단과 접지전압단 사이에 접속된 커패시터를 더 구비하는 것을 특징으로 하는 반도체 소자.
제1항에 있어서,

상기 논리판별수단은,

상기 외부에서 인가되는 신호의 전위레벨이 상기 기준전압의 전위레벨보다 낮을 경우 로직'로우'(Low) 값을 갖는 내부신호를 생성하는 것을 특징으로 하는 반도체 소자.
제1항에 있어서,

상기 논리판별수단은,

상기 외부에서 인가되는 신호의 전위레벨이 상기 기준전압의 전위레벨보다 높을 경우 로직'하이'(High) 값을 갖는 내부신호를 생성하는 것을 특징으로 하는 반도체 소자.
제1항에 있어서,

상기 논리판별수단은,

상기 기준전압과 상기 외부에서 인가되는 신호의 전위레벨을 비교하기 위한 전위레벨 비교부; 및

예정된 논리결정레벨을 기준으로 상기 전위레벨 비교부에서 출력되는 신호의 논리레벨을 결정하기 위한 논리결정부를 구비하는 것을 특징으로 하는 반도체 소자.
제7항에 있어서,

상기 전위레벨 비교부는,

게이트를 통해 인가되는 상기 기준전압의 전위레벨에 응답하여 드레인 접속된 드라이빙 노드에서 소스 접속된 공통 노드로 흐르는 전류량의 크기를 조절하기 위한 제1NMOS 트랜지스터;

게이트를 통해 인가되는 상기 외부에서 인가되는 신호의 전위레벨에 응답하여 드레인 접속된 출력노드에서 소스 접속된 상기 공통 노드로 흐르는 전류량의 크기를 조절하기 위한 제2NMOS 트랜지스터;

전원전압단과 상기 드라이빙 노드 및 전원전압단과 상기 출력노드 사이에 전류미러 형태로 접속되어 상기 드라이빙 노드에 흐르는 전류량의 크기와 상기 출력노드에 흐르는 전류량의 크기가 같아지도록 제어하는 제1 및 제2PMOS 트랜지스터; 및

게이트를 통해 인가되는 상기 기준전압의 전위레벨에 응답하여 드레인 접속된 상기 공통노드와 소스 접속된 접지전압단 사이에 흐르는 전류량을 조절하기 위한 제3NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
제8항에 있어서,

상기 논리결정부는,

게이트를 통해 인가되는 상기 전위레벨 비교부의 출력신호에 응답하여 소스 접속된 전원전압단에서 드레인 접속된 출력노드로 흐르는 전류량을 조절하기 위한 PMOS 트랜지스터; 및

게이트를 통해 인가되는 상기 전위레벨 비교부의 출력신호에 응답하여 드레인 접속된 상기 출력노드에서 소스 접속된 접지전압단으로 흐르는 전류량을 조절하기 위한 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
제1항 및 제5항 내지 제9항 중 어느 하나의 항에 있어서,

상기 외부에서 인가되는 신호는, 데이터 신호인 것을 특징으로 하는 반도체 소자.
제1항 및 제5항 내지 제9항 중 어느 하나의 항에 있어서,

상기 외부에서 인가되는 신호는, 어드레스 신호인 것을 특징으로 하는 반도체 소자.
제1항 및 제5항 내지 제9항 중 어느 하나의 항에 있어서,

상기 외부에서 인가되는 신호는, 커맨드 신호인 것을 특징으로 하는 반도체 소자.
정 클록 및 부 클록을 리시빙하여 내부클록으로서 출력하기 위한 클록 리시빙 수단;

정 클록단과 부 클록단의 전위레벨 차이를 예정된 비율로 분배하여 기준전압을 생성하기 위한 기준전압 생성수단;

상기 기준전압을 이용하여 외부에서 인가되는 신호를 리시빙하기 위한 입력 리시빙 수단; 및

상기 내부클록에 상기 입력 리시빙 수단의 출력신호를 동기화시키기 위한 동기화수단

을 구비하는 반도체 소자.
제13항에 있어서,

상기 기준전압 생성수단은,

상기 정 클록단과 상기 부 클록단 사이에 직렬형태로 접속된 제1저항 및 제2저항을 구비하고, 상기 제1저항과 상기 제2저항의 접속노드에서 상기 기준전압을 출력하는 것을 특징으로 하는 반도체 소자.
제14항에 있어서,

상기 제1저항과 상기 제2저항은 저항값이 동일한 것을 특징으로 하는 반도체 소자.
제14항에 있어서,

상기 기준전압 생성수단은,

기준전압단과 접지전압단 사이에 접속된 커패시터를 더 구비하는 것을 특징으로 하는 반도체 소자.
제13항에 있어서,

상기 클록 리시빙 수단은,

CML 영역에서 스윙하던 상기 정 클록 및 부 클록을 리시빙하는 과정을 통해 그 레벨을 쉬프팅 시킴으로써 상기 내부클록이 CMOS 영역에서 스윙하도록 하는 것을 특징으로 하는 반도체 소자.
제13항에 있어서,

상기 클록 리시빙 수단은,

상기 정 클록을 정 입력으로 인가받고, 상기 부 클록을 부 입력으로 인가받으며, 전원전압과 접지전압을 전원으로 사용하는 차동증폭기를 구비하는 것을 특징으로 하는 반도체 소자.
제13항에 있어서,

상기 입력 리시빙 수단은,

상기 기준전압의 전위레벨을 기준으로 상기 외부에서 인가되는 신호의 논리레벨을 판단하는 것을 특징으로 하는 반도체 소자.
제19항에 있어서,

상기 입력 리시빙 수단은,

상기 외부에서 인가되는 신호의 전위레벨이 상기 기준전압의 전위레벨보다 낮을 경우, 상기 외부에서 인가되는 신호의 논리레벨을 로직'로우'(Low)로 판단하는 것을 특징으로 하는 반도체 소자.
제19항에 있어서,

상기 입력 리시빙 수단은,

상기 외부에서 인가되는 신호의 전위레벨이 상기 기준전압의 전위레벨보다 높을 경우, 상기 외부에서 인가되는 신호의 논리레벨을 로직'하이'(High)로 판단하는 것을 특징으로 하는 반도체 소자.
제13항 및 제19항 내지 제21항 중 어느 하나의 항에 있어서,

상기 외부에서 인가되는 신호는, 데이터 신호인 것을 특징으로 하는 반도체 소자.
제13항 및 제19항 내지 제21항 중 어느 하나의 항에 있어서,

상기 외부에서 인가되는 신호는, 어드레스 신호인 것을 특징으로 하는 반도 체 소자.
제13항 및 제19항 내지 제21항 중 어느 하나의 항에 있어서,

상기 외부에서 인가되는 신호는, 커맨드 신호인 것을 특징으로 하는 반도체 소자.