JP2518068B2 - 電流切換回路 - Google Patents
電流切換回路Info
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/267—Current mirrors using both bipolar and field-effect technology
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、磁気記録書込電流の切換回路に関し、特に
書込電流の精度が良く、精度の良い書込電流を流すのに
必要な飽和電圧が低くて済む、磁気記録書込電流切換回
路に関する。
書込電流の精度が良く、精度の良い書込電流を流すのに
必要な飽和電圧が低くて済む、磁気記録書込電流切換回
路に関する。
従来、この種の磁気記録書込電流切換回路は、第３図
に示す回路構成となっていた。
に示す回路構成となっていた。
図面を用いて説明する。
この従来の磁気記録書込電流切換回路は、カレント・
ミラー部，電流切換部の２つの部分に分かれている。
ミラー部，電流切換部の２つの部分に分かれている。
カレント・ミラー部はトランジスタQ31のコレクタが
入力端子IN31、かつトランジスタQ32のベースが接続さ
れ、またトランジスタQ31のエミッタは、抵抗R31の一端
に接続され抵抗R31の他端は接地端子GNDに接続されてい
る。トランジスタQ31のベースとトランジスタQ32のエミ
ッタとトランジスタQ33のベースと抵抗R32の一端が共通
に接続され、抵抗R32の他端は接地端子GNDに接続されて
いる。トランジスタQ32のコレクタは電源端子Vccに接続
されている。トランジスタQ33のエミッタは、抵抗R33の
一端に接続され抵抗R33の他端は接地端子GNDに接続され
ている。また、トランジスタQ33のコレクタは、このカ
レント・ミラー回路の出力端子となっている。
入力端子IN31、かつトランジスタQ32のベースが接続さ
れ、またトランジスタQ31のエミッタは、抵抗R31の一端
に接続され抵抗R31の他端は接地端子GNDに接続されてい
る。トランジスタQ31のベースとトランジスタQ32のエミ
ッタとトランジスタQ33のベースと抵抗R32の一端が共通
に接続され、抵抗R32の他端は接地端子GNDに接続されて
いる。トランジスタQ32のコレクタは電源端子Vccに接続
されている。トランジスタQ33のエミッタは、抵抗R33の
一端に接続され抵抗R33の他端は接地端子GNDに接続され
ている。また、トランジスタQ33のコレクタは、このカ
レント・ミラー回路の出力端子となっている。
電流切換部は、トランジスタQ34とQ35のそれぞれのエ
ミッタが共通に接続され、前記カレント・ミラー回路の
出力端子であるところのトランジスタQ33のコレクタに
接続されている。また、トランジスタQ34のベースは制
御端子C31へコレクタは出力端子O31へ接続されており、
トランジスタQ35のベースは制御端子C32へ、コレクタは
出力端子O32へ接続されている。第３図中のトランジス
タは総てNPN型である。PNP型であっても動作は同等にな
る。
ミッタが共通に接続され、前記カレント・ミラー回路の
出力端子であるところのトランジスタQ33のコレクタに
接続されている。また、トランジスタQ34のベースは制
御端子C31へコレクタは出力端子O31へ接続されており、
トランジスタQ35のベースは制御端子C32へ、コレクタは
出力端子O32へ接続されている。第３図中のトランジス
タは総てNPN型である。PNP型であっても動作は同等にな
る。
次に動作について説明する。
今、入力端子IN31から入力電流II31が入力されると、
前記カレント・ミラー部により反転された出力電流IO3
が、トランジスタQ33のコレクタに吸い込まれる。この
場合出力電流IO3はトランジスタQ31,Q33及び抵抗R31,R3
3の比によって決定される。
前記カレント・ミラー部により反転された出力電流IO3
が、トランジスタQ33のコレクタに吸い込まれる。この
場合出力電流IO3はトランジスタQ31,Q33及び抵抗R31,R3
3の比によって決定される。
カレント・ミラー回路によって反転された電流は電流
切換回路によって、出力端子O31か又はO32から出力され
るか切換えられる。制御端子C31の電位が制御端子C32の
電位より、100mV以上高ければ、電流は出力端子O31から
出力電流IO31として吸い込まれ、逆に制御端子C32の電
位が制御端子C31の電位より100mV以上高ければ出力端子
O32から出力電流IO32として吸い込まれる。また、制御
端子C31,C32の電位と接地端子GNDとの電位差を0.7Vより
低くすると、出力端子O31,O32から共に吸い込まなくな
る。
切換回路によって、出力端子O31か又はO32から出力され
るか切換えられる。制御端子C31の電位が制御端子C32の
電位より、100mV以上高ければ、電流は出力端子O31から
出力電流IO31として吸い込まれ、逆に制御端子C32の電
位が制御端子C31の電位より100mV以上高ければ出力端子
O32から出力電流IO32として吸い込まれる。また、制御
端子C31,C32の電位と接地端子GNDとの電位差を0.7Vより
低くすると、出力端子O31,O32から共に吸い込まなくな
る。
上述した従来の磁気記録書込電流切換回路は、以下の
３つの欠点がある。
３つの欠点がある。
第一は、電流の切換にバイポーラ・トランジスタを用
いており、そのhFEが有限の値であり、かつ、集積回路
である場合、その値はバラツクのでベース電流分の誤差
が生じ、精度の良い出力電流が得られないという欠点が
ある。磁気記録の書込電流の精度は、回路全体の誤差と
して通常±５％以内にする必要がある。ここでhFEが50
〜200にバラついたとすると、出力電流IO31又はIO32
は、出力電流IO3の98.0％〜99.5％の間にバラつく。よ
ってhFEのバラツキだけで1.5％の誤差が出ることにな
る。
いており、そのhFEが有限の値であり、かつ、集積回路
である場合、その値はバラツクのでベース電流分の誤差
が生じ、精度の良い出力電流が得られないという欠点が
ある。磁気記録の書込電流の精度は、回路全体の誤差と
して通常±５％以内にする必要がある。ここでhFEが50
〜200にバラついたとすると、出力電流IO31又はIO32
は、出力電流IO3の98.0％〜99.5％の間にバラつく。よ
ってhFEのバラツキだけで1.5％の誤差が出ることにな
る。
第二の欠点は制御端子C31,C32を共に接地端子GNDとの
電位差を0.7V以下にして、出力端子O31,O32から共に電
流を吸い込まないようにすると、トランジスタQ33が飽
和し、モノリシックの集積回路であれば、トランジスタ
Q33の寄生トランジスタが働いて、大量の電流がサブス
トレートへ流れることになるという欠点がある。
電位差を0.7V以下にして、出力端子O31,O32から共に電
流を吸い込まないようにすると、トランジスタQ33が飽
和し、モノリシックの集積回路であれば、トランジスタ
Q33の寄生トランジスタが働いて、大量の電流がサブス
トレートへ流れることになるという欠点がある。
第三の欠点は出力電流の精度を良くしようとすると、
出力端子O31,O32の電位を高く保っておく必要があり、
磁気記録書込電流を切換えた際に発生するフライ・バッ
ク電圧によって出力端子O31又はO32の電位が下がってき
た時、また出力端子O31,又はO32の電位が高い時に出力
電流IO31又はIO32を吸い込まなくなり、電流の切換時の
遷移時間が長くなるという欠点がある。具体的には、制
御端子C31の電位が制御端子C32の電位より高い場合、出
力端子O31の電位は、トランジスタQ34のエミッタの電位
よりトランジスタの飽和電圧より高い電圧（0.5V程度）
なければならない。つまり制御端子C31の電位より0.2V
低い電位以上でなければならない。また、制御端子C31
の最低電位は抵抗R33での電圧降下（約0.3V）、トラン
ジスタQ33の飽和電圧（約0.5V）トランジスタQ34のベー
ス−エミッタ間電圧（約0.7V）より、1.5Vとなる。よっ
て出力端子O31の最低電位は、1.3V必要となる。
出力端子O31,O32の電位を高く保っておく必要があり、
磁気記録書込電流を切換えた際に発生するフライ・バッ
ク電圧によって出力端子O31又はO32の電位が下がってき
た時、また出力端子O31,又はO32の電位が高い時に出力
電流IO31又はIO32を吸い込まなくなり、電流の切換時の
遷移時間が長くなるという欠点がある。具体的には、制
御端子C31の電位が制御端子C32の電位より高い場合、出
力端子O31の電位は、トランジスタQ34のエミッタの電位
よりトランジスタの飽和電圧より高い電圧（0.5V程度）
なければならない。つまり制御端子C31の電位より0.2V
低い電位以上でなければならない。また、制御端子C31
の最低電位は抵抗R33での電圧降下（約0.3V）、トラン
ジスタQ33の飽和電圧（約0.5V）トランジスタQ34のベー
ス−エミッタ間電圧（約0.7V）より、1.5Vとなる。よっ
て出力端子O31の最低電位は、1.3V必要となる。
本発明による電流切換回路は、入力端子（IN11）に接
続された入力側トランジスタ（Q11,Q12,MN11）と第１及
び第２の出力端子（O11,O12）に接続された第１及び第
２の出力側トランジスタ（Q13,Q14）とを有するカレン
トミラー回路を用いた電流切換回路であって、前記入力
側トランジスタ（Q11,Q12,MN11）に流れる入力電流にも
とづき発生されるバイアス電位点と前記第１の出力側ト
ランジスタ（Q13）との間にソース・ドレイン路が接続
された第１の電界効果トランジスタ（MN12）と、前記バ
イアス電位点と前記第２の出力側トランジスタ（Q14）
との間にソース・ドレイン路が接続された第２の電界効
果トランジスタ（MN14）とを備え、前記第１及び第２の
電界効果トランジスタ（MN12,MN14）のゲートは第１及
び第２の制御端子（C11,C12）にそれぞれ接続されてお
り、前記第１及び第２の制御端子（C11,C12）にはこれ
らの一方に第１の電位が、他方に第２の電位がそれぞれ
印加されるか、または、両方に第２の電位が印加され、
前記第１及び第２の電界効果トランジスタ（MN12,MN1
4）は前記第１の電位により導通することを特徴とす
る。
続された入力側トランジスタ（Q11,Q12,MN11）と第１及
び第２の出力端子（O11,O12）に接続された第１及び第
２の出力側トランジスタ（Q13,Q14）とを有するカレン
トミラー回路を用いた電流切換回路であって、前記入力
側トランジスタ（Q11,Q12,MN11）に流れる入力電流にも
とづき発生されるバイアス電位点と前記第１の出力側ト
ランジスタ（Q13）との間にソース・ドレイン路が接続
された第１の電界効果トランジスタ（MN12）と、前記バ
イアス電位点と前記第２の出力側トランジスタ（Q14）
との間にソース・ドレイン路が接続された第２の電界効
果トランジスタ（MN14）とを備え、前記第１及び第２の
電界効果トランジスタ（MN12,MN14）のゲートは第１及
び第２の制御端子（C11,C12）にそれぞれ接続されてお
り、前記第１及び第２の制御端子（C11,C12）にはこれ
らの一方に第１の電位が、他方に第２の電位がそれぞれ
印加されるか、または、両方に第２の電位が印加され、
前記第１及び第２の電界効果トランジスタ（MN12,MN1
4）は前記第１の電位により導通することを特徴とす
る。
また、前記入力側トランジスタは、前記入力電流が流
れる第１トランジスタ（Q11）と、この第１トランジス
タのベース（ゲート）と前記バイアス電位点との間にソ
ース・ドレイン路が接続され導通状態にある第２トラン
ジスタ（MN11）とを有し、前記第２トランジスタのオン
抵抗に対する前記第１及び第２の電界効果トランジスタ
（MN12,MN14）のそれぞれのオン抵抗の比は、前記入力
電流に対する前記第１及び第２の出力端子（O11,O12）
をそれぞれ流れる出力電流の比の逆数であることを特徴
とする。加えて、前記第１の出力側トランジスタ（Q1
3）のベース（ゲート）と基準電位の間にソース・ドレ
イン路が接続された第３の電界効果トランジスタ（MN1
3）と、前記第２の出力側トランジスタ（Q14）のベース
（ゲート）と前記基準電位の間にソース・ドレイン路が
接続された第４の電界効果トランジスタ（MN15）とをさ
らに備え、前記第３の電界効果トランジスタ（MN13）は
前記第１の制御端子（C11）に前記第１の電位が印加さ
れたとき非導通となり、前記第２の電位が印加されたと
き導通し、前記第４の電界効果トランジスタ（MN15）は
前記第２の制御端子（C12）に前記第１の電位が印加さ
れたとき非導通となり、前記第２の電位が印加されたと
き導通することを特徴とする。
れる第１トランジスタ（Q11）と、この第１トランジス
タのベース（ゲート）と前記バイアス電位点との間にソ
ース・ドレイン路が接続され導通状態にある第２トラン
ジスタ（MN11）とを有し、前記第２トランジスタのオン
抵抗に対する前記第１及び第２の電界効果トランジスタ
（MN12,MN14）のそれぞれのオン抵抗の比は、前記入力
電流に対する前記第１及び第２の出力端子（O11,O12）
をそれぞれ流れる出力電流の比の逆数であることを特徴
とする。加えて、前記第１の出力側トランジスタ（Q1
3）のベース（ゲート）と基準電位の間にソース・ドレ
イン路が接続された第３の電界効果トランジスタ（MN1
3）と、前記第２の出力側トランジスタ（Q14）のベース
（ゲート）と前記基準電位の間にソース・ドレイン路が
接続された第４の電界効果トランジスタ（MN15）とをさ
らに備え、前記第３の電界効果トランジスタ（MN13）は
前記第１の制御端子（C11）に前記第１の電位が印加さ
れたとき非導通となり、前記第２の電位が印加されたと
き導通し、前記第４の電界効果トランジスタ（MN15）は
前記第２の制御端子（C12）に前記第１の電位が印加さ
れたとき非導通となり、前記第２の電位が印加されたと
き導通することを特徴とする。
次に、本発明について図面を参照して説明する。
第一図は、本発明の一実施例の回路図である。
NPN型であるトランジスタQ11,Q13,Q14のエミッタはそ
れぞれ抵抗R11,R13,R14を介して接地端子GNDへ接続さ
れ、ベースはそれぞれNch型であるMOSトランジスタMN1
1,MN12,MN14をソース・ドレイン間を通してNPN型である
トランジスタQ12のエミッタに接続されている。また、
トランジスタQ13,Q14のベースは、それぞれNch型である
MOSトランジスタMN13,MN15のソース・ドレイン間を介し
て接地端子GNDへ接続され、コレクタはそれぞれ出力端
子O11,O12に接続されている。トランジスタQ12のベース
は、トランジスタQ11のコレクタと共に入力端子IN11へ
接続されており、コレクタはMOSトランジスタMN11のゲ
ートと共に電源端子VDDに接続されている。抵抗R12はト
ランジスタQ12のエミッタと接地端子GNDとの間に接続さ
れている。MOSトランジスタMN12,MN14のゲートはそれぞ
れ制御端子C11,C12に接続され、MOSトランジスタMN13,M
N15のゲートはそれぞれインバータINV1,INV2を介して制
御端子C11,C12に接続されている。前記MOSトランジスタ
のバック・ゲートは総て、接地端子GNDに接続されてい
るものとする。
れぞれ抵抗R11,R13,R14を介して接地端子GNDへ接続さ
れ、ベースはそれぞれNch型であるMOSトランジスタMN1
1,MN12,MN14をソース・ドレイン間を通してNPN型である
トランジスタQ12のエミッタに接続されている。また、
トランジスタQ13,Q14のベースは、それぞれNch型である
MOSトランジスタMN13,MN15のソース・ドレイン間を介し
て接地端子GNDへ接続され、コレクタはそれぞれ出力端
子O11,O12に接続されている。トランジスタQ12のベース
は、トランジスタQ11のコレクタと共に入力端子IN11へ
接続されており、コレクタはMOSトランジスタMN11のゲ
ートと共に電源端子VDDに接続されている。抵抗R12はト
ランジスタQ12のエミッタと接地端子GNDとの間に接続さ
れている。MOSトランジスタMN12,MN14のゲートはそれぞ
れ制御端子C11,C12に接続され、MOSトランジスタMN13,M
N15のゲートはそれぞれインバータINV1,INV2を介して制
御端子C11,C12に接続されている。前記MOSトランジスタ
のバック・ゲートは総て、接地端子GNDに接続されてい
るものとする。
動作について説明する。
Nch型であるMOSトランジスタMN11のゲートは電源端子
VDDへ接続されているので常にオンしている。
VDDへ接続されているので常にオンしている。
よって入力端子IN11から入力電流II11を入力すると、
トランジスタQ12がオンし、トランジスタQ11がベース電
流を供給されて、コレクタから電流を吸い込みはじめカ
レント・ミラー回路の入力側の動作を開始する。ここ
で、制御端子C11の電位が電源端子VDDと同電位であり制
御端子C12の電位が接地端子GNDと同電位であるとする
と、MOSトランジスタMN12及びMN15はオンし、MOSトラン
ジスタMN13及びMN14はオフしている。よってトランジス
タQ13にベース電流が供給され出力端子O11から出力電流
IO11を吸い込むことになる。トランジスタQ14は、MOSト
ランジスタMN14がオフし、MN15がオンしているためベー
スの電位がほぼ接地端子GNDとほぼ同電位であるため、
オフしており出力端子O12から出力電流IO12を吸い込ま
ない。逆に、制御端子C11の電位が接地端子GNDと同電位
で制御端子C12の電位が電源端子VDDと同電位である場合
は、同様に出力端子O12から出力電流IO12を吸い込み、
出力端子O11から出力電流IO11を吸い込まない。また、
制御端子C11及びC12両方とも接地端子GNDと同電位であ
るとすると、同様に出力端子O11,O12から共に出力電流I
O11,IO12を吸い込まなくなる。
トランジスタQ12がオンし、トランジスタQ11がベース電
流を供給されて、コレクタから電流を吸い込みはじめカ
レント・ミラー回路の入力側の動作を開始する。ここ
で、制御端子C11の電位が電源端子VDDと同電位であり制
御端子C12の電位が接地端子GNDと同電位であるとする
と、MOSトランジスタMN12及びMN15はオンし、MOSトラン
ジスタMN13及びMN14はオフしている。よってトランジス
タQ13にベース電流が供給され出力端子O11から出力電流
IO11を吸い込むことになる。トランジスタQ14は、MOSト
ランジスタMN14がオフし、MN15がオンしているためベー
スの電位がほぼ接地端子GNDとほぼ同電位であるため、
オフしており出力端子O12から出力電流IO12を吸い込ま
ない。逆に、制御端子C11の電位が接地端子GNDと同電位
で制御端子C12の電位が電源端子VDDと同電位である場合
は、同様に出力端子O12から出力電流IO12を吸い込み、
出力端子O11から出力電流IO11を吸い込まない。また、
制御端子C11及びC12両方とも接地端子GNDと同電位であ
るとすると、同様に出力端子O11,O12から共に出力電流I
O11,IO12を吸い込まなくなる。
本実施例の磁気記録書込電流切換回路では、従来例の
ように電流切換えに、バイポーラ・トランジスタを用い
ていないので、ベース電流分による誤差が生じない。ま
た、出力端子O11,O12から共に電流を吸い込まなくした
場合、本実施例の磁気記録書込電流切換回路では、MOS
トランジスタMN12及びMN14によってトランジスタQ13,Q1
4のベース電流を阻止しているために、トランジスタQ1
3,Q14が飽和して、サブストレートへ電流が流れ込むと
いうことがない。さらに、精度良く出力電流を吸い込む
ためには、従来例では約1.3V必要であったが、本実施例
の磁気記録書込電流切換回路では、抵抗R13又は抵抗R14
での電圧降下（約0.3V）とトランジスタQ13又はQ14の飽
和電圧（約0.5V）の和の電圧（約0.8V）以上に出力端子
電位を保てばよく、電流切換時の遷移時間をより短くす
ることが出来る。
ように電流切換えに、バイポーラ・トランジスタを用い
ていないので、ベース電流分による誤差が生じない。ま
た、出力端子O11,O12から共に電流を吸い込まなくした
場合、本実施例の磁気記録書込電流切換回路では、MOS
トランジスタMN12及びMN14によってトランジスタQ13,Q1
4のベース電流を阻止しているために、トランジスタQ1
3,Q14が飽和して、サブストレートへ電流が流れ込むと
いうことがない。さらに、精度良く出力電流を吸い込む
ためには、従来例では約1.3V必要であったが、本実施例
の磁気記録書込電流切換回路では、抵抗R13又は抵抗R14
での電圧降下（約0.3V）とトランジスタQ13又はQ14の飽
和電圧（約0.5V）の和の電圧（約0.8V）以上に出力端子
電位を保てばよく、電流切換時の遷移時間をより短くす
ることが出来る。
本実施例では、書込電流の精度をさらに向上させるた
めに、MOSトランジスタMN11を設けている。入力電流I
I11と出力電流IO11の比が、1:Nとすると、トランジスタ
Q11とトランジスタQ13のエミッタ・サイズの比が1:Nと
し、抵抗R11とR13の比は、N:1とする。この際トランジ
スタQ11とQ13のベース電流の比も1:Nとなる。ここで、M
OSトランジスタMN11とMN12のぞれぞれのゲート長をL11,
L12とし、ゲート幅をW11,W12とし、W11/L11とW12/L12の
比をN:1とすると、MOSトランジスタ、MN11とMN12のオン
抵抗の比も、N:1とする。このことと、前記トランジス
タQ11とQ13のベース電流の比が1:Nであることより、MOS
トランジスタMN11とMN12のソース・ドレイン間の電圧降
下は等しくなる。よってトランジスタQ11とQ13のベース
電位は等しくなり、入力電流II11と出力電流IO11の比
は、1:Nとなる。
めに、MOSトランジスタMN11を設けている。入力電流I
I11と出力電流IO11の比が、1:Nとすると、トランジスタ
Q11とトランジスタQ13のエミッタ・サイズの比が1:Nと
し、抵抗R11とR13の比は、N:1とする。この際トランジ
スタQ11とQ13のベース電流の比も1:Nとなる。ここで、M
OSトランジスタMN11とMN12のぞれぞれのゲート長をL11,
L12とし、ゲート幅をW11,W12とし、W11/L11とW12/L12の
比をN:1とすると、MOSトランジスタ、MN11とMN12のオン
抵抗の比も、N:1とする。このことと、前記トランジス
タQ11とQ13のベース電流の比が1:Nであることより、MOS
トランジスタMN11とMN12のソース・ドレイン間の電圧降
下は等しくなる。よってトランジスタQ11とQ13のベース
電位は等しくなり、入力電流II11と出力電流IO11の比
は、1:Nとなる。
第２図は本発明の他の実施例の回路図である。
本実施例では、前実施例におけるトランジスタのベー
ス電流を断続するMOSトランジスタMN11,MN12,MN14をPch
型MOSトランジスタ,MP21,MP22,MP23に代えた回路であ
る。
ス電流を断続するMOSトランジスタMN11,MN12,MN14をPch
型MOSトランジスタ,MP21,MP22,MP23に代えた回路であ
る。
動作原理等は、前実施例と同様であるが、ベース電流
を断続するMOSトランジスタとベースと接地端子間を断
続するMOSトランジスタに互いに異なる型のMOSトランジ
スタを用いているため、インバータが必要なくなってい
る。
を断続するMOSトランジスタとベースと接地端子間を断
続するMOSトランジスタに互いに異なる型のMOSトランジ
スタを用いているため、インバータが必要なくなってい
る。
なお、本実施例におけるPch型MOSトランジスタの閾値
（VT）は、動作時のトランジスタQ22のエミッタ電位よ
り低くなければならない。また、両実施例において、バ
イポーラ・トランジスタをMOSトランジスタへ変更して
も同等の効果が得られる。
（VT）は、動作時のトランジスタQ22のエミッタ電位よ
り低くなければならない。また、両実施例において、バ
イポーラ・トランジスタをMOSトランジスタへ変更して
も同等の効果が得られる。
以上説明したように本発明は、バイポーラ・トランジ
スタによって構成されたカレント・ミラー回路の出力側
トランジスタ回路のベース電流をMOSトランジスタを用
いて断続して、カレント・ミラーの出力電流を断続する
ことにより精度が良く、出力端子の電位が低くて済み、
出力電流をまったく流さないようにしてもサブストレー
トへ電流のもれない磁気記録書込電流切換回路を提供出
来る。
スタによって構成されたカレント・ミラー回路の出力側
トランジスタ回路のベース電流をMOSトランジスタを用
いて断続して、カレント・ミラーの出力電流を断続する
ことにより精度が良く、出力端子の電位が低くて済み、
出力電流をまったく流さないようにしてもサブストレー
トへ電流のもれない磁気記録書込電流切換回路を提供出
来る。
第１図は本発明の磁気記録書込電流切換回路の一実施例
の回路図、第２図は本発明の磁気記録書込電流切換回路
の他の実施例の回路図、第３図は従来例の磁気記録書込
電流切換回路の回路図である。
の回路図、第２図は本発明の磁気記録書込電流切換回路
の他の実施例の回路図、第３図は従来例の磁気記録書込
電流切換回路の回路図である。
Claims (3)
- 【請求項１】入力端子（IN11）に接続された入力側トラ
ンジスタ（Q11,Q12,MN11）と第１及び第２の出力端子
（O11,O12）に接続された第１及び第２の出力側トラン
ジスタ（Q13,Q14）とを有するカレントミラー回路を用
いた電流切換回路であって、前記入力側トランジスタ
（Q11,Q12,MN11）に流れる入力電流にもとづき発生され
るバイアス電位点と前記第１の出力側トランジスタ（Q1
3）との間にソース・ドレイン路が接続された第１の電
界効果トランジスタ（MN12）と、前記バイアス電位点と
前記第２の出力側トランジスタ（Q14）との間にソース
・ドレイン路が接続された第２の電界効果トランジスタ
（MN14）とを備え、前記第１及び第２の電界効果トラン
ジスタ（MN12,MN14）のゲートは第１及び第２の制御端
子（C11,C12）にそれぞれ接続されており、前記第１及
び第２の制御端子（C11,C12）にはこれらの一方に第１
の電位が、他方に第２の電位がそれぞれ印加されるか、
または、両方に第２の電位が印加され、前記第１及び第
２の電界効果トランジスタ（MN12,MN14）は前記第１の
電位により導通することを特徴とする電流切換回路。 - 【請求項２】前記入力側トランジスタは、前記入力電流
が流れる第１トランジスタ（Q11）と、この第１トラン
ジスタのベース（ゲート）と前記バイアス電位点との間
にソース・ドレイン路が接続され導通状態にある第２ト
ランジスタ（MN11）とを有し、前記第２トランジスタの
オン抵抗に対する前記第１及び第２の電界効果トランジ
スタ（MN12,MN14）のそれぞれのオン抵抗の比は、前記
入力電流に対する前記第１及び第２の出力端子（O11,O1
2）をそれぞれ流れる出力電流の比の逆数であることを
特徴とする請求項１記載の電流切換回路。 - 【請求項３】前記第１の出力側トランジスタ（Q13）の
ベース（ゲート）と基準電位の間にソース・ドレイン路
が接続された第３の電界効果トランジスタ（MN13）と、
前記第２の出力側トランジスタ（Q14）のベース（ゲー
ト）と前記基準電位の間にソース・ドレイン路が接続さ
れた第４の電界効果トランジスタ（MN15）とをさらに備
え、前記第３の電界効果トランジスタ（MN13）は前記第
１の制御端子（C11）に前記第１の電位が印加されたと
き非導通となり、前記第２の電位が印加されたとき導通
し、前記第４の電界効果トランジスタ（MN15）は前記第
２の制御端子（C12）に前記第１の電位が印加されたと
き非導通となり、前記第２の電位が印加されたとき導通
することを特徴とする請求項１又は２記載の電流切換回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299341A JP2518068B2 (ja) | 1989-11-17 | 1989-11-17 | 電流切換回路 |
| US07/614,510 US5063310A (en) | 1989-11-17 | 1990-11-16 | Transistor write current switching circuit for magnetic recording |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299341A JP2518068B2 (ja) | 1989-11-17 | 1989-11-17 | 電流切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160603A JPH03160603A (ja) | 1991-07-10 |
| JP2518068B2 true JP2518068B2 (ja) | 1996-07-24 |
Family
ID=17871300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299341A Expired - Fee Related JP2518068B2 (ja) | 1989-11-17 | 1989-11-17 | 電流切換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5063310A (ja) |
| JP (1) | JP2518068B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2800522B2 (ja) * | 1992-02-03 | 1998-09-21 | 日本電気株式会社 | 電流切換回路 |
| US6002268A (en) * | 1993-01-08 | 1999-12-14 | Dynachip Corporation | FPGA with conductors segmented by active repeaters |
| US5355035A (en) * | 1993-01-08 | 1994-10-11 | Vora Madhukar B | High speed BICMOS switches and multiplexers |
| US7116253B2 (en) * | 2003-08-05 | 2006-10-03 | Stmicroelectronics N.V. | Radio frequency digital-to-analog converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296820A (ja) * | 1985-06-25 | 1986-12-27 | Toshiba Corp | スイツチ用カレントミラ−回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4603291A (en) * | 1984-06-26 | 1986-07-29 | Linear Technology Corporation | Nonlinearity correction circuit for bandgap reference |
| JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ｅｃｌ回路 |
| US4721866A (en) * | 1985-11-21 | 1988-01-26 | Digital Equipment Corporation | CMOS current switching circuit |
| JPS6474823A (en) * | 1987-09-17 | 1989-03-20 | Fujitsu Ltd | Emitter follower circuit |
| US4943743A (en) * | 1988-03-24 | 1990-07-24 | Motorola, Inc. | TTL to ECL input buffer |
| US4897564A (en) * | 1988-12-27 | 1990-01-30 | International Business Machines Corp. | BICMOS driver circuit for high density CMOS logic circuits |
| US4910480A (en) * | 1989-07-25 | 1990-03-20 | Tektronix, Inc. | Hierarchical current amplifier |
-
1989
- 1989-11-17 JP JP1299341A patent/JP2518068B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-16 US US07/614,510 patent/US5063310A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296820A (ja) * | 1985-06-25 | 1986-12-27 | Toshiba Corp | スイツチ用カレントミラ−回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03160603A (ja) | 1991-07-10 |
| US5063310A (en) | 1991-11-05 |
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