JPS61120525A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPS61120525A JPS61120525A JP59240657A JP24065784A JPS61120525A JP S61120525 A JPS61120525 A JP S61120525A JP 59240657 A JP59240657 A JP 59240657A JP 24065784 A JP24065784 A JP 24065784A JP S61120525 A JPS61120525 A JP S61120525A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input terminal
- power source
- differential
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は差動形電流スイッチ回路の入力回路に係り、と
くにＥＣＬ論理レベルおよびＴＴＬ論理レベル等に対応
できるレベル変換回路に関する。
くにＥＣＬ論理レベルおよびＴＴＬ論理レベル等に対応
できるレベル変換回路に関する。
差動形電流スイッチ回路はＤＡ変換器等で一般的に使用
される。その入力回路ＴＴＬ論理レベル（“１”レベル
ニ５Ｖ、 “Ｏ”レベル：ＯＶ）で動作できるように
、従来例として第１図（ＩＳＳＣＣ’７５’ ＷＡＭ３
．２．Ｆｉ ｇ、４）に示すようなレベル変換回路２が
使われている０本回路の欠点として （１）ＩＣ上に構成したｐｎｐｈランジスタは一般に低
速であり、寸法も大きいが、このようなトランジスタを
多数使用し、回路が複雑である。
される。その入力回路ＴＴＬ論理レベル（“１”レベル
ニ５Ｖ、 “Ｏ”レベル：ＯＶ）で動作できるように
、従来例として第１図（ＩＳＳＣＣ’７５’ ＷＡＭ３
．２．Ｆｉ ｇ、４）に示すようなレベル変換回路２が
使われている０本回路の欠点として （１）ＩＣ上に構成したｐｎｐｈランジスタは一般に低
速であり、寸法も大きいが、このようなトランジスタを
多数使用し、回路が複雑である。
（２）ＴＴＬ論理レベルで入力ｐｎｐ ）’ランジスタ
が飽和しないように、Ｖ” ＞５Ｖ、Ｖ−＜ＯＶで使用
するため、論理回路系で使用する＋５ｖ電源以外に２電
源を必要とする６ 等がある。ここで、第１図の１は差動形電、流スイッチ
回路である。
が飽和しないように、Ｖ” ＞５Ｖ、Ｖ−＜ＯＶで使用
するため、論理回路系で使用する＋５ｖ電源以外に２電
源を必要とする６ 等がある。ここで、第１図の１は差動形電、流スイッチ
回路である。
本発明の目的は、論理回路系と同様の単一電源で使用で
き、かつ簡単な回路構成にて実現できるレベル変換回路
を提供することにある。
き、かつ簡単な回路構成にて実現できるレベル変換回路
を提供することにある。
本発明のレベル変換回路は、エミッタを共通接続した差
動形電流スイッチ回路において、少なくとも一方の入力
端子を、抵抗を介してデイジタル入力端子とし、上記入
力端子に少なくとも一つのトランジスタのエミッタを接
続し、上記トランジスタのコレクタを電源に、ベースを
適宜のバイアラミ位に接続してなることを特徴とするも
のである。
動形電流スイッチ回路において、少なくとも一方の入力
端子を、抵抗を介してデイジタル入力端子とし、上記入
力端子に少なくとも一つのトランジスタのエミッタを接
続し、上記トランジスタのコレクタを電源に、ベースを
適宜のバイアラミ位に接続してなることを特徴とするも
のである。
以下、本発明の一実施例を第２図により説明する。差動
電流スイッチ回路１０の入力の一方は基準電圧ｖ０ に
接続され、他方は抵抗２０を介してディジタル入力端子
Ｂ１を形成している。ｎｐｎトランジスタＴ１ および
ｐｎｐ ｌ”ランジスタＴ２のベースはそれぞれ基準電
圧Ｖ１ （＝Ｖ、＋ΔＶ工）およびＶｚ （＝Ｖａ−
Δｖ２）に接続されているヶいま、上記回路系をＴＴＬ
論理回路と同じ＋５Ｖ電源で動作させることを想定し、
Ｖｃｃ＝＝５Ｖ＋ｖｏ二２．５ｖとする。先ず端子Ｂ１
の電圧レベルＶ、が“ＯＩＦレベル（＝ ＯＶ）になっ
た場合を考える。この場合、 Ｖ、 ＜Ｖ、 −Ｖ、、、 （二１．８ Ｖ）である
ので、トランジスタＴ□が導通状態になり、差動入力端
の電位Ｅ０は （Ｅｏ）ｖ、−・Ｉａ１１＝Ｖ１ Ｖｓｗ□ミＶｌ、＋
ＡＶ１ Ｖ＊＊１ ・＝（１）次に端子Ｂ□のレベルが
１”レベル（Ｖ、〜５Ｖ）になった場合には、逆にトラ
ンジスタｖ２が導通し、差動入力端電位Ｅ０は、 （Ｅｏ） ｖｔ−”□” ＝Ｖ−＋Ｖ、、＝ｉ＝Ｖ、−
ΔＶｔ ＋ Ｖｍｗｘ ”・（２）になる、すなわち
差動入力端の電位Ｅ０は、式１式％（２） の範囲内で変化する。■□１〜Ｖ□２〜０．７ ｖであ
るので１例えばΔＶ□＝ΔＶ２＝０．３ Ｖに設定す
れば、Ｅ、＝Ｖ、±０．４ ｖの範囲内に抑えることが
できる。勿論、ΔＶ□＝ΔＶ２＝ＯＶでも良い。
電流スイッチ回路１０の入力の一方は基準電圧ｖ０ に
接続され、他方は抵抗２０を介してディジタル入力端子
Ｂ１を形成している。ｎｐｎトランジスタＴ１ および
ｐｎｐ ｌ”ランジスタＴ２のベースはそれぞれ基準電
圧Ｖ１ （＝Ｖ、＋ΔＶ工）およびＶｚ （＝Ｖａ−
Δｖ２）に接続されているヶいま、上記回路系をＴＴＬ
論理回路と同じ＋５Ｖ電源で動作させることを想定し、
Ｖｃｃ＝＝５Ｖ＋ｖｏ二２．５ｖとする。先ず端子Ｂ１
の電圧レベルＶ、が“ＯＩＦレベル（＝ ＯＶ）になっ
た場合を考える。この場合、 Ｖ、 ＜Ｖ、 −Ｖ、、、 （二１．８ Ｖ）である
ので、トランジスタＴ□が導通状態になり、差動入力端
の電位Ｅ０は （Ｅｏ）ｖ、−・Ｉａ１１＝Ｖ１ Ｖｓｗ□ミＶｌ、＋
ＡＶ１ Ｖ＊＊１ ・＝（１）次に端子Ｂ□のレベルが
１”レベル（Ｖ、〜５Ｖ）になった場合には、逆にトラ
ンジスタｖ２が導通し、差動入力端電位Ｅ０は、 （Ｅｏ） ｖｔ−”□” ＝Ｖ−＋Ｖ、、＝ｉ＝Ｖ、−
ΔＶｔ ＋ Ｖｍｗｘ ”・（２）になる、すなわち
差動入力端の電位Ｅ０は、式１式％（２） の範囲内で変化する。■□１〜Ｖ□２〜０．７ ｖであ
るので１例えばΔＶ□＝ΔＶ２＝０．３ Ｖに設定す
れば、Ｅ、＝Ｖ、±０．４ ｖの範囲内に抑えることが
できる。勿論、ΔＶ□＝ΔＶ２＝ＯＶでも良い。
このように差動回路の入力電位変化幅を比較的小さく抑
えることにより、スイッチング速度を低下する主要因で
ある差動トランジスタの飽和を避けることができる。
えることにより、スイッチング速度を低下する主要因で
ある差動トランジスタの飽和を避けることができる。
上記実施例は１式（１）および式（２）に示した如く、
差動回路の入力電位の上限と下限を制限する２種類の回
路を同時に設置したが、一方のみを使用することも可能
である。本思想に基づく他の実施例を第３図に示す。
差動回路の入力電位の上限と下限を制限する２種類の回
路を同時に設置したが、一方のみを使用することも可能
である。本思想に基づく他の実施例を第３図に示す。
同図は前記実施例（第２図）のトランジスタＴ２ を抵
抗２１番こ変えたものである。入力電位Ｖ、が“０”の
ときはトランジスタ子工が動作し、式（１）で示した関
係が成立つ。一方ｖｌがＩＩ １ ＃ｊのときは、抵抗
２０と抵抗２１で分圧された電位が差動回路の入力端に
印加されることになる。即ち、 本実施例ではｐｎｐｌ”ランジスタを使用しないのでよ
り高速化できる特長を持つ。
抗２１番こ変えたものである。入力電位Ｖ、が“０”の
ときはトランジスタ子工が動作し、式（１）で示した関
係が成立つ。一方ｖｌがＩＩ １ ＃ｊのときは、抵抗
２０と抵抗２１で分圧された電位が差動回路の入力端に
印加されることになる。即ち、 本実施例ではｐｎｐｌ”ランジスタを使用しないのでよ
り高速化できる特長を持つ。
以上述べたように、本発明によればレベル変換回路を＋
５ｖの単一電源で使用できるほか、レベル変換回路出力
電位の変化幅を小さく抑え、かつ電位を自由に設定でき
るため、差動形電流スイッチ回路の差動トランジスタ対
を非飽和で使用でき、その結果高速スイッチング動作を
可能にできる。
５ｖの単一電源で使用できるほか、レベル変換回路出力
電位の変化幅を小さく抑え、かつ電位を自由に設定でき
るため、差動形電流スイッチ回路の差動トランジスタ対
を非飽和で使用でき、その結果高速スイッチング動作を
可能にできる。
また回路も極めて簡単であるため経済的効果も大きい。
第１図は従来のレベル変換回路図、第２図および第３図
は本発明の実施例になるレベル変換回路図である。 １．１０・・・差動形電流スイッチ回路、２・・・レベ
ル竿１ ロ ２１！：２０
は本発明の実施例になるレベル変換回路図である。 １．１０・・・差動形電流スイッチ回路、２・・・レベ
ル竿１ ロ ２１！：２０
Claims (1)
- エミッタを共通接続した差動形電流スイッチ回路におい
て、少なくとも一方の入力端子Ａを抵抗を介してディジ
タル入力端子とするとともに、前記入力端子Ａに少なく
とも１つのトランジスタのエミッタを接続し、上記トラ
ンジスタのコレクタを電源に、ベースを適当なバイアス
電位に接続したことを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240657A JPH0744442B2 (ja) | 1984-11-16 | 1984-11-16 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240657A JPH0744442B2 (ja) | 1984-11-16 | 1984-11-16 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120525A true JPS61120525A (ja) | 1986-06-07 |
| JPH0744442B2 JPH0744442B2 (ja) | 1995-05-15 |
Family
ID=17062751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240657A Expired - Lifetime JPH0744442B2 (ja) | 1984-11-16 | 1984-11-16 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744442B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222216A (ja) * | 1988-12-27 | 1990-09-05 | Internatl Business Mach Corp <Ibm> | ＢｉＣＭＯＳドライバ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104833A (ja) * | 1982-12-07 | 1984-06-16 | Nec Corp | 入力回路 |
-
1984
- 1984-11-16 JP JP59240657A patent/JPH0744442B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104833A (ja) * | 1982-12-07 | 1984-06-16 | Nec Corp | 入力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222216A (ja) * | 1988-12-27 | 1990-09-05 | Internatl Business Mach Corp <Ibm> | ＢｉＣＭＯＳドライバ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744442B2 (ja) | 1995-05-15 |
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