KR930007593Y1 - 장치간 데이타 입출력 인터페이스 회로 - Google Patents

Abstract

내용 없음.

Description

장치간 데이타 입출력 인터페이스 회로

제 1 도는 장치간 데이타 전송을 설명하는 블록도면.

제 2 도는 본 고안에 따른 회로 구성도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : D형 플립플롭 2 : 쉬프트 레지스터

3 : NOR 게이트 4 : 반전기

본 고안은 CPU와 외부 기기와의 데이타 입출력에 관계된 인터페이싱에 관한 것으로, 특히 장치간 데이타 입출력을 제어하기 위한 제어신호를 하드웨어적으로 구현한 인터페이스회로에 관한 것이다.

통상, 디지탈 시스템은 펄스 발생기로부터 공급되는 공통의 클럭펄스에 의해 동기화되나, CPU와 I/O 인터페이스와 같은 유닛에 있어서는 그 펄스 발생원이 상호 독립적으로 운영된다. 그러나, 상기 2개의 유닛이 공통의 클럭을 사용하는 경우에는 이들 유닛은 동기 방식으로 운영되는 것이나, 대부분 이와는 반대로 비동기 상태로 운영되고 있다. 따라서, 비동기적으로 독립적으로 운영된다는 점에서 상호 유닛간에는 제어 신호가 필요하게 되고 제1유닛으로부터 제2유닛으로 데이타 전송이 일어날 때 이것이 유효함을 알리기 위해 스트로브 제어펄스의 수단에 의해 상호 통신이 원활히 되도록 하는 것이 일반적이다.

이러한 제어 신호내지는 그외의 필요한 통신을 위한 제어 신호를 포함하여 헨드쉐이킹으로 호칭되고 있는데 특히 이 스트로브 제어에 대하여 첨부한 제 1 도에는 블록도면이 도시되어 있는데, 제1 유닛(소스 유닛)(10)으로부터 제2유닛(20)으로, 데이타 버스에 의한 데이타 전송이 유효할 때, 제2유닛(20)에 상기 사실을 알리기 위해 제1유닛(10)으로 부터 발생되는 통신 제어 신호인스트로브 신호가 제2유닛(20)으로 출력된다.

이러한 방식이 적용되는 일예로서 CPU로부터 외부장치인 프린터에 데이타를 전송하는 경우를 고찰하여 보면, 마이컴측과 프린터측은 공히 데이타 전송을 위해 데이타 버스와 통상 제어 신호인BUSY,의 신호를 갖고 있는데 개략적인 동작관계는 다음과 같다.

마이컴측이 데이타를 전송하고자 할 때, 프린터측이 동작불가능한 경우에는 프린터측의 'BUSY' 신호를, 예를 들어 온 신호로서 마이컴에 보내오면 마이컴은 이 신호를 우선적으로 처리하도록 프로그램된 내용에 따라 판단한다. 오프신호가 접수되면 마이컴은 마이컴측의 프린터 포트에 할당된 출력 포트로 데이타를 출력하고 이어서 마이컴은 스트로브신호를 모두 레벨로하여 프린터측에 보낸다. 앞에서 언급하였듯이 이 신호는 데이타 버스의 데이타 전송이 유효한 것을 의미하므로 프린터측에서는 이를 접수함과 아울러신호를 보내어 데이타 전송이 이루어지도록 한다.

그러나, 이를 실현하기 위해 통상은 스트로브 신호를 소프트 웨어적으로 발생시키고 있기 때문에 소프트웨어 처리 루틴의 낭비가 초래되고 있다.

즉, 채용된 처리루틴에 있는 스트로브 신호 처리는 데이타 전송후 소정시간의 지연이 경과된 후에 스트로브를 인에이블 시키고 다시 상기와 같은 소정시간 후에 스트로브 신호를 디저블(disable)시키는 일련의 처리루틴을 갖고 있다.

이러한 이유로 소프트 웨어의 부담이 크고 또한 스트로브 신호가 인에이블된 상태에서 CPU에 인터럽트가 발생된 경우에는 상기 인에이블된 스트로브 신호가 필요 이상으로 지연되는 것이다.

이러한 문제는 소프트 웨어적 처리방법이 적용된 그 자체에 원인이 있는 것이기 때문에 이러한 처리 방식에는 한계가 있는 것이므로 본 고안에서는 이러한 점을 감안하여 소프트 웨어가 아닌 하드웨어적으로 장치간 데이타 입출력을 위한 제어신호 발생 기능을 갖는 인터페이스 회로를 제공함을 그 목적으로 한다.

본 고안의 목적에 따라 구성된 회로의 구성 및 작용 효과를 첨부한 도면인 제 2 도를 참조하여 이하 상세히 설명한다.

본 고안의 제1유닛(10)과 제2유닛(20)간 디지탈 데이타 입출력 인터페이스 회로는 데이타 생성원으로서의 제1유닛(10)으로 부터의 데이타(D₀-D₇)를 제1유닛(10)의 WR(write신호)에 의해 동기되어 제2유닛(20)으로 출력되도록 구비된 D플립플롭(1)과, 상기의 반전된 신호를 입력으로 하고 또 클럭신호(ck')를 받아 지연된 상기 입력신호를 출력하는 쉬프트 레지스터(2)와, 이 쉬트프 레지스터(2)의 두 출력(Qc, Qn)을 NOR 논리연산하여 제2유닛(20)으로 스트로브신호를 출력하는 NOR 게이트(3)로 연결 구성된 것을 특징으로 한다.

제1유닛(10) CPU는 제2유닛(20), 예를들면 프린터와 같은 기기에 소정의 데이타를 출력하기 위해 제 2 도에 도시된 D형 플립플롭(1) 각각의 입력단자(D)에 데이타(Q₀∼Q₇)를 보내면 이 플립플롭(1)은 제1유닛(10)으로부터의신호에 따라 이에 동기하여 데이타 전송을 하게된다. 이러한 사실을 제2의 유닛(20)에 알리기 위한 스트로브신호 발생은 본고안에 따라 회로적으로 이루어지는데 상기 신호는 반전기(4)에 의해 반전되어 예를들면 칩 일련번호인 '74164'와 같은 8비트 직렬 입력/병렬 출력 쉬프트 레지스터(2)의 A, B 입력단자로 동시에 입력된다.

여기 사용된 쉬프트 레지스터(2)는 8개의 지연된 입력 데이타를 병렬로 출력하는 쉬프트 레지스터로서, 그 출력중 Q_C와 Q_D는 각각 클럭신호(ck')에 대해 2ck' 지연된 출력 및 3ck' 지연된 출력, 즉 Qc에 대해 1ck'지연된 출력신호이다. 본 실시예에서 사용된 클럭신호(ck')는 4MHz로서 이 클럭에 동기하여 쉬프트 레지스터(2)에 입력된 데이타가 지연되어 출력된다.

쉬프트 레지스터(2)로 부터 출력된 2개의 출력신호(Qc,Qn)는 이어서 NOR 게이트(3)로 입력되어 제 2b 도와 같이 스트로브신호를 발생한다. 도면에서 보듯이, 샘플링한신호를 2ck' 지연하여 하이상태의 Q_C와 다음 ck'에 의해 Q_D가 하이일 때 즉, Qc와 Q_D가 모두 하이상태로 되는 2ck' 기간동안 스트로브신호가 로우가 되는 것이다.

따라서, 스트로브 신호가 하드웨어적으로 발생되므로 소프트웨어의 부담이 경감되고 CPU가 인터럽트되더라도 이에 상관없이 일정시간의 스트로브 신호를 발생시킬 수 있다.

본 고안의 또 다른 실시예가 얻어질 수 있는데 그것은신호의 샘플링에 따른 주파수 변조가 가능한 것이다. 따라서, 본 고안 회로는 카세트 테이프를 위한 인터페이스 회로와 같은 주파수 변조에 위한 직렬 데이타의 출력을 소프트웨어의 부담없이 간단히 실현 가능케한다.

Claims (1)

1. 제1유닛(10)과 제2유닛(20) 사이의 디지탈 데이타 입, 출력 인터페이스 회로에 있어서, 데이타 생성원이 상기 제1유닛(10)으로 부터 동기하여 데이타(D₀-D₇)를 제1유닛(10)으로부터의 기록신호에 의해 동기되어 제2유닛(20)으로 출력하기 위한 D플립플롭(1)과, 상기 기록신호를 반전시키기 위한 반전기(4)와, 상기 반전된 기록신호를 공통 입력(A, B)으로 하고 클럭신호(ck')를 받아 2클록 및 3클록 지연된 입력신호를 병렬 출력(Q_C, Q_D)하는 쉬프트 레지스터(2)와, 이 쉬프트 레지스터(2)의 두 출력(Q_C, Q_D)을 NOR논리 연산하여 제2유닛(20)으로 스트로브신호를 출력하는 NOR 게이트(3)로 구성된 것을 특징으로 하는 장치간 데이타 입출력 인터페이스회로.