JPH0556085A - インターフエイス回路 - Google Patents
インターフエイス回路Info
- Publication number
- JPH0556085A JPH0556085A JP3237362A JP23736291A JPH0556085A JP H0556085 A JPH0556085 A JP H0556085A JP 3237362 A JP3237362 A JP 3237362A JP 23736291 A JP23736291 A JP 23736291A JP H0556085 A JPH0556085 A JP H0556085A
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- JP
- Japan
- Prior art keywords
- latch
- data
- clock
- input
- latches
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 同一周波数で非同期の２つの異なるクロック
で動作する装置間で、データの転送を行うインターフェ
イス回路において、クロックがジッタを含んでいた場合
にも、正確なデータの転送を可能にすることを目的とす
る。 【構成】 入出力間をカスケード接続する３段のラッチ
１，２，３を設け、外部クロック及び内部クロックがい
ずれも１回入力されたときに、ワンショットのパルスを
出力する制御回路４を設ける。そして、ラッチ１は外部
クロックで入力データをラッチし、ラッチ２は制御回路
４のパルスでラッチ１の出力データをラッチし、ラッチ
３は内部クロックでラッチ２の出力データをラッチする
ように構成する。これにより、ラッチ３からは、入力デ
ータが順次出力される。
で動作する装置間で、データの転送を行うインターフェ
イス回路において、クロックがジッタを含んでいた場合
にも、正確なデータの転送を可能にすることを目的とす
る。 【構成】 入出力間をカスケード接続する３段のラッチ
１，２，３を設け、外部クロック及び内部クロックがい
ずれも１回入力されたときに、ワンショットのパルスを
出力する制御回路４を設ける。そして、ラッチ１は外部
クロックで入力データをラッチし、ラッチ２は制御回路
４のパルスでラッチ１の出力データをラッチし、ラッチ
３は内部クロックでラッチ２の出力データをラッチする
ように構成する。これにより、ラッチ３からは、入力デ
ータが順次出力される。
Description
【０００１】
【産業上の利用分野】本発明はインターフェイス回路に
関し、特に、非同期のクロックでデータの入出力を行う
インターフェイス回路に関する。
関し、特に、非同期のクロックでデータの入出力を行う
インターフェイス回路に関する。
【０００２】
【従来の技術】一般に外部クロックでデータを入力し、
内部クロックでデータを出力する従来の入力インターフ
ェイス回路は、図４に示すように、外部クロックで入力
データをラッチするラッチ５と、このラッチ５のデータ
を内部クロックでラッチするマスタースレーブ形のラッ
チ６とで構成されている。このように、従来の入力イン
ターフェイス回路は、外部クロック同期で入力されたデ
ータを内部クロック同期で出力するように構成した回路
が主流である。そして、外部クロックと内部クロックと
が重なった場合に、入力データが出力につつぬけになる
ことがないように、ラッチ６はマスタースレーブ形構成
のラッチとしている。
内部クロックでデータを出力する従来の入力インターフ
ェイス回路は、図４に示すように、外部クロックで入力
データをラッチするラッチ５と、このラッチ５のデータ
を内部クロックでラッチするマスタースレーブ形のラッ
チ６とで構成されている。このように、従来の入力イン
ターフェイス回路は、外部クロック同期で入力されたデ
ータを内部クロック同期で出力するように構成した回路
が主流である。そして、外部クロックと内部クロックと
が重なった場合に、入力データが出力につつぬけになる
ことがないように、ラッチ６はマスタースレーブ形構成
のラッチとしている。
【０００３】次に、図５を参照して従来回路の動作を説
明する。先ず、外部クロックで入力データＡをラッチ５
がラッチする。次に、ラッチ５から出力されているデー
タＡを、内部クロックでラッチ６がラッチし、これを出
力する。そして、次の外部クロックで入力データＢをラ
ッチ５がラッチし、このラッチ５からのデータＢを、次
の内部クロックでラッチ６がラッチし、出力する。
明する。先ず、外部クロックで入力データＡをラッチ５
がラッチする。次に、ラッチ５から出力されているデー
タＡを、内部クロックでラッチ６がラッチし、これを出
力する。そして、次の外部クロックで入力データＢをラ
ッチ５がラッチし、このラッチ５からのデータＢを、次
の内部クロックでラッチ６がラッチし、出力する。
【０００４】以上のように入力データはラッチ５からラ
ッチ６に順次ラッチされ、ラッチ６からデータが出力さ
れる。従って、この図４の入力インターフェイス回路で
は、外部クロックが対応する内部クロックの前１周期以
内のジッタを含んでいても、入力データを順次内部クロ
ックに同期して出力することができる。
ッチ６に順次ラッチされ、ラッチ６からデータが出力さ
れる。従って、この図４の入力インターフェイス回路で
は、外部クロックが対応する内部クロックの前１周期以
内のジッタを含んでいても、入力データを順次内部クロ
ックに同期して出力することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、図４に
示す従来のインターフェイス回路は、以下に示す問題点
がある。即ち、内部クロックに対して外部クロックがジ
ッタを含んでいた場合において、図６に示すように、内
部クロックが２パルス入力される間に外部クロックが入
力されないときは、ラッチ５にラッチされた入力データ
Ａが入力データＢに更新される前に、ラッチ６がラッチ
５の出力データＡをラッチするため、ラッチ６から同じ
入力データが連続して出力されるという問題点があっ
た。
示す従来のインターフェイス回路は、以下に示す問題点
がある。即ち、内部クロックに対して外部クロックがジ
ッタを含んでいた場合において、図６に示すように、内
部クロックが２パルス入力される間に外部クロックが入
力されないときは、ラッチ５にラッチされた入力データ
Ａが入力データＢに更新される前に、ラッチ６がラッチ
５の出力データＡをラッチするため、ラッチ６から同じ
入力データが連続して出力されるという問題点があっ
た。
【０００６】また、内部クロックが２パルス入力される
間に外部クロックが２パルス入力されたときには、ラッ
チ５にラッチされた入力データＣをラッチ６がラッチす
る前に、ラッチ５のラッチデータが入力データＤに更新
されてしまい、この更新の後、ラッチ６がラッチ５の出
力データをラッチするため、このときのラッチデータは
入力データＤとなる。このため、ラッチ６からは入力デ
ータＣが出力されない。このように、入力データに対し
て出力データにぬけが発生するという問題点がある。
間に外部クロックが２パルス入力されたときには、ラッ
チ５にラッチされた入力データＣをラッチ６がラッチす
る前に、ラッチ５のラッチデータが入力データＤに更新
されてしまい、この更新の後、ラッチ６がラッチ５の出
力データをラッチするため、このときのラッチデータは
入力データＤとなる。このため、ラッチ６からは入力デ
ータＣが出力されない。このように、入力データに対し
て出力データにぬけが発生するという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、同一周波数で非同期の２つのクロックがジ
ッタを含んでいる場合にも、出力データに同一データの
連続及びデータのぬけ等の不都合がなく、正確なデータ
の転送を可能にするインターフェイス回路を提供するこ
とを目的とする。
のであって、同一周波数で非同期の２つのクロックがジ
ッタを含んでいる場合にも、出力データに同一データの
連続及びデータのぬけ等の不都合がなく、正確なデータ
の転送を可能にするインターフェイス回路を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るインターフ
ェイス回路は、同一周波数で非同期の第１のクロック及
び第２のクロックで動作する装置間のデータの転送を行
うインターフェイス回路において、前記第１のクロック
と第２のクロックが夫々１回入力されるごとに第２のク
ロックの周期内でワンショットのパルスを発生する制御
回路と、前記第１のクロックをクロック信号として入力
データをラッチする第１のラッチと、前記制御回路が発
生するパルスにより前記第１のラッチの出力データをラ
ッチする第２のラッチと、前記第２のクロックにより前
記第２のラッチの出力データをラッチする第３のラッチ
とを有し、入力データを順次前記第２のクロックに同期
して出力することを特徴とする。
ェイス回路は、同一周波数で非同期の第１のクロック及
び第２のクロックで動作する装置間のデータの転送を行
うインターフェイス回路において、前記第１のクロック
と第２のクロックが夫々１回入力されるごとに第２のク
ロックの周期内でワンショットのパルスを発生する制御
回路と、前記第１のクロックをクロック信号として入力
データをラッチする第１のラッチと、前記制御回路が発
生するパルスにより前記第１のラッチの出力データをラ
ッチする第２のラッチと、前記第２のクロックにより前
記第２のラッチの出力データをラッチする第３のラッチ
とを有し、入力データを順次前記第２のクロックに同期
して出力することを特徴とする。
【０００９】
【作用】本発明においては、第１のクロックで第１のラ
ッチが入力データをラッチし、第２のクロックで制御回
路から出力されたパルスで第２のラッチが第１のラッチ
の出力データをラッチし、次順の第２のクロックで第３
のラッチが第２のラッチの出力データをラッチし、これ
を出力する。このようにして、第１のラッチ、第２のラ
ッチ、及び第３のラッチが順次データをラッチし、これ
を出力していく。そして、第１のクロックにおけるジッ
タの存在により、第１のクロックが入力された後、第２
のクロックの周期内に次順の第１のクロックが入力され
なかった場合も、その後この次順の第１のクロックが入
力された時点で制御回路からはパルスが出力され、第２
のラッチは第１のラッチにラッチされているデータをラ
ッチする。従って、第２のラッチは必ず入力データを順
次ラッチすることとなり、第３のラッチが次順の第２の
クロックでこの第２のラッチの出力データをラッチし、
これを出力する。このため、インターフェイス回路から
は、入力データが順次出力され、同一データの連続及び
データのぬけ等は発生しない。
ッチが入力データをラッチし、第２のクロックで制御回
路から出力されたパルスで第２のラッチが第１のラッチ
の出力データをラッチし、次順の第２のクロックで第３
のラッチが第２のラッチの出力データをラッチし、これ
を出力する。このようにして、第１のラッチ、第２のラ
ッチ、及び第３のラッチが順次データをラッチし、これ
を出力していく。そして、第１のクロックにおけるジッ
タの存在により、第１のクロックが入力された後、第２
のクロックの周期内に次順の第１のクロックが入力され
なかった場合も、その後この次順の第１のクロックが入
力された時点で制御回路からはパルスが出力され、第２
のラッチは第１のラッチにラッチされているデータをラ
ッチする。従って、第２のラッチは必ず入力データを順
次ラッチすることとなり、第３のラッチが次順の第２の
クロックでこの第２のラッチの出力データをラッチし、
これを出力する。このため、インターフェイス回路から
は、入力データが順次出力され、同一データの連続及び
データのぬけ等は発生しない。
【００１０】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１１】図１は本発明の第１の実施例に係る入力イ
ンターフェイス回路を示す回路図である。この入力イン
ターフェイス回路は、外部クロックをクロック信号とす
るラッチ１、制御回路４の出力信号をクロック信号とす
るラッチ２、及び内部クロックをクロック信号とするラ
ッチ３を有する。そして、ラッチ１、ラッチ２、及びラ
ッチ３の入出力間はカスケード接続されている。制御回
路４は外部クロックと内部クロックが夫々１回入力され
るごとに内部クロックの周期内でワン・ショットのパル
スを出力する回路である。
ンターフェイス回路を示す回路図である。この入力イン
ターフェイス回路は、外部クロックをクロック信号とす
るラッチ１、制御回路４の出力信号をクロック信号とす
るラッチ２、及び内部クロックをクロック信号とするラ
ッチ３を有する。そして、ラッチ１、ラッチ２、及びラ
ッチ３の入出力間はカスケード接続されている。制御回
路４は外部クロックと内部クロックが夫々１回入力され
るごとに内部クロックの周期内でワン・ショットのパル
スを出力する回路である。
【００１２】図２は、本発明の第１の実施例に係るイン
ターフェイス回路のタイミングチャートの一例を示し、
これを参照して本実施例の動作について説明する。
ターフェイス回路のタイミングチャートの一例を示し、
これを参照して本実施例の動作について説明する。
【００１３】ラッチ１は外部クロックで入力データＡを
ラッチする。ラッチ２は制御回路４の出力でラッチ１か
らの出力データＡをラッチする。次に、内部クロックが
入力されると、ラッチ３がラッチ２からの出力データＡ
をラッチし、出力データとする。
ラッチする。ラッチ２は制御回路４の出力でラッチ１か
らの出力データＡをラッチする。次に、内部クロックが
入力されると、ラッチ３がラッチ２からの出力データＡ
をラッチし、出力データとする。
【００１４】このとき、既に次の外部クロックがラッチ
１に入力されているので、入力データＢはラッチ１にラ
ッチされている。そして、ラッチ２が制御回路４の出力
でデータＢをラッチし、次の内部クロックでラッチ３が
ラッチ２からの出力データＢをラッチし、これを出力す
る。
１に入力されているので、入力データＢはラッチ１にラ
ッチされている。そして、ラッチ２が制御回路４の出力
でデータＢをラッチし、次の内部クロックでラッチ３が
ラッチ２からの出力データＢをラッチし、これを出力す
る。
【００１５】ここで、外部クロックが内部クロックに対
してジッタを含んでいる場合について説明する。先ず、
図２の内部クロックの第２パルスと第３パルスとの間の
ように、内部クロックの周期内に外部クロックが入力さ
れない場合は、内部クロック（第２パルス）によりラッ
チ３からデータＡが出力された後、更に内部クロック
（第３パルス）が入力し、ラッチ３はデータＢをラッチ
して出力する。
してジッタを含んでいる場合について説明する。先ず、
図２の内部クロックの第２パルスと第３パルスとの間の
ように、内部クロックの周期内に外部クロックが入力さ
れない場合は、内部クロック（第２パルス）によりラッ
チ３からデータＡが出力された後、更に内部クロック
（第３パルス）が入力し、ラッチ３はデータＢをラッチ
して出力する。
【００１６】次に、図２の内部クロックの第３パルスと
第４パルスとの間のように、内部クロックの周期内に外
部クロックが２クロック入力された場合、最初の外部ク
ロックで、ラッチ１が入力データＣをラッチする。そし
て、制御回路４の出力でラッチ２がラッチ１のデータＣ
をラッチする。更に、次の外部クロックが入力される
と、ラッチ１が入力データＤをラッチする。その後の内
部クロックで、ラッチ３がラッチ２のデータＣをラッチ
し出力する。次いで、ラッチ１のデータＤが制御回路４
の出力でラッチ２にラッチされ、更に次の内部クロック
でラッチ３にラッチされて出力される。
第４パルスとの間のように、内部クロックの周期内に外
部クロックが２クロック入力された場合、最初の外部ク
ロックで、ラッチ１が入力データＣをラッチする。そし
て、制御回路４の出力でラッチ２がラッチ１のデータＣ
をラッチする。更に、次の外部クロックが入力される
と、ラッチ１が入力データＤをラッチする。その後の内
部クロックで、ラッチ３がラッチ２のデータＣをラッチ
し出力する。次いで、ラッチ１のデータＤが制御回路４
の出力でラッチ２にラッチされ、更に次の内部クロック
でラッチ３にラッチされて出力される。
【００１７】以上のように入力されるデータは、外部ク
ロックが対応する内部クロックの前後１周期以内のジッ
タを含んでいても、ラッチ１、ラッチ２、ラッチ３に順
次ラッチされ、入力順にデータは出力されることにな
る。このため、同じデータが連続して出力されることは
なく、また入力データに対し出力データにぬけが発生す
ることもない。
ロックが対応する内部クロックの前後１周期以内のジッ
タを含んでいても、ラッチ１、ラッチ２、ラッチ３に順
次ラッチされ、入力順にデータは出力されることにな
る。このため、同じデータが連続して出力されることは
なく、また入力データに対し出力データにぬけが発生す
ることもない。
【００１８】次に、本発明の第２の実施例に係る出力イ
ンターフェイス回路について、図３を参照して説明す
る。本実施例の出力インターフェイス回路は、内部クロ
ックをクロック信号とするラッチ７、制御回路１０の出
力信号をクロック信号とするラッチ８、及び外部クロッ
クをクロック信号とするラッチ９を有し、ラッチ７、ラ
ッチ８、及びラッチ９の入出力間はカスケード接続され
ている。制御回路１０は外部クロックと内部クロックが
夫々１回入力されるとごとに、外部クロックの周期内で
ワンショットのパルスを出力する。
ンターフェイス回路について、図３を参照して説明す
る。本実施例の出力インターフェイス回路は、内部クロ
ックをクロック信号とするラッチ７、制御回路１０の出
力信号をクロック信号とするラッチ８、及び外部クロッ
クをクロック信号とするラッチ９を有し、ラッチ７、ラ
ッチ８、及びラッチ９の入出力間はカスケード接続され
ている。制御回路１０は外部クロックと内部クロックが
夫々１回入力されるとごとに、外部クロックの周期内で
ワンショットのパルスを出力する。
【００１９】このように、前述の第１の実施例の入力イ
ンターフェイス回路における内部クロックと外部クロッ
クとを入れ換えることにより、出力インターフェイス回
路を構成することができる。また、同様の動作により、
ラッチ７に内部クロックで入力されたデータが、ラッチ
９から順次外部クロックで出力される。本実施例におい
ても、出力インターフェイス回路からの同一データの連
続出力及び出力データのぬけが防止される。
ンターフェイス回路における内部クロックと外部クロッ
クとを入れ換えることにより、出力インターフェイス回
路を構成することができる。また、同様の動作により、
ラッチ７に内部クロックで入力されたデータが、ラッチ
９から順次外部クロックで出力される。本実施例におい
ても、出力インターフェイス回路からの同一データの連
続出力及び出力データのぬけが防止される。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
３段にカスケード接続されたラッチにおいて、１段目の
ラッチがデータを入力し、次のデータを入力する前に２
段目のラッチが１段目のラッチのデータをラッチし、同
様に２段目のラッチが次のデータをラッチする前に３段
目のラッチが２段目のラッチのデータをラッチして出力
するように制御回路により制御されるので、外部クロッ
クが対応する内部クロックの前後１周期以内のジッタを
含んでいても、正確にデータを転送することができ、ジ
ッタによる誤動作を防止することができる。
３段にカスケード接続されたラッチにおいて、１段目の
ラッチがデータを入力し、次のデータを入力する前に２
段目のラッチが１段目のラッチのデータをラッチし、同
様に２段目のラッチが次のデータをラッチする前に３段
目のラッチが２段目のラッチのデータをラッチして出力
するように制御回路により制御されるので、外部クロッ
クが対応する内部クロックの前後１周期以内のジッタを
含んでいても、正確にデータを転送することができ、ジ
ッタによる誤動作を防止することができる。
【図１】本発明の第１の実施例に係る入力インターフェ
イス回路を示すブロック図である。
イス回路を示すブロック図である。
【図２】本実施例の入力インターフェイス回路の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図３】本発明の第２の実施例に係る出力インターフェ
イス回路を示すブロック図である。
イス回路を示すブロック図である。
【図４】従来の入力インターフェイス回路を示すブロッ
ク図である。
ク図である。
【図５】従来の入力インターフェイス回路のタイミング
チャート図である。
チャート図である。
【図６】従来の入力インターフェイス回路において、外
部クロックがジッタを含んだときの動作を示すタイミン
グチャート図である。
部クロックがジッタを含んだときの動作を示すタイミン
グチャート図である。
１〜３，５，７〜９；ラッチ ４．１０；制御回路 ６；マスタースレーブ形ラッチ
Claims (1)
- 【請求項１】 同一周波数で非同期の第１のクロック及
び第２のクロックで動作する装置間のデータの転送を行
うインターフェイス回路において、前記第１のクロック
と第２のクロックが夫々１回入力されるごとに第２のク
ロックの周期内でワンショットのパルスを発生する制御
回路と、前記第１のクロックをクロック信号として入力
データをラッチする第１のラッチと、前記制御回路が発
生するパルスにより前記第１のラッチの出力データをラ
ッチする第２のラッチと、前記第２のクロックにより前
記第２のラッチの出力データをラッチする第３のラッチ
とを有し、入力データを順次前記第２のクロックに同期
して出力することを特徴とするインターフェイス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237362A JPH0556085A (ja) | 1991-08-23 | 1991-08-23 | インターフエイス回路 |
| US07/929,261 US5369672A (en) | 1991-08-23 | 1992-08-13 | Interface circuit capable of performing exact data transfer |
| EP92114150A EP0534129B1 (en) | 1991-08-23 | 1992-08-19 | Interface circuit for data transfer |
| DE69216338T DE69216338T2 (de) | 1991-08-23 | 1992-08-19 | Schnittstellenschaltung zur Datenübertragung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237362A JPH0556085A (ja) | 1991-08-23 | 1991-08-23 | インターフエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0556085A true JPH0556085A (ja) | 1993-03-05 |
Family
ID=17014266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237362A Pending JPH0556085A (ja) | 1991-08-23 | 1991-08-23 | インターフエイス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5369672A (ja) |
| EP (1) | EP0534129B1 (ja) |
| JP (1) | JPH0556085A (ja) |
| DE (1) | DE69216338T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2282472B (en) * | 1993-10-01 | 1998-07-15 | Nokia Mobile Phones Ltd | An interface between unsynchronised devices |
| US5548620A (en) * | 1994-04-20 | 1996-08-20 | Sun Microsystems, Inc. | Zero latency synchronized method and apparatus for system having at least two clock domains |
| US5634116A (en) * | 1995-03-30 | 1997-05-27 | International Business Machines Corporation | Non-integer multiple clock translator |
| US6169772B1 (en) * | 1995-04-07 | 2001-01-02 | Via-Cyrix, Inc. | Stretching setup and hold times in synchronous designs |
| US5930311A (en) * | 1996-10-10 | 1999-07-27 | Alcatel Usa Sourcing, L.P. | Circuitry for retiming a received data signal |
| US6097775A (en) * | 1998-02-17 | 2000-08-01 | Lsi Logic Corporation | Method and apparatus for synchronously transferring signals between clock domains |
| US6549593B1 (en) | 1999-07-19 | 2003-04-15 | Thomson Licensing S.A. | Interface apparatus for interfacing data to a plurality of different clock domains |
| US6326829B1 (en) * | 1999-10-14 | 2001-12-04 | Hewlett-Packard Company | Pulse latch with explicit, logic-enabled one-shot |
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