JPH02192146A - 半導体装置 - Google Patents
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- JPH02192146A JPH02192146A JP1009843A JP984389A JPH02192146A JP H02192146 A JPH02192146 A JP H02192146A JP 1009843 A JP1009843 A JP 1009843A JP 984389 A JP984389 A JP 984389A JP H02192146 A JPH02192146 A JP H02192146A
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- wiring
- layer wiring
- opening
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- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000000694 effects Effects 0.000 abstract description 9
- 230000002159 abnormal effect Effects 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は半導体装置に関し、特に多層配線構造を有する
半導体装置に関するものである。
半導体装置に関するものである。
(従来技術)
以下第10図を参照して、従来技術による半導体装置に
ついて説明する。第10図は従来技術による半導体装置
を示した断面図である。
ついて説明する。第10図は従来技術による半導体装置
を示した断面図である。
従来技術による多層配線構造を有する半導体装置は、半
導体基板21上に形成された絶縁層26と、この絶縁層
26上に形成された下層配線22と、この下層配線22
上に形成され、所定のコンタクト領域に開孔25を有す
る絶縁層23と、この絶縁層23上に形成され、開孔2
5を介して下層配線22と接続されている上層配線24
から形成していた。この様な半導体装置においては、上
層配線24を形成した後、上層配線24上に保護膜を形
成するために熱工程を行なう必要がある。
導体基板21上に形成された絶縁層26と、この絶縁層
26上に形成された下層配線22と、この下層配線22
上に形成され、所定のコンタクト領域に開孔25を有す
る絶縁層23と、この絶縁層23上に形成され、開孔2
5を介して下層配線22と接続されている上層配線24
から形成していた。この様な半導体装置においては、上
層配線24を形成した後、上層配線24上に保護膜を形
成するために熱工程を行なう必要がある。
(発明が解決しようとする課題)
上記の様に従来技術による半導体装置においては、上層
配線24を形成した後、熱工程を行なう必要がある。こ
の様に熱工程を行なうと、上層配線24と開孔25を介
して接続されている下層配線22が熱膨張し、開孔25
を介して、下層配線22が上層配線24を押し出し、上
層配線24に突起等の異常形状が発生する。この突起等
が横方向に発生した場合は、上層配線24同志が結合し
ショートしてしまう。又、上層配線24同志が結合はし
なくても、配線間のスペースが狭くなり、配線上の絶縁
層等にボイドが発生してしまう。このボイドが有る状態
で熱ストレス等が加わると、突起等が成長して配線間シ
ョートを起こし、信頼性上問題となる。又、この突起等
が縦方向に発生した場合は、上層配線24の更に上部に
配線層を形成する際に、配線表面の平坦性が悪くなって
しまう等の問題があった。更に、これら熱膨張の影響は
、下層配線22の面積が上層配線24の面積よりも広い
場合に、より大きくなる。
配線24を形成した後、熱工程を行なう必要がある。こ
の様に熱工程を行なうと、上層配線24と開孔25を介
して接続されている下層配線22が熱膨張し、開孔25
を介して、下層配線22が上層配線24を押し出し、上
層配線24に突起等の異常形状が発生する。この突起等
が横方向に発生した場合は、上層配線24同志が結合し
ショートしてしまう。又、上層配線24同志が結合はし
なくても、配線間のスペースが狭くなり、配線上の絶縁
層等にボイドが発生してしまう。このボイドが有る状態
で熱ストレス等が加わると、突起等が成長して配線間シ
ョートを起こし、信頼性上問題となる。又、この突起等
が縦方向に発生した場合は、上層配線24の更に上部に
配線層を形成する際に、配線表面の平坦性が悪くなって
しまう等の問題があった。更に、これら熱膨張の影響は
、下層配線22の面積が上層配線24の面積よりも広い
場合に、より大きくなる。
本発明は、上記の様な従来技術による半導体装置の、下
層配線の熱膨張によって生じる上層配線の突起等の異常
形状を防止し、配線間ショートのない、平坦性の良い半
導体装置を提供することを目的とする。
層配線の熱膨張によって生じる上層配線の突起等の異常
形状を防止し、配線間ショートのない、平坦性の良い半
導体装置を提供することを目的とする。
[発明の構成]
(課題を解決するための手段)
上記目的を達成するために本発明においては、多層配線
構造を有する半導体装置において、下層配線のコンタク
ト領域周辺にスリットを設けた半導体装置を提供する。
構造を有する半導体装置において、下層配線のコンタク
ト領域周辺にスリットを設けた半導体装置を提供する。
(作 用)
この様な半導体装置によれば、下層配線のコンタクト領
域周辺にスリットを設けることによって、下層配線のコ
ンタクト領域周辺が熱膨張した膨張分をスリットで阻止
することができる。このことにより、下層配線とコンタ
クト領域に設けられた開孔を介して接続された上層配線
への影響を防止することができ、下層配線の熱膨張によ
る上層配線の突起等の異常形状の発生を防止することが
可能となる。
域周辺にスリットを設けることによって、下層配線のコ
ンタクト領域周辺が熱膨張した膨張分をスリットで阻止
することができる。このことにより、下層配線とコンタ
クト領域に設けられた開孔を介して接続された上層配線
への影響を防止することができ、下層配線の熱膨張によ
る上層配線の突起等の異常形状の発生を防止することが
可能となる。
(実施例)
以下第1図乃至第9図を参照して、本発明の実施例に係
る半導体装置を説明する。尚、第1図乃至第9図に示さ
れた上面図においては、基板5、絶縁層6,7は発明の
理解を助ける為に図示しない。
る半導体装置を説明する。尚、第1図乃至第9図に示さ
れた上面図においては、基板5、絶縁層6,7は発明の
理解を助ける為に図示しない。
第1図(a) 、 (b)は、本発明の第1の実施例に
係る半導体装置を示した上面図及び断面図である。
係る半導体装置を示した上面図及び断面図である。
この半導体装置は、半導体基板5上に形成された絶縁層
7と、この絶縁層7上に形成された下層配線1と、この
下層配線1上に形成され、所定のコンタクト領域に開孔
3を有する絶縁層6と、この絶縁層6上に形成され、開
孔を介して下層配線と接続されている上層配線2から形
成され、この下層配線のコンタクト領域周辺にはスリッ
トが設けられている。
7と、この絶縁層7上に形成された下層配線1と、この
下層配線1上に形成され、所定のコンタクト領域に開孔
3を有する絶縁層6と、この絶縁層6上に形成され、開
孔を介して下層配線と接続されている上層配線2から形
成され、この下層配線のコンタクト領域周辺にはスリッ
トが設けられている。
尚、本実施例における「コンタクト領域周辺」とは、開
孔3を挟み、上層配線2の幅方向に、開孔3から離間し
た2ケ所の領域のことをいう。
孔3を挟み、上層配線2の幅方向に、開孔3から離間し
た2ケ所の領域のことをいう。
又、スリット4の一辺の長さは開孔3の一辺の長さより
長く、スリット4の幅はできるだけ狭く、つまり最小の
配線間隔にすることが望ましい。なぜなら、スリット4
の幅が広いと、スリット4を設けた部分だけ電流容量が
小さくなってしまうからである。更に、スリット4は開
孔3から開孔3に対する配線余裕だけ離した領域に設け
ることが望ましい。なぜなら、スリット4を開孔3に隣
接した領域に設けると、絶縁層6形成時のマスクずれが
生じた時に問題となるからである。例えば、開孔3の幅
が1.6μ、長さが2.5μの場合は、開孔3から2μ
離した領域に、幅が2μ、長さが3.7μのスリット4
を開孔3の両側にそれぞれ1つづつ設ければよい。
長く、スリット4の幅はできるだけ狭く、つまり最小の
配線間隔にすることが望ましい。なぜなら、スリット4
の幅が広いと、スリット4を設けた部分だけ電流容量が
小さくなってしまうからである。更に、スリット4は開
孔3から開孔3に対する配線余裕だけ離した領域に設け
ることが望ましい。なぜなら、スリット4を開孔3に隣
接した領域に設けると、絶縁層6形成時のマスクずれが
生じた時に問題となるからである。例えば、開孔3の幅
が1.6μ、長さが2.5μの場合は、開孔3から2μ
離した領域に、幅が2μ、長さが3.7μのスリット4
を開孔3の両側にそれぞれ1つづつ設ければよい。
この様な半導体装置によれば、下層配線1のコンタクト
領域周辺にスリット4を設けたことによって、上層配線
2形成時の熱工程により生じる下層配線1の熱膨張分は
、スリット4内にある絶縁層6で阻止することができる
。このことにより、下層配線1とコンタクト領域に設け
られた開孔3を介して接続された上層配線2への影響を
防止することができ、従来技術の問題点であった上層配
線2に生じる突起等の異常形状を軽減することができ、
上層配線2の平坦性が良くなる。又特に、上層配線2の
直下にはスリット4を設けていないので、上層配線2の
平坦性は更に良くなる。更に又、この様な半導体装置に
よれば、特に上層配線2と直交方向に生じる下層配線1
の熱膨張分の影響を防ぐことができる。
領域周辺にスリット4を設けたことによって、上層配線
2形成時の熱工程により生じる下層配線1の熱膨張分は
、スリット4内にある絶縁層6で阻止することができる
。このことにより、下層配線1とコンタクト領域に設け
られた開孔3を介して接続された上層配線2への影響を
防止することができ、従来技術の問題点であった上層配
線2に生じる突起等の異常形状を軽減することができ、
上層配線2の平坦性が良くなる。又特に、上層配線2の
直下にはスリット4を設けていないので、上層配線2の
平坦性は更に良くなる。更に又、この様な半導体装置に
よれば、特に上層配線2と直交方向に生じる下層配線1
の熱膨張分の影響を防ぐことができる。
第2図乃至第9図は、本発明の第2乃至第9の実施例に
係る半導体装置を示した上面図である。
係る半導体装置を示した上面図である。
第2図乃至第9図に図面に示されている番号は第1図に
対応している。
対応している。
第2乃至第9の実施例は、第1の実施例におけるスリッ
ト4の設ける位置及び形状を変えたものである。尚、ス
リット4の幅、長さ、開孔3からの離す長さ等の条件は
、第1の実施例と同様である。
ト4の設ける位置及び形状を変えたものである。尚、ス
リット4の幅、長さ、開孔3からの離す長さ等の条件は
、第1の実施例と同様である。
第2の実施例では、スリット4を開孔3を挟み、上層配
線2と直交方向に2ケ所設けている。
線2と直交方向に2ケ所設けている。
この様な半導体装置によれば、第1の実施例と同様な効
果が得られ、特に上層配線2と平行方向に生じる下層配
線1の熱膨張分の影響を防ぐことができる。
果が得られ、特に上層配線2と平行方向に生じる下層配
線1の熱膨張分の影響を防ぐことができる。
第3の実施例は、コンタクト領域が下層配線1の側端に
設けられている場合である。この場合は、スリット4を
開孔3を挟んで両側に2ケ所設ける必要はなくなる。つ
まり、開孔3に対して、側端と反対側の領域のみにスリ
ット4を設ければよい。
設けられている場合である。この場合は、スリット4を
開孔3を挟んで両側に2ケ所設ける必要はなくなる。つ
まり、開孔3に対して、側端と反対側の領域のみにスリ
ット4を設ければよい。
この様な半導体装置によれば、第2の実施例と同様な効
果が得られる。
果が得られる。
第4の実施例は、スリット4を開孔3を囲む様に、開孔
3の辺に沿って4ケ所設けている。
3の辺に沿って4ケ所設けている。
この様な半導体装置によれば、第1及び第2の実施例で
述べた様な、上層配線2と直交方向に生じる下層配線1
の熱膨張分と、上層配線2と平行方向に生じる下層配線
1の熱膨張分との影響を両方共防ぐことができる。
述べた様な、上層配線2と直交方向に生じる下層配線1
の熱膨張分と、上層配線2と平行方向に生じる下層配線
1の熱膨張分との影響を両方共防ぐことができる。
第5の実施例は、第3の実施例と同様に、コンタクト領
域が下層配線1の側端に設けられている場合である。こ
の場合は、第3の実施例と同様に、スリット4を開孔3
に対して側端側には設ける必要がなくなる。つまりスリ
ット4を、開孔3を挟み、上層配線2と平行方向に2ケ
所と、直交方向に開孔3に対して、側端と反対側の領域
とに設ければよい。
域が下層配線1の側端に設けられている場合である。こ
の場合は、第3の実施例と同様に、スリット4を開孔3
に対して側端側には設ける必要がなくなる。つまりスリ
ット4を、開孔3を挟み、上層配線2と平行方向に2ケ
所と、直交方向に開孔3に対して、側端と反対側の領域
とに設ければよい。
この様な半導体装置によれば、第4の実施例と同様な効
果が得られる。
果が得られる。
第6の実施例は、スリット4を開孔3を囲む様に設けた
場合である。この場合は、第4の実施例の様に開孔3の
辺に沿って設けられた4つのスリット4を、細分化して
設けている。
場合である。この場合は、第4の実施例の様に開孔3の
辺に沿って設けられた4つのスリット4を、細分化して
設けている。
この様な半導体装置によれば、第4の実施例と同様な効
果が得られ、又スリット4を設けたことにより、下層配
線1に生じる電流容量の低下が小さくなる。
果が得られ、又スリット4を設けたことにより、下層配
線1に生じる電流容量の低下が小さくなる。
第7の実施例は、コンタクト領域が下層配線1の角に設
けられている場合である。この場合はスリット4を、上
層配線2と平行方向に開孔3に対して側端と反対側の領
域と、上層配線2と直交方向に開孔3に対して側端と反
対側の領域との2ケ所に設ける。
けられている場合である。この場合はスリット4を、上
層配線2と平行方向に開孔3に対して側端と反対側の領
域と、上層配線2と直交方向に開孔3に対して側端と反
対側の領域との2ケ所に設ける。
この様な半導体装置によれば、第4の実施例と同様な効
果が得られる。
果が得られる。
第8の実施例は、スリット4を開孔3を囲む様に、開孔
3の辺に沿って4ケ所設け、更にその4つのスリット4
の外側に、スリット4間を囲む様に、4ケ所にL字形の
スリット4′を設けている。
3の辺に沿って4ケ所設け、更にその4つのスリット4
の外側に、スリット4間を囲む様に、4ケ所にL字形の
スリット4′を設けている。
この様な半導体装置によれば、第4の実施例と同様な効
果が得られ、特に下層配線1の熱膨張分のスリット4間
からの、開孔3を介して下層配線1と接続された上層配
線2への影響を防ぐことができる。
果が得られ、特に下層配線1の熱膨張分のスリット4間
からの、開孔3を介して下層配線1と接続された上層配
線2への影響を防ぐことができる。
第9の実施例は、第5の実施例と同様に、コンタクト領
域が下層配線1の側端に設けられている場合である。こ
の場合も第5の実施例と同様に、3ケ所の領域にスリッ
ト4を設けるのであるが、第9の実施例では、上層配線
2と平行方向に開孔3を挟んで設ける2ケ所のスリット
4を、下層配線1の側端から離れて形成するのではなく
、側端に接して設けている。
域が下層配線1の側端に設けられている場合である。こ
の場合も第5の実施例と同様に、3ケ所の領域にスリッ
ト4を設けるのであるが、第9の実施例では、上層配線
2と平行方向に開孔3を挟んで設ける2ケ所のスリット
4を、下層配線1の側端から離れて形成するのではなく
、側端に接して設けている。
この様な半導体装置によれば、第4の実施例と同様な効
果が得られる。
果が得られる。
[発明の効果]
以上詳述した様に本発明によれば、下層配線のコンタク
ト領域周辺にスリットを設けることにより、下層配線の
コンタクト領域周辺が熱膨張した膨張分をスリットで阻
止することができる。このことにより、下層配線とコン
タクト領域に設けられた開孔を介して接続された上層配
線への影響を防止することができ、上層配線の突起等の
異常形状の発生を防止し、上層配線の平坦性を良くする
ことが可能な半導体装置を提供することかできる。
ト領域周辺にスリットを設けることにより、下層配線の
コンタクト領域周辺が熱膨張した膨張分をスリットで阻
止することができる。このことにより、下層配線とコン
タクト領域に設けられた開孔を介して接続された上層配
線への影響を防止することができ、上層配線の突起等の
異常形状の発生を防止し、上層配線の平坦性を良くする
ことが可能な半導体装置を提供することかできる。
第1図(a)は本発明の第1の実施例に係る半導体装置
を示した上面図、第1図(b)は本発明の第1の実施例
に係る半導体装置を示した断面図、第n 2乃至第9図は本発明の他の実施例に係る半導体装置を
示した上面図、第10図は従来技術による半導体装置を
示した断面図である。 1・・・下層配線 2・・・上層配線 3・・・開孔 4・・・スリット 5・・・基板 6・・・絶縁層
を示した上面図、第1図(b)は本発明の第1の実施例
に係る半導体装置を示した断面図、第n 2乃至第9図は本発明の他の実施例に係る半導体装置を
示した上面図、第10図は従来技術による半導体装置を
示した断面図である。 1・・・下層配線 2・・・上層配線 3・・・開孔 4・・・スリット 5・・・基板 6・・・絶縁層
Claims (5)
- (1)基板と、 この基板上に形成され、コンタクト領域とこのコンタク
ト領域周辺に設けられ所定の幅及び長さを有するスリッ
トを有する下層配線と、 この下層配線上に形成され、前記コンタクト領域に対応
する部分に開孔を有する絶縁層と、前記開孔部を含む前
記絶縁層上に形成された上層配線を備えた半導体装置。 - (2)前記スリットの幅が、前記上層配線の幅以下であ
ることを特徴とする請求項1記載の半導体装置。 - (3)前記スリットの長さが、前記開孔の一辺の長さ以
上であることを特徴とする請求項1記載の半導体装置。 - (4)前記スリットが、前記コンタクト領域から前記ス
リットの幅以下離間して設けられていることを特徴とす
る請求項1記載の半導体装置。 - (5)基板と、 この基板上に形成され、コンタクト領域を有する下層配
線と、 前記コンタクト領域周辺に設けられた前記下層配線の膨
張分を阻止する手段と、 前記下層配線上に形成され、前記コンタクト領域に対応
する部分に開孔を有する絶縁層と、前記開孔部を含む前
記絶縁層上に形成された上層配線を備えた半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1009843A JPH02192146A (ja) | 1989-01-20 | 1989-01-20 | 半導体装置 |
EP90100917A EP0379170B1 (en) | 1989-01-20 | 1990-01-17 | Semiconductor device comprising wiring layers |
DE69034108T DE69034108T2 (de) | 1989-01-20 | 1990-01-17 | Halbleiteranordnung mit Leiterschichten |
KR1019900000632A KR100191860B1 (ko) | 1989-01-20 | 1990-01-19 | 반도체장치 |
US08/291,037 US5402005A (en) | 1989-01-20 | 1994-08-15 | Semiconductor device having a multilayered wiring structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1009843A JPH02192146A (ja) | 1989-01-20 | 1989-01-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02192146A true JPH02192146A (ja) | 1990-07-27 |
Family
ID=11731409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1009843A Pending JPH02192146A (ja) | 1989-01-20 | 1989-01-20 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5402005A (ja) |
EP (1) | EP0379170B1 (ja) |
JP (1) | JPH02192146A (ja) |
KR (1) | KR100191860B1 (ja) |
DE (1) | DE69034108T2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5461260A (en) * | 1994-08-01 | 1995-10-24 | Motorola Inc. | Semiconductor device interconnect layout structure for reducing premature electromigration failure due to high localized current density |
JP3819670B2 (ja) * | 2000-04-14 | 2006-09-13 | 富士通株式会社 | ダマシン配線を有する半導体装置 |
EP1420443A3 (fr) * | 2002-11-14 | 2014-10-15 | Nxp B.V. | Dispositif de connexion électrique entre deux pistes d'un circuit integré |
JP5552261B2 (ja) * | 2009-05-12 | 2014-07-16 | パナソニック株式会社 | 半導体装置 |
CN112122381B (zh) * | 2020-09-11 | 2022-09-06 | 铭尔金属(苏州)有限公司 | 铝卷带整平工艺 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6444048A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Semiconductor integrated circuit device |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4834686A (ja) * | 1971-09-09 | 1973-05-21 | ||
DE3066941D1 (en) * | 1979-05-24 | 1984-04-19 | Fujitsu Ltd | Masterslice semiconductor device and method of producing it |
US5229642A (en) * | 1980-09-01 | 1993-07-20 | Hitachi, Ltd. | Resin molded type semiconductor device having a conductor film |
JPS5893347A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | Mos型半導体装置及びその製造方法 |
JPS58125847A (ja) * | 1982-01-22 | 1983-07-27 | Hitachi Ltd | 半導体装置 |
JPS6010645A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 樹脂封止型半導体装置 |
JPS6059774A (ja) * | 1983-09-13 | 1985-04-06 | Matsushita Electronics Corp | 半導体装置 |
JPS6115350A (ja) * | 1984-06-30 | 1986-01-23 | Nippon Gakki Seizo Kk | 半導体装置 |
JPS61225837A (ja) * | 1985-03-29 | 1986-10-07 | Fujitsu Ltd | 半導体装置の層間接続方法 |
JPS61234052A (ja) * | 1985-04-10 | 1986-10-18 | Nec Corp | 半導体集積回路装置 |
JPS61288439A (ja) * | 1985-06-17 | 1986-12-18 | Fujitsu Ltd | 半導体装置 |
US4695868A (en) * | 1985-12-13 | 1987-09-22 | Rca Corporation | Patterned metallization for integrated circuits |
DE3684150D1 (de) * | 1986-09-26 | 1992-04-09 | Ibm | Halbleiter-integrierte anzeige. |
US4907066A (en) * | 1986-12-05 | 1990-03-06 | Cornell Research Foundation, Inc. | Planar tungsten interconnect with implanted silicon |
JPS62202525A (ja) * | 1987-01-23 | 1987-09-07 | Hitachi Ltd | 樹脂封止型半導体装置 |
JPH0724305B2 (ja) * | 1987-04-15 | 1995-03-15 | ロ−ム株式会社 | 半導体装置 |
FR2617635B1 (fr) * | 1987-07-03 | 1990-03-09 | Thomson Semiconducteurs | Procede de contact entre deux couches conductrices ou semi-conductrices deposees sur un substrat |
JPH01225137A (ja) * | 1988-03-04 | 1989-09-08 | Toshiba Corp | 半導体集積回路装置 |
US4832789A (en) * | 1988-04-08 | 1989-05-23 | American Telephone And Telegrph Company, At&T Bell Laboratories | Semiconductor devices having multi-level metal interconnects |
JPH01274456A (ja) * | 1988-04-26 | 1989-11-02 | Nec Corp | 半導体装置 |
JP2580301B2 (ja) * | 1988-12-27 | 1997-02-12 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1989
- 1989-01-20 JP JP1009843A patent/JPH02192146A/ja active Pending
-
1990
- 1990-01-17 DE DE69034108T patent/DE69034108T2/de not_active Expired - Fee Related
- 1990-01-17 EP EP90100917A patent/EP0379170B1/en not_active Expired - Lifetime
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-
1994
- 1994-08-15 US US08/291,037 patent/US5402005A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6444048A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
Publication number | Publication date |
---|---|
EP0379170A3 (en) | 1991-11-21 |
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EP0379170A2 (en) | 1990-07-25 |
KR100191860B1 (ko) | 1999-06-15 |
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DE69034108T2 (de) | 2004-07-29 |
US5402005A (en) | 1995-03-28 |
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