JPS62202525A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JPS62202525A JPS62202525A JP1233587A JP1233587A JPS62202525A JP S62202525 A JPS62202525 A JP S62202525A JP 1233587 A JP1233587 A JP 1233587A JP 1233587 A JP1233587 A JP 1233587A JP S62202525 A JPS62202525 A JP S62202525A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板の周辺部に幅広い導体膜な有する樹
脂封止型半導体装置に関する。
脂封止型半導体装置に関する。
論理回路を含むＬＳＩ等において、第１図、第１Ａ図に
示すように半導体基板（チップ）１の一主面にアクティ
ブ領域を構成する半導体素子領域２が形成され、基板周
辺部表面の絶縁膜３上にアルミニウム膜からなる配ツ４
、ボンディングパノド５とその外側にＮ転層防止のため
のガードリンク６を設けてこれをグランドラインＧＮＤ
に接続し、上記パッド部５を露出するようにチップ表面
をリンシリケートガラス（ＰＳＧ）、シリコンナイトラ
イド膜等のバクシベーションで覆った構造が知られてい
る。このような構造の半導体素子を。
示すように半導体基板（チップ）１の一主面にアクティ
ブ領域を構成する半導体素子領域２が形成され、基板周
辺部表面の絶縁膜３上にアルミニウム膜からなる配ツ４
、ボンディングパノド５とその外側にＮ転層防止のため
のガードリンク６を設けてこれをグランドラインＧＮＤ
に接続し、上記パッド部５を露出するようにチップ表面
をリンシリケートガラス（ＰＳＧ）、シリコンナイトラ
イド膜等のバクシベーションで覆った構造が知られてい
る。このような構造の半導体素子を。
レジンで封止した場合、モールドレジンによる強い応力
が特にチップ周辺の四隅部に大きい（強い）応力が加わ
りガードリング６上及び周辺でパツシベーシヨン層のク
ラックが生ずることがわかった。
が特にチップ周辺の四隅部に大きい（強い）応力が加わ
りガードリング６上及び周辺でパツシベーシヨン層のク
ラックが生ずることがわかった。
また、かかる構造の半導体素子を高温高湿雰囲気中で耐
湿テストを行なった場合に、層間絶縁膜であるＰＳＧ（
リン酸化物含有シリケート・ガラス）膜のリン溶出を生
じ、被覆バノ゛シペーション膜の剥離を起し、アルミニ
ウム配線の腐食がチップのアクティブ領域まで到達し、
特性劣化の原因となることもわかった。
湿テストを行なった場合に、層間絶縁膜であるＰＳＧ（
リン酸化物含有シリケート・ガラス）膜のリン溶出を生
じ、被覆バノ゛シペーション膜の剥離を起し、アルミニ
ウム配線の腐食がチップのアクティブ領域まで到達し、
特性劣化の原因となることもわかった。
本願発明者は前記したチップコーナ一部のガードリング
上及び周辺のパッシベーション膜クラック等の欠陥がア
ルミニウムからなるガードリングの幅に関係することに
着目して上記欠点の改良を行なった。したがって本発明
の目的とするところは樹脂封止型半導体装置におげろ特
性不良の改善。
上及び周辺のパッシベーション膜クラック等の欠陥がア
ルミニウムからなるガードリングの幅に関係することに
着目して上記欠点の改良を行なった。したがって本発明
の目的とするところは樹脂封止型半導体装置におげろ特
性不良の改善。
耐湿性の向上にある。
以下本発明をいくつかの実施例にそって具体的に説明す
る。
る。
第２図、第２Ａ図は本発明による樹脂封止型半導体装置
の一つの望ましい実施形態を示すものである。
の一つの望ましい実施形態を示すものである。
同図において、１は／リコ／半導体基板、２は基板の一
主面に形成された半導体素子領域で例えば基板と異なる
導電型の不純物が拡散等の手段により導入され形成され
たものである。３はフィールド絶縁膜で例えば厚い半導
体酸化ｇＥ（ＳｉＯ，膜）からなる。８は第１の表面絶
縁膜で例えば薄いＳｉｎ、膜からなる。９は第２の表面
絶縁膜で例えばＰＳＧ（リン酸化物含有シリケート・ガ
ラス）膜から形成されリンが外部より侵入するナトリウ
ム等の不純物のゲッタの役目を有する。１０はアルミニ
ウム（、ｌ）配線でＰＳＧ膜９及びＳｉｎ。
主面に形成された半導体素子領域で例えば基板と異なる
導電型の不純物が拡散等の手段により導入され形成され
たものである。３はフィールド絶縁膜で例えば厚い半導
体酸化ｇＥ（ＳｉＯ，膜）からなる。８は第１の表面絶
縁膜で例えば薄いＳｉｎ、膜からなる。９は第２の表面
絶縁膜で例えばＰＳＧ（リン酸化物含有シリケート・ガ
ラス）膜から形成されリンが外部より侵入するナトリウ
ム等の不純物のゲッタの役目を有する。１０はアルミニ
ウム（、ｌ）配線でＰＳＧ膜９及びＳｉｎ。
膜８のスルーホール（透孔）を通して半導体領域２にオ
ーミックコンタクトする。５はアルミニウム配線の外端
子として形成されたポンディングパッド、６は基板周辺
部にそりて形成されたガードリングでアルミニウム膜か
らなる。上記基板の隅部（コーナー）上のガードリング
にコーナーにそった］状のスリット１０が設けられる。
ーミックコンタクトする。５はアルミニウム配線の外端
子として形成されたポンディングパッド、６は基板周辺
部にそりて形成されたガードリングでアルミニウム膜か
らなる。上記基板の隅部（コーナー）上のガードリング
にコーナーにそった］状のスリット１０が設けられる。
７はパッシベーション膜としての絶縁膜で例えばＰＳＧ
。
。
ＣＶＤ（気相化学反応生成） Ｓ ｉＯｔプラズマ生成
シリコンナイトライド又は５ｏＯＣスピンオン・グラス
）等からなる。
シリコンナイトライド又は５ｏＯＣスピンオン・グラス
）等からなる。
かかる構造において、ガードリングにスリットを設ける
ことにより下記の理由でパッシベーション膜クラック等
の欠陥を防止できる。
ことにより下記の理由でパッシベーション膜クラック等
の欠陥を防止できる。
樹脂封止された半導体チップ周辺部上のガードリンクニ
バッシペーション腰クランク等の発生する原因としては
、第３図に示すようチップの中心より端部、特に隅部（
コーナー）にストレスが集中する傾向にあり、又、ガー
ドリングのアルミニウム膜の幅が大きいほど著しいこと
が実験的に確められた。又、種々の実験によってガード
リングのコーナ一部にスリットを形成するとスリットの
幅だけガードリングの幅が少なくなり、クラック発生の
原因が取除かれることが確認された。しかしガードリン
グのアルミニウム膜の配線としての抵抗の増大を防ぐた
めにはスリットの幅はある程度小さい面積にしなければ
ならない。このためスリットはアルミニウムのリングの
中央より外側に約１０μｍの幅でかつ内側コーナーをカ
バーする長さとすることが適当である。ガードリングの
コーナ一部の幅を限定する手段としてスリット以外に小
孔の配列、あるいはコーナーの内側又は外側にテーパ部
を設げるという手段でもよい。小孔の場合１０μｍ角の
小孔を複数個並べると特によい。
バッシペーション腰クランク等の発生する原因としては
、第３図に示すようチップの中心より端部、特に隅部（
コーナー）にストレスが集中する傾向にあり、又、ガー
ドリングのアルミニウム膜の幅が大きいほど著しいこと
が実験的に確められた。又、種々の実験によってガード
リングのコーナ一部にスリットを形成するとスリットの
幅だけガードリングの幅が少なくなり、クラック発生の
原因が取除かれることが確認された。しかしガードリン
グのアルミニウム膜の配線としての抵抗の増大を防ぐた
めにはスリットの幅はある程度小さい面積にしなければ
ならない。このためスリットはアルミニウムのリングの
中央より外側に約１０μｍの幅でかつ内側コーナーをカ
バーする長さとすることが適当である。ガードリングの
コーナ一部の幅を限定する手段としてスリット以外に小
孔の配列、あるいはコーナーの内側又は外側にテーパ部
を設げるという手段でもよい。小孔の場合１０μｍ角の
小孔を複数個並べると特によい。
ガードリングのコーナ一部の形状とコーナ一部欠陥発生
率の関係を下記の各実験例によって示す。
率の関係を下記の各実験例によって示す。
第４図はコーナーを加工しないガードリング上ノハンシ
ベーション膜クラックのＡＩ（アルミニウム）幅依存性
を示す。この場合、チップ寸法は４−７ Ｋ ４−７１
ｎ’ｒＺ、温度サイクルは一５５℃〜１５０℃で２０回
とする。バッシペーショ／ｌ［ＫはＰＳＧ／Ｐ−８ｉＮ
／ＰＳＧ−０，８５／ＬＬ１０．２（、ｕｍ）３層構造
及びＰ−８ｉＮ／ＰＳＧ−１，１μｍ１０．２μｍの２
層構造を用いる。第５図はガードリングのコーナーの形
状及びＡＩ膜の幅りを示す。第４図に示すようにコーナ
一部欠陥率−Ａ１幅の関係において、Ｌが小さいほど欠
陥率の小さいことが明らかである。
ベーション膜クラックのＡＩ（アルミニウム）幅依存性
を示す。この場合、チップ寸法は４−７ Ｋ ４−７１
ｎ’ｒＺ、温度サイクルは一５５℃〜１５０℃で２０回
とする。バッシペーショ／ｌ［ＫはＰＳＧ／Ｐ−８ｉＮ
／ＰＳＧ−０，８５／ＬＬ１０．２（、ｕｍ）３層構造
及びＰ−８ｉＮ／ＰＳＧ−１，１μｍ１０．２μｍの２
層構造を用いる。第５図はガードリングのコーナーの形
状及びＡＩ膜の幅りを示す。第４図に示すようにコーナ
一部欠陥率−Ａ１幅の関係において、Ｌが小さいほど欠
陥率の小さいことが明らかである。
第６図はガードリングのコーナ一部に第７図で示すよう
に］状のスリットを形成した場合のガードＩ） ７グ部
パッシベーション膜クランクのｌ膜中スリット幅Ｗ依存
性を示す。この場合のパッシベーション膜は〇−〇曲線
がＰ−８ｉＮ／ＰＳＧ＝１．１μｍ７０．２μｍの２層
膜、ム・・・△曲線がＰＳＧ／Ｐ−８ｉＮ／ＰＳＧ＝
０．８５μｍ／１．１μｍ１０．２μｍの３層膜である
。第６図によればスリット幅２０μｍ〜４０μｍでコー
ナ一部欠陥率が著しく低下することが明らかである。
に］状のスリットを形成した場合のガードＩ） ７グ部
パッシベーション膜クランクのｌ膜中スリット幅Ｗ依存
性を示す。この場合のパッシベーション膜は〇−〇曲線
がＰ−８ｉＮ／ＰＳＧ＝１．１μｍ７０．２μｍの２層
膜、ム・・・△曲線がＰＳＧ／Ｐ−８ｉＮ／ＰＳＧ＝
０．８５μｍ／１．１μｍ１０．２μｍの３層膜である
。第６図によればスリット幅２０μｍ〜４０μｍでコー
ナ一部欠陥率が著しく低下することが明らかである。
第８図はガードリングコーナーに第９図（Ａ）■）・・
・（匂に示した各池形状のスリット、孔列な形成した場
合（形成しない場合も含む）についてのガードリンク部
ハンシベーション膜クランクのＡＡ’膜中のスリット及
び孔列の形態依存性を示す。この場合の半導体ペレット
は４．７に４．７ｇｍ角、温度サイクルは一５５℃〜１
５０℃２０回である。パッシベーション膜は第６図の例
の場合と同じである。
・（匂に示した各池形状のスリット、孔列な形成した場
合（形成しない場合も含む）についてのガードリンク部
ハンシベーション膜クランクのＡＡ’膜中のスリット及
び孔列の形態依存性を示す。この場合の半導体ペレット
は４．７に４．７ｇｍ角、温度サイクルは一５５℃〜１
５０℃２０回である。パッシベーション膜は第６図の例
の場合と同じである。
第９図において、（２）はスリット等を全く加工しない
場合、（Ｂ）は長いスリット（１１１１本の場合、（Ｑ
は短いスリット（ｌｌａ、ｌｌｂ、１ｉｅ）、３本の場
合。
場合、（Ｂ）は長いスリット（１１１１本の場合、（Ｑ
は短いスリット（ｌｌａ、ｌｌｂ、１ｉｅ）、３本の場
合。
（至）は孔の列１２が１列の場合、田は孔の列（ｉ２ａ
＋１２ｂ、１２ｃ）が３列の場合の各ガードリングコー
ナ一部の形状を示す。第８図かられかるようにスリット
及び孔列な形成した場合にコーナ一部の欠陥率が低下す
るのが明らかである。
＋１２ｂ、１２ｃ）が３列の場合の各ガードリングコー
ナ一部の形状を示す。第８図かられかるようにスリット
及び孔列な形成した場合にコーナ一部の欠陥率が低下す
るのが明らかである。
第１０図はガードリングコーナ一部において第１１図に
示すようにコーナ一部の内側にテーノ（１３を形成した
場合のガードリング部のパッシベーション膜クラックの
内側テーパ寸法依存性を示す。
示すようにコーナ一部の内側にテーノ（１３を形成した
場合のガードリング部のパッシベーション膜クラックの
内側テーパ寸法依存性を示す。
ベレツトの寸法やパッシベーションの条件は第６図、第
８図の場合と同じである。第１０図によれば、コーナ一
部の内側に形成したテーパ寸法Ｃ３が２０〜４０μｍと
比較的に大きい場合、コーナ一部欠陥率が低下する。
８図の場合と同じである。第１０図によれば、コーナ一
部の内側に形成したテーパ寸法Ｃ３が２０〜４０μｍと
比較的に大きい場合、コーナ一部欠陥率が低下する。
第１２図はガードリングコーナ一部において、第１３図
に示すようにコーナ一部の外側にテーパを形成した場合
のガードリング部のパッシベーション膜クラックの外側
テーパ寸法依存性を示す。
に示すようにコーナ一部の外側にテーパを形成した場合
のガードリング部のパッシベーション膜クラックの外側
テーパ寸法依存性を示す。
ペレットの寸法やパッシベーションの条件は第６図、第
８図の場合と同じである。第１２図によればコーナ一部
の外側に形成したテーパ寸法Ｃ１が４０〜１００μｍと
大きくなる場合コーナ一部欠陥率が低下する。
８図の場合と同じである。第１２図によればコーナ一部
の外側に形成したテーパ寸法Ｃ１が４０〜１００μｍと
大きくなる場合コーナ一部欠陥率が低下する。
第１４図はガードリングコーナ一部において第１５図に
示すようにコーナ一部の内側及び外側の両方にテーパを
形成した場合のガードリング部パンシベーション膜クラ
ックのコーナーテーパ寸法依存性を示す。この場合のペ
レットの寸法、封止樹脂、パッシベーション等の条件は
、第６図、第８図の場合と同じである。第１４図によれ
ば、特にバクシベーション膜厚が大きい場合のコーナ一
部のテーパ寸法Ｃが２０〜１００μｍと大きい場合にコ
ーナ一部欠陥率が低下する。
示すようにコーナ一部の内側及び外側の両方にテーパを
形成した場合のガードリング部パンシベーション膜クラ
ックのコーナーテーパ寸法依存性を示す。この場合のペ
レットの寸法、封止樹脂、パッシベーション等の条件は
、第６図、第８図の場合と同じである。第１４図によれ
ば、特にバクシベーション膜厚が大きい場合のコーナ一
部のテーパ寸法Ｃが２０〜１００μｍと大きい場合にコ
ーナ一部欠陥率が低下する。
本発明は上記実施例のみに限定されるものではない。例
えば、Ａｌｌガードリング上形形成れるパッシベーショ
ン膜の構成、形状は適宜に変形できる。ガードリング自
体の形状は内部回路やボンディングパッドの配置によっ
て変形することかありうる。封止樹脂体に関しては、ガ
ードリング部の表面に直接塗布するアンダコーティング
樹脂を包含することもありうる。
えば、Ａｌｌガードリング上形形成れるパッシベーショ
ン膜の構成、形状は適宜に変形できる。ガードリング自
体の形状は内部回路やボンディングパッドの配置によっ
て変形することかありうる。封止樹脂体に関しては、ガ
ードリング部の表面に直接塗布するアンダコーティング
樹脂を包含することもありうる。
本発明はガードリングを有し、層間にグラスフロー等の
リン高濃度膜を用いた全ての半導体装置、特にプラスチ
ック封止型、ＬＳＩ等に適用し、耐湿性同上に有効であ
る。
リン高濃度膜を用いた全ての半導体装置、特にプラスチ
ック封止型、ＬＳＩ等に適用し、耐湿性同上に有効であ
る。
第１図は従来の半導体装置のチップ表面の一部を示す平
面図、 第１Ａ図は第１図におけるＡ−Ａ祝断面図である。 第２図は本発明の一実施例による半導体装置の一部を示
す平面図、 第２Ａ図は第２図におけるＡ−Ａ視断面図である。 第３図は樹脂モールドストレスの分布状態を示す曲線図
。 第４図はパッシベーション膜クラックのＡｎ幅依存性を
示す曲線図、 第５図は第４図のために用いられるコーナー形状を示す
ガードリングの一部平面図である。 第６図乃至第１５図は本発明のための各実施例を示すも
のである。これらのうち、第６図はガードリング部パッ
シベーション膜・クラックのＡｌ膜中スリット幅依存性
を示す曲線図、 第７図は第６図のために用いられるコーナー形状を示す
平面図、 第８図はガードリング部パフシペーション膜・クラック
のＡＩ模膜中スリット及び孔列の形態依存性を示す曲線
図、 第９図（５）〜の）はＷ、８図のために用いられるコー
ナー形状を示す各平面図。 第１０図は本発明によるガードリング部のモールドクラ
ックの内側テーパ寸法依存度を示す曲線図、 第１１図は第１０図のために用いられるコーナー形状を
示す平面図、 第１２図はガードリング部のパックベージリン膜クラッ
クの外側テーパ寸法依存性を示す曲線図。 第１３図は第１２図のために用いられるコーナー形状を
示す平面図。 第１４図はガードリング部バクシペークヨン膜りラクク
のコーナーテーパ寸法依存性を示す曲線図、 第１５図は第１４図のために用いられるコーナー形状を
示す平面図である。 １・・・半導体基板（チクプ）、２・・半導体素子領域
、３・・・絶縁膜、４・・・配線、５・・・ポンデイン
グパツド、６・・・ガードリング、７・・・パックペー
シヲ／膜、８・・・第１の表面絶縁膜、９・・・第２の
表面絶縁膜、１０・・・ｋｌ配線、１１・・・スリット
、１２・・・孔、１３・−・コーナーテーパ。 代理人 升埋士 小 川 勝 男 第 １ 図 第１Ａ図 第 ２ 図 に 第 ２ Ａ 図 第 ３ 図 第 ４ 図 ＭＰ−５ＩＡ／／”’ 第 ５ 図 第 ６ 図 マリ・ント幅ＷＣｉ心７ベ、ン 第 ７ 図 第 ８ 図 ７７゛−）” ｌゝ７’ ：’ −７−＃／ ｙ２−ン
９多状゛第１０図 第１１ｖＡ 第１２図 第１３ｖ！Ｊ 第１５図
面図、 第１Ａ図は第１図におけるＡ−Ａ祝断面図である。 第２図は本発明の一実施例による半導体装置の一部を示
す平面図、 第２Ａ図は第２図におけるＡ−Ａ視断面図である。 第３図は樹脂モールドストレスの分布状態を示す曲線図
。 第４図はパッシベーション膜クラックのＡｎ幅依存性を
示す曲線図、 第５図は第４図のために用いられるコーナー形状を示す
ガードリングの一部平面図である。 第６図乃至第１５図は本発明のための各実施例を示すも
のである。これらのうち、第６図はガードリング部パッ
シベーション膜・クラックのＡｌ膜中スリット幅依存性
を示す曲線図、 第７図は第６図のために用いられるコーナー形状を示す
平面図、 第８図はガードリング部パフシペーション膜・クラック
のＡＩ模膜中スリット及び孔列の形態依存性を示す曲線
図、 第９図（５）〜の）はＷ、８図のために用いられるコー
ナー形状を示す各平面図。 第１０図は本発明によるガードリング部のモールドクラ
ックの内側テーパ寸法依存度を示す曲線図、 第１１図は第１０図のために用いられるコーナー形状を
示す平面図、 第１２図はガードリング部のパックベージリン膜クラッ
クの外側テーパ寸法依存性を示す曲線図。 第１３図は第１２図のために用いられるコーナー形状を
示す平面図。 第１４図はガードリング部バクシペークヨン膜りラクク
のコーナーテーパ寸法依存性を示す曲線図、 第１５図は第１４図のために用いられるコーナー形状を
示す平面図である。 １・・・半導体基板（チクプ）、２・・半導体素子領域
、３・・・絶縁膜、４・・・配線、５・・・ポンデイン
グパツド、６・・・ガードリング、７・・・パックペー
シヲ／膜、８・・・第１の表面絶縁膜、９・・・第２の
表面絶縁膜、１０・・・ｋｌ配線、１１・・・スリット
、１２・・・孔、１３・−・コーナーテーパ。 代理人 升埋士 小 川 勝 男 第 １ 図 第１Ａ図 第 ２ 図 に 第 ２ Ａ 図 第 ３ 図 第 ４ 図 ＭＰ−５ＩＡ／／”’ 第 ５ 図 第 ６ 図 マリ・ント幅ＷＣｉ心７ベ、ン 第 ７ 図 第 ８ 図 ７７゛−）” ｌゝ７’ ：’ −７−＃／ ｙ２−ン
９多状゛第１０図 第１１ｖＡ 第１２図 第１３ｖ！Ｊ 第１５図
Claims (1)
- １、半導体基板の一主面に形成された素子領域と、上記
基板の隅部を含む基板周辺部の絶縁膜上に形成された導
体膜と、上記導体膜上に形成された保護膜とを有し、上
記基板を樹脂体により封止した半導体装置において、上
記基板の隅部に延在する上記導体膜の隅部の内側又は及
び外側にテーパを設けたことを特徴とする樹脂封止型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233587A JPS62202525A (ja) | 1987-01-23 | 1987-01-23 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233587A JPS62202525A (ja) | 1987-01-23 | 1987-01-23 | 樹脂封止型半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55119817A Division JPS5745259A (en) | 1980-09-01 | 1980-09-01 | Resin sealing type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202525A true JPS62202525A (ja) | 1987-09-07 |
| JPS6348181B2 JPS6348181B2 (ja) | 1988-09-28 |
Family
ID=11802429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233587A Granted JPS62202525A (ja) | 1987-01-23 | 1987-01-23 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0379170A2 (en) * | 1989-01-20 | 1990-07-25 | Kabushiki Kaisha Toshiba | Semiconductor device comprising wiring layers |
| WO1991000616A1 (fr) * | 1989-06-26 | 1991-01-10 | Oki Electric Industry Co., Ltd. | Structure de cablage de puce a semi-conducteurs |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0524072Y2 (ja) * | 1988-11-30 | 1993-06-18 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389688A (en) * | 1977-01-19 | 1978-08-07 | Hitachi Ltd | Semiconductor device |
-
1987
- 1987-01-23 JP JP1233587A patent/JPS62202525A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389688A (en) * | 1977-01-19 | 1978-08-07 | Hitachi Ltd | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0379170A2 (en) * | 1989-01-20 | 1990-07-25 | Kabushiki Kaisha Toshiba | Semiconductor device comprising wiring layers |
| US5402005A (en) * | 1989-01-20 | 1995-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device having a multilayered wiring structure |
| WO1991000616A1 (fr) * | 1989-06-26 | 1991-01-10 | Oki Electric Industry Co., Ltd. | Structure de cablage de puce a semi-conducteurs |
| US5288948A (en) * | 1989-06-26 | 1994-02-22 | Oki Electric Industry Co., Ltd. | Structure of a semiconductor chip having a conductive layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348181B2 (ja) | 1988-09-28 |
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