JP3112870B2 - Ｄｒａｍ - Google Patents
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- JP3112870B2 JP3112870B2 JP09262104A JP26210497A JP3112870B2 JP 3112870 B2 JP3112870 B2 JP 3112870B2 JP 09262104 A JP09262104 A JP 09262104A JP 26210497 A JP26210497 A JP 26210497A JP 3112870 B2 JP3112870 B2 JP 3112870B2
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Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭに関し、特
に、ＤＲＡＭメモリセルのホールド特性のテスト機能を
持つＤＲＡＭに関する。
に、ＤＲＡＭメモリセルのホールド特性のテスト機能を
持つＤＲＡＭに関する。
【０００２】
【従来の技術】従来、この種のＤＲＡＭは、トランジス
タおよび容量から成るメモリセルを行および列配置し各
ワード線の信号により行選択され各データ線により入出
力するメモリセルアレイ部と共に、このメモリセルアレ
イ部の各ワード線をそれぞれ駆動する各ワード線駆動回
路を備えている。図１０は、この従来のＤＲＡＭにおけ
る各ワード線駆動回路の一般的な構成例を示す回路図で
ある。
タおよび容量から成るメモリセルを行および列配置し各
ワード線の信号により行選択され各データ線により入出
力するメモリセルアレイ部と共に、このメモリセルアレ
イ部の各ワード線をそれぞれ駆動する各ワード線駆動回
路を備えている。図１０は、この従来のＤＲＡＭにおけ
る各ワード線駆動回路の一般的な構成例を示す回路図で
ある。
【０００３】この従来のワード線駆動回路Ｃは、Ｐチャ
ネルトランジスタ１およびＮチャネルトランジスタ２に
よって構成されるインバータ回路Ａと、Ｎチャネルトラ
ンジスタ３，４，５およびインバータ６によって構成さ
れるバッファ回路Ｂとで構成される。インバータ回路Ａ
は、アドレス信号の変化に対応した制御信号Ｉ１０によ
り制御され、ワード線高電位供給節点ＶＡとワード線低
電位供給節点ＧＡとにより出力電位を供給され、その出
力を節点Ｎ１に接続している。また、バッファ回路Ｂ
は、アドレス信号に対応した制御信号Ｉ２０により制御
され、節点Ｎ１とワード線低電位供給節点ＧＢとにより
出力電位を供給され、その出力をワード線Ｗ０に接続し
ている。これら回路Ａ，Ｂにより、制御信号Ｉ１０，Ｉ
２０により選択的に活性制御されたワード線信号をワー
ド線高電位供給節点ＶＡまたはワード線低電位供給節点
ＧＡ，ＧＢの供給電位まで増幅し、ワード線Ｗ０を駆動
する。
ネルトランジスタ１およびＮチャネルトランジスタ２に
よって構成されるインバータ回路Ａと、Ｎチャネルトラ
ンジスタ３，４，５およびインバータ６によって構成さ
れるバッファ回路Ｂとで構成される。インバータ回路Ａ
は、アドレス信号の変化に対応した制御信号Ｉ１０によ
り制御され、ワード線高電位供給節点ＶＡとワード線低
電位供給節点ＧＡとにより出力電位を供給され、その出
力を節点Ｎ１に接続している。また、バッファ回路Ｂ
は、アドレス信号に対応した制御信号Ｉ２０により制御
され、節点Ｎ１とワード線低電位供給節点ＧＢとにより
出力電位を供給され、その出力をワード線Ｗ０に接続し
ている。これら回路Ａ，Ｂにより、制御信号Ｉ１０，Ｉ
２０により選択的に活性制御されたワード線信号をワー
ド線高電位供給節点ＶＡまたはワード線低電位供給節点
ＧＡ，ＧＢの供給電位まで増幅し、ワード線Ｗ０を駆動
する。
【０００４】図１１は、このワード線駆動回路Ｃの動作
例を示すタイミングチャートである。
例を示すタイミングチャートである。
【０００５】まず、図１１に示した期間ａのように、制
御信号Ｉ２０に低電位を与える。このとき、節点Ｎ２が
低電位となり、Ｎチャネルトランジスタ４は非導通とな
り、節点Ｎ３が高電位となり、Ｎチャネルトランジスタ
５は導通となる。従って、ワード線Ｗ０には、ワード線
低電位供給節点ＧＢに接続されている接地線から接地電
位が供給される。
御信号Ｉ２０に低電位を与える。このとき、節点Ｎ２が
低電位となり、Ｎチャネルトランジスタ４は非導通とな
り、節点Ｎ３が高電位となり、Ｎチャネルトランジスタ
５は導通となる。従って、ワード線Ｗ０には、ワード線
低電位供給節点ＧＢに接続されている接地線から接地電
位が供給される。
【０００６】次に、図１１に示した期間ｂのように、制
御信号Ｉ１０に高電位が与えられ、Ｐチャネルトランジ
スタ１が非導通、Ｎチャネルトランジスタ２が導通とな
って、節点Ｎ１には、ワード線低電位供給節点ＧＡに接
続された接地線から接地電位が供給されている状態で、
制御信号Ｉ２０に高電位を与える。このとき、節点Ｎ２
が高電位となり、Ｎチャネルトランジスタ４は導通とな
り、節点Ｎ３が低電位となり、Ｎチャネルトランジスタ
５は非導通となる。従って、ワード線Ｗ０には、節点Ｎ
１に供給されている接地電位が供給される。
御信号Ｉ１０に高電位が与えられ、Ｐチャネルトランジ
スタ１が非導通、Ｎチャネルトランジスタ２が導通とな
って、節点Ｎ１には、ワード線低電位供給節点ＧＡに接
続された接地線から接地電位が供給されている状態で、
制御信号Ｉ２０に高電位を与える。このとき、節点Ｎ２
が高電位となり、Ｎチャネルトランジスタ４は導通とな
り、節点Ｎ３が低電位となり、Ｎチャネルトランジスタ
５は非導通となる。従って、ワード線Ｗ０には、節点Ｎ
１に供給されている接地電位が供給される。
【０００７】次に、図１１に示した期間ｃのように、期
間ｂの状態から、制御信号Ｉ１０に低電位を与える。こ
のとき、Ｐチャネルトランジスタ１は導通となり、Ｎチ
ャネルトランジスタ２は非導通となり、節点Ｎ１に高電
位供給節点ＶＡに接続された高電位線ＶＤＤから高電位
が供給される。従って、ワード線Ｗ０には、節点Ｎ１に
供給されている高電位線ＶＤＤの高電位が供給される。
間ｂの状態から、制御信号Ｉ１０に低電位を与える。こ
のとき、Ｐチャネルトランジスタ１は導通となり、Ｎチ
ャネルトランジスタ２は非導通となり、節点Ｎ１に高電
位供給節点ＶＡに接続された高電位線ＶＤＤから高電位
が供給される。従って、ワード線Ｗ０には、節点Ｎ１に
供給されている高電位線ＶＤＤの高電位が供給される。
【０００８】尚、ワード線Ｗ０が低電位から高電位に遷
移する過渡状態において、節点Ｎ２の電位は、Ｎチャネ
ルトランジスタ４のゲート容量を介して昇圧される。こ
のとき、節点Ｎ２の電位は、節点Ｎ１に供給されている
高電位をＮチャネルトランジスタ４を介してワード線Ｗ
０に伝達するに十分な電位に達する。この節点Ｎ２の電
位が昇圧されるにあたっては、Ｎチャネルトランジスタ
３のゲート，ドレイン，ソースの電位が共に高電位とな
り、Ｎチャネルトランジスタ３は非導通となって、昇圧
された節点Ｎ２の電位は、制御信号Ｉ２０が高電位の期
間中は制御信号Ｉ２０の電位とは無関係に決まる。
移する過渡状態において、節点Ｎ２の電位は、Ｎチャネ
ルトランジスタ４のゲート容量を介して昇圧される。こ
のとき、節点Ｎ２の電位は、節点Ｎ１に供給されている
高電位をＮチャネルトランジスタ４を介してワード線Ｗ
０に伝達するに十分な電位に達する。この節点Ｎ２の電
位が昇圧されるにあたっては、Ｎチャネルトランジスタ
３のゲート，ドレイン，ソースの電位が共に高電位とな
り、Ｎチャネルトランジスタ３は非導通となって、昇圧
された節点Ｎ２の電位は、制御信号Ｉ２０が高電位の期
間中は制御信号Ｉ２０の電位とは無関係に決まる。
【０００９】上述した構成および動作のワード線駆動回
路Ｃが、メモリセルアレイ部の他のワード線に対して
も、制御信号は異なるが、ワード線Ｗ０と同様に、それ
ぞれ接続されている。例えば、図１２は、従来のＤＲＡ
Ｍにおけるメモリセルアレイ部と各ワード線駆動回路
Ｃ，Ｃ１，Ｃ２，Ｃ３との接続構成例を示すブロック図
である。
路Ｃが、メモリセルアレイ部の他のワード線に対して
も、制御信号は異なるが、ワード線Ｗ０と同様に、それ
ぞれ接続されている。例えば、図１２は、従来のＤＲＡ
Ｍにおけるメモリセルアレイ部と各ワード線駆動回路
Ｃ，Ｃ１，Ｃ２，Ｃ３との接続構成例を示すブロック図
である。
【００１０】図１２を参照すると、メモリセルＭ００
は、ＮチャネルトランジスタＴ００と容量Ｃ００とを節
点Ｚ００で接続することにより構成され、同様に、メモ
リセルＭ０１〜Ｍ１３が、ＮチャネルトランジスタＴ０
１〜Ｔ３１と容量Ｃ０１〜Ｃ１３とを節点Ｚ０１〜Ｚ１
３で接続することにより構成されている。このメモリセ
ルを構成する容量に貯えられた電荷、すなわち節点Ｚ０
０〜Ｚ１３の電位がそのメモリセルのデータとなる。
は、ＮチャネルトランジスタＴ００と容量Ｃ００とを節
点Ｚ００で接続することにより構成され、同様に、メモ
リセルＭ０１〜Ｍ１３が、ＮチャネルトランジスタＴ０
１〜Ｔ３１と容量Ｃ０１〜Ｃ１３とを節点Ｚ０１〜Ｚ１
３で接続することにより構成されている。このメモリセ
ルを構成する容量に貯えられた電荷、すなわち節点Ｚ０
０〜Ｚ１３の電位がそのメモリセルのデータとなる。
【００１１】また、メモリセルＭ００は、ワード線Ｗ０
とデータ線対Ｄ０，Ｄ０Ｂの一方であるデータ線Ｄ０に
接続され、同様に、メモリセルＭ０１〜Ｍ１３は、ワー
ド線Ｗ０〜Ｗ３とデータ線対Ｄ０，Ｄ０Ｂもしくはデー
タ線対Ｄ１，Ｄ１Ｂに接続されている。これらのデータ
線対Ｄ０，Ｄ０ＢおよびＤ１，Ｄ１Ｂは、それぞれ差動
増幅器Ｓ０およびＳ１に接続されている。
とデータ線対Ｄ０，Ｄ０Ｂの一方であるデータ線Ｄ０に
接続され、同様に、メモリセルＭ０１〜Ｍ１３は、ワー
ド線Ｗ０〜Ｗ３とデータ線対Ｄ０，Ｄ０Ｂもしくはデー
タ線対Ｄ１，Ｄ１Ｂに接続されている。これらのデータ
線対Ｄ０，Ｄ０ＢおよびＤ１，Ｄ１Ｂは、それぞれ差動
増幅器Ｓ０およびＳ１に接続されている。
【００１２】尚、メモリセルＭ００〜Ｍ１３が接続され
るワード線とデータ線対の組み合わせは、それぞれのメ
モリセルで異なるように接続されている。すなわち、ワ
ード線と、データ線対に対応する差動増幅器とを特定す
ればメモリセルを特定することができる。例えば、メモ
リセルＭ００は、ワード線Ｗ０と差動増幅器Ｓ０により
特定される。
るワード線とデータ線対の組み合わせは、それぞれのメ
モリセルで異なるように接続されている。すなわち、ワ
ード線と、データ線対に対応する差動増幅器とを特定す
ればメモリセルを特定することができる。例えば、メモ
リセルＭ００は、ワード線Ｗ０と差動増幅器Ｓ０により
特定される。
【００１３】次に、図１２を参照し、従来のＤＲＡＭに
おけるメモリセルのホールド特性のテストについて説明
する。
おけるメモリセルのホールド特性のテストについて説明
する。
【００１４】一般に、ＤＲＡＭにおいて、メモリセルの
データをデータ線に読み出すとき、もしくは、メモリセ
ルにデータ書き込むときは、そのメモリセルに接続され
たワード線を高電位にしてそのメモリセルを構成するＮ
チャネルトランジスタを導通にする。また、メモリセル
のデータを保持するときは、そのメモリセルに接続され
たワード線を低電位にしてそのメモリセルを構成するＮ
チャネルトランジスタを非導通にする。
データをデータ線に読み出すとき、もしくは、メモリセ
ルにデータ書き込むときは、そのメモリセルに接続され
たワード線を高電位にしてそのメモリセルを構成するＮ
チャネルトランジスタを導通にする。また、メモリセル
のデータを保持するときは、そのメモリセルに接続され
たワード線を低電位にしてそのメモリセルを構成するＮ
チャネルトランジスタを非導通にする。
【００１５】ところが、ワード線Ｗ０が低電位から高電
位に遷移するとき、ワード線Ｗ０に隣接するワード線Ｗ
１の電位は、寄生容量Ｐ０１を介して発生するカップリ
ングノイズにより、ワード線駆動回路Ｃ１から供給され
ている低電位より高い電位となる。
位に遷移するとき、ワード線Ｗ０に隣接するワード線Ｗ
１の電位は、寄生容量Ｐ０１を介して発生するカップリ
ングノイズにより、ワード線駆動回路Ｃ１から供給され
ている低電位より高い電位となる。
【００１６】このため、接続されたワード線が低電位で
保持状態にあるメモリセルを構成する容量に貯えられて
いる電荷は、そのメモリセルを構成するＮチャネルトラ
ンジスタの弱反転電流等により徐々に失われていき、メ
モリセルのホールド特性と呼ばれる時間を経過すると、
遂には、読み出しができない量にまで減少する。
保持状態にあるメモリセルを構成する容量に貯えられて
いる電荷は、そのメモリセルを構成するＮチャネルトラ
ンジスタの弱反転電流等により徐々に失われていき、メ
モリセルのホールド特性と呼ばれる時間を経過すると、
遂には、読み出しができない量にまで減少する。
【００１７】このメモリセルのホールド特性を悪化させ
るＮチャネルトランジスタの弱反転電流は、Ｎチャネル
トランジスタのゲート電圧が高いほど増加する。且つ、
ワード線Ｗ０が低電位から高電位に遷移するとき、ワー
ド線Ｗ１がワード線駆動回路Ｃ１から供給されている低
電位より高い電位となるため、ワード線Ｗ１に接続され
るメモリセルのホールド特性は、ワード線Ｗ０が低電位
から高電位に遷移する回数が多いほど悪化する。
るＮチャネルトランジスタの弱反転電流は、Ｎチャネル
トランジスタのゲート電圧が高いほど増加する。且つ、
ワード線Ｗ０が低電位から高電位に遷移するとき、ワー
ド線Ｗ１がワード線駆動回路Ｃ１から供給されている低
電位より高い電位となるため、ワード線Ｗ１に接続され
るメモリセルのホールド特性は、ワード線Ｗ０が低電位
から高電位に遷移する回数が多いほど悪化する。
【００１８】従って、ワード線Ｗ１に接続されるメモリ
セルのホールド特性を正確にテストするに当たっては、
そのメモリセルのデータ保持時間の期間中、ワード線Ｗ
０を低電位から高電位に連続して遷移させる必要があ
る。
セルのホールド特性を正確にテストするに当たっては、
そのメモリセルのデータ保持時間の期間中、ワード線Ｗ
０を低電位から高電位に連続して遷移させる必要があ
る。
【００１９】また、寄生容量Ｐ０１，Ｐ１３，Ｐ３２は
各隣接ワード線間に存在するため、メモリセルアレイ全
体のメモリセルのホールド特性をテストするためには、
低電位から高電位に連続して遷移させるワード線をワー
ド線Ｗ０，Ｗ１，Ｗ２，Ｗ３と順次変更しながら、全て
のワード線を連続遷移させる必要がある。
各隣接ワード線間に存在するため、メモリセルアレイ全
体のメモリセルのホールド特性をテストするためには、
低電位から高電位に連続して遷移させるワード線をワー
ド線Ｗ０，Ｗ１，Ｗ２，Ｗ３と順次変更しながら、全て
のワード線を連続遷移させる必要がある。
【００２０】
【発明が解決しようとする課題】上述したように、従来
のワード線駆動回路を有するＤＲＡＭの問題点は、メモ
リセルのホールド特性のテストに非常に長い時間がかか
る点である。
のワード線駆動回路を有するＤＲＡＭの問題点は、メモ
リセルのホールド特性のテストに非常に長い時間がかか
る点である。
【００２１】その理由は、メモリセルアレイ部全体のメ
モリセルのホールド特性をテストするためには、メモリ
セルのデータ保持時間の期間中、ワード線を連続遷移さ
せる動作を、ワード線毎に行う必要があるためである。
モリセルのホールド特性をテストするためには、メモリ
セルのデータ保持時間の期間中、ワード線を連続遷移さ
せる動作を、ワード線毎に行う必要があるためである。
【００２２】例えば、ワード線の本数が４０９６本でメ
モリセルのデータ保持時間が３２ミリ秒のＤＲＡＭのホ
ールド特性のテスト時間は、そのテスト時間に含まれる
データ保持時間だけでも、３２ミリ秒×４０９６＝１３
１秒となる。
モリセルのデータ保持時間が３２ミリ秒のＤＲＡＭのホ
ールド特性のテスト時間は、そのテスト時間に含まれる
データ保持時間だけでも、３２ミリ秒×４０９６＝１３
１秒となる。
【００２３】従って、本発明の目的は、ＤＲＡＭのテス
ト時間短縮およびテスト費用削減、、さらには、ＤＲＡ
Ｍ生産性の向上にある。
ト時間短縮およびテスト費用削減、、さらには、ＤＲＡ
Ｍ生産性の向上にある。
【００２４】
【課題を解決するための手段】そのため、本発明は、行
列配置された複数のメモリセルからなり各ワード線の信
号により行選択され各データ線により入出力するメモリ
セルアレイ部と、アドレス信号およびその変化に対応し
て選択的に活性制御された各ワード線信号を高位または
低位の供給電位まで増幅し前記各ワード線を駆動する各
ワード線駆動回路とを備えるＤＲＡＭにおいて、任意の
設定電位を生成する設定手段と、テスト動作時に電源端
子電位または接地端子電位から前記設定電位に切り替え
前記各ワード線駆動回路の前記供給電位として出力する
切替手段とを備えている。
列配置された複数のメモリセルからなり各ワード線の信
号により行選択され各データ線により入出力するメモリ
セルアレイ部と、アドレス信号およびその変化に対応し
て選択的に活性制御された各ワード線信号を高位または
低位の供給電位まで増幅し前記各ワード線を駆動する各
ワード線駆動回路とを備えるＤＲＡＭにおいて、任意の
設定電位を生成する設定手段と、テスト動作時に電源端
子電位または接地端子電位から前記設定電位に切り替え
前記各ワード線駆動回路の前記供給電位として出力する
切替手段とを備えている。
【００２５】また、前記切替手段が、テスト動作時を示
すテスト信号に対応して相補に導通または非導通となる
２つのトランジスタを備え、前記電源端子電位または前
記接地端子電位と前記設定電位とを切り替え前記供給電
位を出力している。
すテスト信号に対応して相補に導通または非導通となる
２つのトランジスタを備え、前記電源端子電位または前
記接地端子電位と前記設定電位とを切り替え前記供給電
位を出力している。
【００２６】また、前記設定手段が、前記設定電位を入
力する外部端子から構成されている。
力する外部端子から構成されている。
【００２７】また、前記設定手段が、外部端子の電圧に
対応して前記設定電位を内部生成する電圧源から構成さ
れている。
対応して前記設定電位を内部生成する電圧源から構成さ
れている。
【００２８】さらに、前記テスト信号を入力する他の外
部端子を備えている。
部端子を備えている。
【００２９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明のＤＲＡＭの実施形態１
におけるワード線駆動回路およびその周辺部を示すを示
す回路図である。
して説明する。図１は、本発明のＤＲＡＭの実施形態１
におけるワード線駆動回路およびその周辺部を示すを示
す回路図である。
【００３０】図１を参照すると、本実施形態のＤＲＡＭ
におけるワード線駆動回路およびその周辺部は、ワード
線駆動回路Ｃの他に、設定手段Ｅ，切替手段Ｄを備え
る。
におけるワード線駆動回路およびその周辺部は、ワード
線駆動回路Ｃの他に、設定手段Ｅ，切替手段Ｄを備え
る。
【００３１】本実施形態のワード線駆動回路Ｃは、図１
０に示した従来のＤＲＡＭにおけるワード線駆動回路Ｃ
と比較すると、ワード線低電位供給節点ＧＢの供給電位
が接地電位でなく切替手段Ｄの出力から供給されている
点のみ異なる。その内部構成は共に同じであり、アドレ
ス信号およびその変化に対応した制御信号Ｉ２０，Ｉ１
０により選択的に活性制御されたワード線信号をワード
線高電位供給節点ＶＡまたはワード線低電位供給節点Ｇ
Ｂの供給電位まで増幅し、ワード線Ｗ０を駆動する。従
って、その内部構成の重複説明を省略する。
０に示した従来のＤＲＡＭにおけるワード線駆動回路Ｃ
と比較すると、ワード線低電位供給節点ＧＢの供給電位
が接地電位でなく切替手段Ｄの出力から供給されている
点のみ異なる。その内部構成は共に同じであり、アドレ
ス信号およびその変化に対応した制御信号Ｉ２０，Ｉ１
０により選択的に活性制御されたワード線信号をワード
線高電位供給節点ＶＡまたはワード線低電位供給節点Ｇ
Ｂの供給電位まで増幅し、ワード線Ｗ０を駆動する。従
って、その内部構成の重複説明を省略する。
【００３２】設定手段Ｅは、任意の設定電位を外部入力
し切替手段Ｄの電位供給節点Ｉに出力する外部端子から
成る。
し切替手段Ｄの電位供給節点Ｉに出力する外部端子から
成る。
【００３３】切替手段Ｄは、Ｎチャネルトランジスタ
７，８およびインバータ９を備える。Ｎチャネルトラン
ジスタ７は、ソース，ドレインをワード線低電位供給節
点ＧＢ，接地に接続し、ゲートを節点Ｎ４に接続する。
Ｎチャネルトランジスタ８は、ソース，ドレインをワー
ド線低電位供給節点ＧＢ，電位供給節点Ｉに接続し、テ
スト動作時を示すテスト信号Ｔを入力する節点Ｎ５をゲ
ートに接続する。また、インバータ９は、テスト信号Ｔ
を入力し、反転させた信号を節点Ｎ４に出力する。これ
らトランジスタ７，８により、テスト動作時に、ワード
線駆動回路Ｃのワード線低電位供給節点ＧＢへの供給電
位として、接地端子電位から外部端子の設定電位に切り
替え出力する。
７，８およびインバータ９を備える。Ｎチャネルトラン
ジスタ７は、ソース，ドレインをワード線低電位供給節
点ＧＢ，接地に接続し、ゲートを節点Ｎ４に接続する。
Ｎチャネルトランジスタ８は、ソース，ドレインをワー
ド線低電位供給節点ＧＢ，電位供給節点Ｉに接続し、テ
スト動作時を示すテスト信号Ｔを入力する節点Ｎ５をゲ
ートに接続する。また、インバータ９は、テスト信号Ｔ
を入力し、反転させた信号を節点Ｎ４に出力する。これ
らトランジスタ７，８により、テスト動作時に、ワード
線駆動回路Ｃのワード線低電位供給節点ＧＢへの供給電
位として、接地端子電位から外部端子の設定電位に切り
替え出力する。
【００３４】図２は、これらワード線駆動回路Ｃおよび
その周辺部の動作例を示すタイミングチャートである。
その周辺部の動作例を示すタイミングチャートである。
【００３５】図１を参照すると、テスト信号Ｔが低電位
のときは、節点Ｎ４，Ｎ５に高電位，低電位がそれぞれ
供給され、各トランジスタ７，８は導通，非導通とな
り、ワード線低電位供給節点ＧＢには、接地電位が供給
される。従って、このとき、ワード線駆動回路Ｃは、図
１１で示した従来のワード線駆動回路と同じ動作を行
う。
のときは、節点Ｎ４，Ｎ５に高電位，低電位がそれぞれ
供給され、各トランジスタ７，８は導通，非導通とな
り、ワード線低電位供給節点ＧＢには、接地電位が供給
される。従って、このとき、ワード線駆動回路Ｃは、図
１１で示した従来のワード線駆動回路と同じ動作を行
う。
【００３６】まず、図２に示した期間ａのように、制御
信号Ｉ２０に低電位を与えると、各節点Ｎ２，Ｎ３が低
電位，高電位となり、各Ｎチャネルトランジスタ４，５
は非導通，導通となる。従って、このとき、ワード線Ｗ
０には、ワード線低電位供給節点ＧＢに供給されている
接地電位が供給される。
信号Ｉ２０に低電位を与えると、各節点Ｎ２，Ｎ３が低
電位，高電位となり、各Ｎチャネルトランジスタ４，５
は非導通，導通となる。従って、このとき、ワード線Ｗ
０には、ワード線低電位供給節点ＧＢに供給されている
接地電位が供給される。
【００３７】次に、図２に示した期間ｂのように、テス
ト信号Ｔを高電位にすると、各節点Ｎ４，Ｎ５が低電
位，高電位となり、各Ｎチャネルトランジスタ７，８は
非導通，導通となり、ワード線低電位供給節点ＧＢに
は、電位供給節点Ｉを介して、外部端子Ｊの電位が供給
される。従って、ワード線Ｗ０には、外部端子Ｊの電位
により、任意の電位を供給することができる。
ト信号Ｔを高電位にすると、各節点Ｎ４，Ｎ５が低電
位，高電位となり、各Ｎチャネルトランジスタ７，８は
非導通，導通となり、ワード線低電位供給節点ＧＢに
は、電位供給節点Ｉを介して、外部端子Ｊの電位が供給
される。従って、ワード線Ｗ０には、外部端子Ｊの電位
により、任意の電位を供給することができる。
【００３８】上述した構成および動作のワード線駆動回
路Ｃが、メモリセルアレイ部の他のワード線に対して
も、制御信号は異なるが、ワード線Ｗ０と同様に、それ
ぞれ接続されている。また、ワード線駆動回路Ｃの周辺
部である切替手段Ｄ，設定手段Ｅは、ワード線駆動回路
ごとに備えてもよいし、複数のワード線駆動回路で共用
してもよい。例えば、図３は、本実施形態のＤＲＡＭに
おけるメモリセルアレイ部と各ワード線駆動回路Ｃ，Ｃ
１，Ｃ２，Ｃ３およびその周辺部との接続構成例を示す
ブロック図である。図３を参照すると、図１で示した各
ワード線駆動回路およびその周辺部以外は、図１２に示
した従来のＤＲＡＭにおける接続構成例と同様であり、
重複説明を省略する。
路Ｃが、メモリセルアレイ部の他のワード線に対して
も、制御信号は異なるが、ワード線Ｗ０と同様に、それ
ぞれ接続されている。また、ワード線駆動回路Ｃの周辺
部である切替手段Ｄ，設定手段Ｅは、ワード線駆動回路
ごとに備えてもよいし、複数のワード線駆動回路で共用
してもよい。例えば、図３は、本実施形態のＤＲＡＭに
おけるメモリセルアレイ部と各ワード線駆動回路Ｃ，Ｃ
１，Ｃ２，Ｃ３およびその周辺部との接続構成例を示す
ブロック図である。図３を参照すると、図１で示した各
ワード線駆動回路およびその周辺部以外は、図１２に示
した従来のＤＲＡＭにおける接続構成例と同様であり、
重複説明を省略する。
【００３９】次に、本実施形態のＤＲＡＭにおけるメモ
リセルのホールド特性のテスト動作について図面を参照
し説明する。図４は、本実施形態のＤＲＡＭにおけるメ
モリセルのホールド特性のテスト動作例を示すタイムチ
ャートである。
リセルのホールド特性のテスト動作について図面を参照
し説明する。図４は、本実施形態のＤＲＡＭにおけるメ
モリセルのホールド特性のテスト動作例を示すタイムチ
ャートである。
【００４０】まず、メモリセルＭ００〜Ｍ１３に高電位
を書き込み、図４に示した期間ａのように、節点Ｚ００
〜Ｚ１３を高電位にする。
を書き込み、図４に示した期間ａのように、節点Ｚ００
〜Ｚ１３を高電位にする。
【００４１】次に、図４に示した期間ｂのように、テス
ト信号Ｔを高電位にし、各制御信号Ｉ１０〜Ｉ１３，Ｉ
２０〜Ｉ２３に制御された各ワード線Ｗ０〜Ｗ３に任意
の低電位が供給される。このとき、節点Ｚ００〜Ｚ１３
の電位は、ＮチャネルトランジスタＴ００〜Ｔ１３の弱
反転電流等により徐々に低下する。この状態をメモリセ
ルのデータ保持時間の期間中保持することにより、メモ
リセルのホールド特性のテストを行う。
ト信号Ｔを高電位にし、各制御信号Ｉ１０〜Ｉ１３，Ｉ
２０〜Ｉ２３に制御された各ワード線Ｗ０〜Ｗ３に任意
の低電位が供給される。このとき、節点Ｚ００〜Ｚ１３
の電位は、ＮチャネルトランジスタＴ００〜Ｔ１３の弱
反転電流等により徐々に低下する。この状態をメモリセ
ルのデータ保持時間の期間中保持することにより、メモ
リセルのホールド特性のテストを行う。
【００４２】このメモリセルのデータ保持時間の期間中
は、図４に示した期間ｃのように、ワード線Ｗ０〜Ｗ３
に供給する低電位を変動させてもよい。また、図４に示
した期間ｄのように、各差動増幅器Ｓ０，Ｓ１を活性化
させ、データ線対Ｄ０，Ｄ０Ｂおよびデータ線対Ｄ１，
Ｄ１Ｂに高電位および低電位を与え、図４に示した期間
ｅのように、ライト動作を行い、データ線対Ｄ０，Ｄ０
Ｂとデータ線対Ｄ１，Ｄ１Ｂの電位を設定してもよい。
これらの期間に、ワード線Ｗ０〜Ｗ３に接地電位より高
い低電位を供給することにより、Ｎチャネルトランジス
タＴ００〜Ｔ１３の弱反転電流が大きくなって、メモリ
セルのホールド特性をテストする際に、隣接ワード線を
連続遷移させることなく、隣接ワード線のカップリング
ノイズによる注目ワード線電位の上昇を疑似的に再現さ
せることができる。
は、図４に示した期間ｃのように、ワード線Ｗ０〜Ｗ３
に供給する低電位を変動させてもよい。また、図４に示
した期間ｄのように、各差動増幅器Ｓ０，Ｓ１を活性化
させ、データ線対Ｄ０，Ｄ０Ｂおよびデータ線対Ｄ１，
Ｄ１Ｂに高電位および低電位を与え、図４に示した期間
ｅのように、ライト動作を行い、データ線対Ｄ０，Ｄ０
Ｂとデータ線対Ｄ１，Ｄ１Ｂの電位を設定してもよい。
これらの期間に、ワード線Ｗ０〜Ｗ３に接地電位より高
い低電位を供給することにより、Ｎチャネルトランジス
タＴ００〜Ｔ１３の弱反転電流が大きくなって、メモリ
セルのホールド特性をテストする際に、隣接ワード線を
連続遷移させることなく、隣接ワード線のカップリング
ノイズによる注目ワード線電位の上昇を疑似的に再現さ
せることができる。
【００４３】また、上述した本実施形態のＤＲＡＭにお
けるテスト方法と従来テスト方法とで、１個以上のＤＲ
ＡＭのメモリセルのホールド特性の評価を予め行い、２
つのテスト方法で得られるメモリセルのホールド特性の
相関をとり、テスト短縮することができる。即ち、ワー
ド線Ｗ０〜Ｗ３に供給する低電位をより高くすれば、Ｎ
チャネルトランジスタＴ００〜Ｔ１３の弱反転電流はよ
り増加するので、例えば、本実施形態のＤＲＡＭにおけ
るテスト方法で得られるメモリセルのホールド特性が従
来のテスト方法で得られるメモリセルのホールド特性の
１／ｎ（ｎは正の実数）となるように、ワード線Ｗ０〜
Ｗ３に任意の低電位を供給することができる。
けるテスト方法と従来テスト方法とで、１個以上のＤＲ
ＡＭのメモリセルのホールド特性の評価を予め行い、２
つのテスト方法で得られるメモリセルのホールド特性の
相関をとり、テスト短縮することができる。即ち、ワー
ド線Ｗ０〜Ｗ３に供給する低電位をより高くすれば、Ｎ
チャネルトランジスタＴ００〜Ｔ１３の弱反転電流はよ
り増加するので、例えば、本実施形態のＤＲＡＭにおけ
るテスト方法で得られるメモリセルのホールド特性が従
来のテスト方法で得られるメモリセルのホールド特性の
１／ｎ（ｎは正の実数）となるように、ワード線Ｗ０〜
Ｗ３に任意の低電位を供給することができる。
【００４４】以上の説明から明らかなように、本実施形
態におけるＤＲＡＭは、メモリセルのデータ保持時間の
期間中ワード線を連続遷移させる動作をワード線毎に行
う必要がなく、しかも、従来のテスト方法と相関関係を
保ちメモリセルのデータ保持時間を１／ｎに短縮するこ
とができるため、メモリセルのホールド特性のテスト時
間を大幅に短縮することができる。
態におけるＤＲＡＭは、メモリセルのデータ保持時間の
期間中ワード線を連続遷移させる動作をワード線毎に行
う必要がなく、しかも、従来のテスト方法と相関関係を
保ちメモリセルのデータ保持時間を１／ｎに短縮するこ
とができるため、メモリセルのホールド特性のテスト時
間を大幅に短縮することができる。
【００４５】尚、本実施形態のＤＲＡＭにおけるメモリ
セルのホールド特性のテストは、上述したように、全て
のワード線Ｗ０〜Ｗ３を同時にメモリセルのホールド特
性のテストの対象とできる。しかし、本実施形態のＤＲ
ＡＭの変形例として、同時に任意の電位を供給するワー
ド線群をｋ（ｋは自然数）分割し、ｋ回に分けてテスト
を行ってもよい。このとき、メモリセルのデータ保持時
間ｔＲＥＦのＤＲＡＭの場合、メモリセルアレイ全体の
メモリセルのホールド特性のテスト時間に含まれるデー
タ保持時間は、（ｔＲＥＦ÷ｎ×ｋ）となる。例えば、
メモリセルのデータ保持時間ｔＲＥＦを３２ミリ秒とし
相関係数１／ｎ，ワード線群ｋを１／２，２としテスト
した場合、メモリセルアレイ全体のメモリセルのホール
ド特性のテスト時間に含まれるデータ保持時間は、従来
の技術の約１３１秒から、３２ミリ秒÷２×２＝３２ミ
リ秒となり、その効果は非常に大きい。
セルのホールド特性のテストは、上述したように、全て
のワード線Ｗ０〜Ｗ３を同時にメモリセルのホールド特
性のテストの対象とできる。しかし、本実施形態のＤＲ
ＡＭの変形例として、同時に任意の電位を供給するワー
ド線群をｋ（ｋは自然数）分割し、ｋ回に分けてテスト
を行ってもよい。このとき、メモリセルのデータ保持時
間ｔＲＥＦのＤＲＡＭの場合、メモリセルアレイ全体の
メモリセルのホールド特性のテスト時間に含まれるデー
タ保持時間は、（ｔＲＥＦ÷ｎ×ｋ）となる。例えば、
メモリセルのデータ保持時間ｔＲＥＦを３２ミリ秒とし
相関係数１／ｎ，ワード線群ｋを１／２，２としテスト
した場合、メモリセルアレイ全体のメモリセルのホール
ド特性のテスト時間に含まれるデータ保持時間は、従来
の技術の約１３１秒から、３２ミリ秒÷２×２＝３２ミ
リ秒となり、その効果は非常に大きい。
【００４６】さらに、本実施形態のＤＲＡＭによる波及
効果として、メモリセルを構成するトランジスタのメモ
リセルごとの閾値を測定できる。この閾値測定方法につ
いて、次に説明する。
効果として、メモリセルを構成するトランジスタのメモ
リセルごとの閾値を測定できる。この閾値測定方法につ
いて、次に説明する。
【００４７】図５は、本実施形態のＤＲＡＭにおける閾
値測定例を示すタイミングチャートである。
値測定例を示すタイミングチャートである。
【００４８】まず、メモリセルＭ００に高電位を書き込
み、図５（Ａ）に示した期間ａのように、節点Ｚ００を
高電位にする。
み、図５（Ａ）に示した期間ａのように、節点Ｚ００を
高電位にする。
【００４９】次に、図５（Ａ）に示した期間ｂのよう
に、テスト信号Ｔを高電位にし、各制御信号Ｉ１０〜Ｉ
１３，Ｉ２０〜Ｉ２３に制御された各ワード線Ｗ０〜Ｗ
３に任意の低電位が供給される。このとき注目していな
いワード線Ｗ１〜Ｗ３にも任意の電位が供給されてもか
まわない。
に、テスト信号Ｔを高電位にし、各制御信号Ｉ１０〜Ｉ
１３，Ｉ２０〜Ｉ２３に制御された各ワード線Ｗ０〜Ｗ
３に任意の低電位が供給される。このとき注目していな
いワード線Ｗ１〜Ｗ３にも任意の電位が供給されてもか
まわない。
【００５０】次に、図５（Ａ）に示した期間ｃのよう
に、差動増幅器Ｓ０を活性化させ、図５（Ａ）に示した
期間ｄのように、ライト動作を行い、各データ線Ｄ０，
Ｄ０Ｂに接地電位，高電位を供給する。このとき、ワー
ド線Ｗ０に供給した低電位とデータ線に供給した接地電
位との差電位、すなわち、ワード線Ｗ０に供給した低電
位が、ＮチャネルトランジスタＴ００の閾値より小さけ
れば、ＮチャネルトランジスタＴ００は非導通なので、
節点Ｚ００の電位は、ＮチャネルトランジスタＴ００の
弱反転電流などにより、徐々に低下はするが、図５
（Ａ）に示した期間ｄのように、読み出しに必要な高電
位は保持される。
に、差動増幅器Ｓ０を活性化させ、図５（Ａ）に示した
期間ｄのように、ライト動作を行い、各データ線Ｄ０，
Ｄ０Ｂに接地電位，高電位を供給する。このとき、ワー
ド線Ｗ０に供給した低電位とデータ線に供給した接地電
位との差電位、すなわち、ワード線Ｗ０に供給した低電
位が、ＮチャネルトランジスタＴ００の閾値より小さけ
れば、ＮチャネルトランジスタＴ００は非導通なので、
節点Ｚ００の電位は、ＮチャネルトランジスタＴ００の
弱反転電流などにより、徐々に低下はするが、図５
（Ａ）に示した期間ｄのように、読み出しに必要な高電
位は保持される。
【００５１】しかし、ワード線Ｗ０に供給した低電位
が、ＮチャネルトランジスタＴ００の閾値より大きけれ
ば、ＮチャネルトランジスタＴ００は導通となり、図５
（Ｂ）に示した期間ｅのように、節点Ｚ００には、デー
タ線Ｄ０に供給されている接地電位が供給され、節点Ｚ
００が接地電位になったことは、メモリセルＭ００のデ
ータを読み出すことにより、知ることができる。
が、ＮチャネルトランジスタＴ００の閾値より大きけれ
ば、ＮチャネルトランジスタＴ００は導通となり、図５
（Ｂ）に示した期間ｅのように、節点Ｚ００には、デー
タ線Ｄ０に供給されている接地電位が供給され、節点Ｚ
００が接地電位になったことは、メモリセルＭ００のデ
ータを読み出すことにより、知ることができる。
【００５２】従って、節点Ｚ００が高電位を保持してい
る電位から接地電位まで、ワード線に供給する低電位を
任意のステップで変更しながら、メモリセルＭ００のデ
ータの読み出しを繰り返すことにより、メモリセルＭ０
０を構成するＮチャネルトランジスタＴ００の閾値を知
ることができる。さらに、全てのメモリセルに対し、同
様の測定を行うことにより、メモリセルごとに、メモリ
セルを構成するトランジスタの閾値を測定できる。
る電位から接地電位まで、ワード線に供給する低電位を
任意のステップで変更しながら、メモリセルＭ００のデ
ータの読み出しを繰り返すことにより、メモリセルＭ０
０を構成するＮチャネルトランジスタＴ００の閾値を知
ることができる。さらに、全てのメモリセルに対し、同
様の測定を行うことにより、メモリセルごとに、メモリ
セルを構成するトランジスタの閾値を測定できる。
【００５３】図６は、本発明のＤＲＡＭの実施形態２に
おけるワード線駆動回路およびその周辺部を示すを示す
回路図である。
おけるワード線駆動回路およびその周辺部を示すを示す
回路図である。
【００５４】図６を参照すると、本実施形態のＤＲＡＭ
におけるワード線駆動回路およびその周辺部は、図１の
実施形態１のＤＲＡＭと同じく、ワード線駆動回路Ｃの
他に、設定手段Ｅ，切替手段Ｄを備える。
におけるワード線駆動回路およびその周辺部は、図１の
実施形態１のＤＲＡＭと同じく、ワード線駆動回路Ｃの
他に、設定手段Ｅ，切替手段Ｄを備える。
【００５５】本実施形態のワード線駆動回路Ｃは、図１
の実施形態１のＤＲＡＭにおけるワード線駆動回路と比
較すると、ワード線高電位供給節点ＶＡの供給電位が電
源端子電位でなく切替手段Ｄの出力から供給されワード
線低電位供給節点ＧＢが接地されている点のみ異なる。
その内部構成は共に同じであり、制御信号Ｉ２０，Ｉ１
０により選択的に活性制御されたワード線信号をワード
線高電位供給節点ＶＡまたはワード線低電位供給節点Ｇ
Ｂの供給電位まで増幅し、ワード線Ｗ０を駆動する。従
って、その内部構成の重複説明を省略する。
の実施形態１のＤＲＡＭにおけるワード線駆動回路と比
較すると、ワード線高電位供給節点ＶＡの供給電位が電
源端子電位でなく切替手段Ｄの出力から供給されワード
線低電位供給節点ＧＢが接地されている点のみ異なる。
その内部構成は共に同じであり、制御信号Ｉ２０，Ｉ１
０により選択的に活性制御されたワード線信号をワード
線高電位供給節点ＶＡまたはワード線低電位供給節点Ｇ
Ｂの供給電位まで増幅し、ワード線Ｗ０を駆動する。従
って、その内部構成の重複説明を省略する。
【００５６】設定手段Ｅは、図１の実施形態１のＤＲＡ
Ｍと同じく、任意の設定電位を外部入力し切替手段Ｄの
電位供給節点Ｉに出力する外部端子から成る。
Ｍと同じく、任意の設定電位を外部入力し切替手段Ｄの
電位供給節点Ｉに出力する外部端子から成る。
【００５７】切替手段Ｄは、Ｐチャネルトランジスタ１
０，Ｎチャネルトランジスタ１１を備える。Ｐチャネル
トランジスタ１０は、ソース，ドレインをワード線高電
位供給節点ＶＡ，電源端子ＶＤＤに接続し、テスト信号
Ｔを入力する節点Ｎ６にゲートを接続する。Ｎチャネル
トランジスタ１１は、ソース，ドレインをワード線高電
位供給節点ＶＡ，電位供給節点Ｉに接続し、節点Ｎ６に
ゲートを接続する。これらトランジスタ１０，１１によ
り、テスト動作時に、ワード線駆動回路Ｃのワード線高
電位供給節点ＶＡへの供給電位として、電源端子電位か
ら外部端子の設定電位に切り替え出力する。
０，Ｎチャネルトランジスタ１１を備える。Ｐチャネル
トランジスタ１０は、ソース，ドレインをワード線高電
位供給節点ＶＡ，電源端子ＶＤＤに接続し、テスト信号
Ｔを入力する節点Ｎ６にゲートを接続する。Ｎチャネル
トランジスタ１１は、ソース，ドレインをワード線高電
位供給節点ＶＡ，電位供給節点Ｉに接続し、節点Ｎ６に
ゲートを接続する。これらトランジスタ１０，１１によ
り、テスト動作時に、ワード線駆動回路Ｃのワード線高
電位供給節点ＶＡへの供給電位として、電源端子電位か
ら外部端子の設定電位に切り替え出力する。
【００５８】図７は、これらワード線駆動回路Ｃおよび
その周辺部の動作例を示すタイミングチャートである。
その周辺部の動作例を示すタイミングチャートである。
【００５９】図７を参照すると、テスト信号Ｔが低電位
のときは、節点Ｎ６に低電位が供給され、Ｐチャネルト
ランジスタ１０，Ｎチャネルトランジス１１は導通，非
導通となり、ワード線高電位供給節点ＶＡには、電源端
子電位が供給される。従って、このとき、ワード線駆動
回路Ｃは、図１１で示した従来のワード線駆動回路と同
じ動作を行う。
のときは、節点Ｎ６に低電位が供給され、Ｐチャネルト
ランジスタ１０，Ｎチャネルトランジス１１は導通，非
導通となり、ワード線高電位供給節点ＶＡには、電源端
子電位が供給される。従って、このとき、ワード線駆動
回路Ｃは、図１１で示した従来のワード線駆動回路と同
じ動作を行う。
【００６０】まず、図７に示した期間ａのように、テス
ト信号Ｔを高電位にすると、節点Ｎ６が高電位となり、
Ｐチャネルトランジスタ１０，Ｎチャネルトランジス１
１は非導通，導通となり、ワード線高電位供給節点ＶＡ
には、電位供給節点Ｉを介して、外部端子Ｊの電位が供
給されている。
ト信号Ｔを高電位にすると、節点Ｎ６が高電位となり、
Ｐチャネルトランジスタ１０，Ｎチャネルトランジス１
１は非導通，導通となり、ワード線高電位供給節点ＶＡ
には、電位供給節点Ｉを介して、外部端子Ｊの電位が供
給されている。
【００６１】次に、図７に示した期間ｂのように、制御
信号Ｉ２０に高電位を与え制御信号Ｉ１０に低電位を与
えると、各節点Ｎ２，Ｎ３が高電位，低電位となり、各
Ｎチャネルトランジスタ４，５は導通，非導通となり、
Ｐチャネルトランジスタ１，Ｎチャネルトランジスタ２
は導通，非導通になる。このため、ワード線Ｗ０には、
節点Ｎ１，ワード線高電位供給節点ＶＡを介して、外部
端子Ｊの電位が供給されている。従って、ワード線Ｗ０
には、外部端子Ｊの電位により、任意の電位を供給する
ことができる。
信号Ｉ２０に高電位を与え制御信号Ｉ１０に低電位を与
えると、各節点Ｎ２，Ｎ３が高電位，低電位となり、各
Ｎチャネルトランジスタ４，５は導通，非導通となり、
Ｐチャネルトランジスタ１，Ｎチャネルトランジスタ２
は導通，非導通になる。このため、ワード線Ｗ０には、
節点Ｎ１，ワード線高電位供給節点ＶＡを介して、外部
端子Ｊの電位が供給されている。従って、ワード線Ｗ０
には、外部端子Ｊの電位により、任意の電位を供給する
ことができる。
【００６２】図８は、本発明のＤＲＡＭの実施形態３に
おけるワード線駆動回路およびその周辺部を示すを示す
回路図である。
おけるワード線駆動回路およびその周辺部を示すを示す
回路図である。
【００６３】図８を参照すると、本実施形態のＤＲＡＭ
におけるワード線駆動回路およびその周辺部は、図１の
実施形態１のＤＲＡＭと同じく、ワード線駆動回路Ｃの
他に、設定手段Ｅ，切替手段Ｄを備える。
におけるワード線駆動回路およびその周辺部は、図１の
実施形態１のＤＲＡＭと同じく、ワード線駆動回路Ｃの
他に、設定手段Ｅ，切替手段Ｄを備える。
【００６４】本実施形態のワード線駆動回路Ｃは、図１
の実施形態１のＤＲＡＭにおけるワード線駆動回路と比
較すると、ワード線低電位供給節点ＧＡの供給電位が接
地電位でなく切替手段Ｄの出力から供給されワード線低
電位供給節点ＧＢが接地されている点のみ異なる。その
内部構成は共に同じであり、アドレス信号およびその変
化に対応した制御信号Ｉ２０，Ｉ１０により選択的に活
性制御されたワード線信号をワード線高電位供給節点Ｖ
Ａまたはワード線低電位供給節点ＧＡの供給電位まで増
幅し、ワード線Ｗ０を駆動する。従って、その内部構成
の重複説明を省略する。
の実施形態１のＤＲＡＭにおけるワード線駆動回路と比
較すると、ワード線低電位供給節点ＧＡの供給電位が接
地電位でなく切替手段Ｄの出力から供給されワード線低
電位供給節点ＧＢが接地されている点のみ異なる。その
内部構成は共に同じであり、アドレス信号およびその変
化に対応した制御信号Ｉ２０，Ｉ１０により選択的に活
性制御されたワード線信号をワード線高電位供給節点Ｖ
Ａまたはワード線低電位供給節点ＧＡの供給電位まで増
幅し、ワード線Ｗ０を駆動する。従って、その内部構成
の重複説明を省略する。
【００６５】設定手段Ｅは、外部端子Ｊの電圧に対応し
て設定電位を内部生成する電圧源Ｈから成る。
て設定電位を内部生成する電圧源Ｈから成る。
【００６６】切替手段Ｄは、図１の実施形態１のＤＲＡ
Ｍにおける切替手段Ｄと同じであり、重複説明を省略す
る。
Ｍにおける切替手段Ｄと同じであり、重複説明を省略す
る。
【００６７】図９は、これらワード線駆動回路Ｃおよび
その周辺部の動作例を示すタイミングチャートである。
その周辺部の動作例を示すタイミングチャートである。
【００６８】テスト信号Ｔが低電位のときは、各節点Ｎ
４，Ｎ５に高電位，低電位が供給され、各Ｎチャネルト
ランジスタ７，８は導通，非導通となり、ワード線低電
位供給節点ＧＡには接地電位が供給される。従って、こ
のとき、ワード線駆動回路Ｃは、図１１で示した従来の
ワード線駆動回路と同じ動作を行う。
４，Ｎ５に高電位，低電位が供給され、各Ｎチャネルト
ランジスタ７，８は導通，非導通となり、ワード線低電
位供給節点ＧＡには接地電位が供給される。従って、こ
のとき、ワード線駆動回路Ｃは、図１１で示した従来の
ワード線駆動回路と同じ動作を行う。
【００６９】まず、図９に示した期間ａのように、テス
ト信号Ｔに高電位を与えると、各節点Ｎ４，Ｎ５に低電
位，高電位が供給され、各Ｎチャネルトランジスタ７，
８は非導通，導通となり、ワード線低電位供給節点ＧＡ
には、電位供給節点Ｉを介して、外部端子Ｊの電圧に対
応して設定電位を内部生成する電圧源Ｈの出力電位が供
給される。
ト信号Ｔに高電位を与えると、各節点Ｎ４，Ｎ５に低電
位，高電位が供給され、各Ｎチャネルトランジスタ７，
８は非導通，導通となり、ワード線低電位供給節点ＧＡ
には、電位供給節点Ｉを介して、外部端子Ｊの電圧に対
応して設定電位を内部生成する電圧源Ｈの出力電位が供
給される。
【００７０】次に、図９に示した期間ｂのように、制御
信号Ｉ２０，Ｉ１０に共に高電位を与えると、各節点Ｎ
２，Ｎ３が高電位，低電位となり、各Ｎチャネルトラン
ジスタ４，５は導通，非導通となり、Ｐチャネルトラン
ジスタ１，Ｎチャネルトランジスタ２は非導通，導通に
なる。このため、ワード線Ｗ０には、節点Ｎ１，低電位
供給節点ＧＡを介して、外部端子Ｊの電圧に対応して設
定電位を内部生成する電圧源Ｈの出力電位が供給されて
いる。従って、ワード線Ｗ０には、外部端子Ｊの電位に
より、任意の電位を供給することができる。
信号Ｉ２０，Ｉ１０に共に高電位を与えると、各節点Ｎ
２，Ｎ３が高電位，低電位となり、各Ｎチャネルトラン
ジスタ４，５は導通，非導通となり、Ｐチャネルトラン
ジスタ１，Ｎチャネルトランジスタ２は非導通，導通に
なる。このため、ワード線Ｗ０には、節点Ｎ１，低電位
供給節点ＧＡを介して、外部端子Ｊの電圧に対応して設
定電位を内部生成する電圧源Ｈの出力電位が供給されて
いる。従って、ワード線Ｗ０には、外部端子Ｊの電位に
より、任意の電位を供給することができる。
【００７１】上述した各実施形態２，３のＤＲＡＭにお
いても、実施形態１で説明したメモリセルのホールド特
性のテスト動作、および、メモリセルを構成するトラン
ジスタのメモリセルごとの閾値測定が実現できることは
明らかである。
いても、実施形態１で説明したメモリセルのホールド特
性のテスト動作、および、メモリセルを構成するトラン
ジスタのメモリセルごとの閾値測定が実現できることは
明らかである。
【００７２】
【発明の効果】本発明の効果は、ＤＲＡＭのメモリセル
のホールド特性のテストを短時間に行え、ＤＲＡＭテス
トの費用を削減することができることにある。また、Ｄ
ＲＡＭのテストのための限られた量の設備で限られた時
間にテストできるＤＲＡＭの個数が増加し、ＤＲＡＭの
生産性が向上するなどの効果がある。
のホールド特性のテストを短時間に行え、ＤＲＡＭテス
トの費用を削減することができることにある。また、Ｄ
ＲＡＭのテストのための限られた量の設備で限られた時
間にテストできるＤＲＡＭの個数が増加し、ＤＲＡＭの
生産性が向上するなどの効果がある。
【００７３】その理由は、メモリセルのホールド特性を
テストする際に、メモリセルのデータ保持時間の期間中
に、ワード線に任意の電位を供給でき、従来のテスト方
法と相関関係を強く保てるためである。
テストする際に、メモリセルのデータ保持時間の期間中
に、ワード線に任意の電位を供給でき、従来のテスト方
法と相関関係を強く保てるためである。
【００７４】また、本発明による波及効果として、メモ
リセル毎にメモリセルを構成するトランジスタの閾値を
測定できるという効果がある。
リセル毎にメモリセルを構成するトランジスタの閾値を
測定できるという効果がある。
【００７５】その理由は、ワード線に任意の電位を供給
できるからである。
できるからである。
【図１】本発明のＤＲＡＭの実施形態１におけるワード
線駆動回路およびその周辺部を示すを示す回路図であ
る。
線駆動回路およびその周辺部を示すを示す回路図であ
る。
【図２】図１のワード線駆動回路およびその周辺部の動
作例を示すタイムチャートである。
作例を示すタイムチャートである。
【図３】実施形態１のＤＲＡＭ内の接続構成例を示すブ
ロック図である。
ロック図である。
【図４】実施形態１のＤＲＡＭにおけるメモリセルのホ
ールド特性のテスト動作例を示すタイムチャートであ
る。
ールド特性のテスト動作例を示すタイムチャートであ
る。
【図５】実施形態１のＤＲＡＭにおける閾値測定例を示
すタイミングチャートである。
すタイミングチャートである。
【図６】本発明のＤＲＡＭの実施形態２におけるワード
線駆動回路およびその周辺部を示すを示す回路図であ
る。
線駆動回路およびその周辺部を示すを示す回路図であ
る。
【図７】図６のワード線駆動回路およびその周辺部の動
作例を示すタイミングチャートである。
作例を示すタイミングチャートである。
【図８】本発明のＤＲＡＭの実施形態３におけるワード
線駆動回路およびその周辺部を示すを示す回路図であ
る。
線駆動回路およびその周辺部を示すを示す回路図であ
る。
【図９】図８のワード線駆動回路およびその周辺部の動
作例を示すタイミングチャートである。
作例を示すタイミングチャートである。
【図１０】従来のＤＲＡＭにおけるワード線駆動回路を
示すを示す回路図である。
示すを示す回路図である。
【図１１】図１０のワード線駆動回路の動作例を示すタ
イミングチャートである。
イミングチャートである。
【図１２】従来のＤＲＡＭ内の接続構成例を示すブロッ
ク図である。
ク図である。
１，１０ Ｐチャネルトランジスタ ２〜５，７，８，１１，Ｔ００〜Ｔ１３ Ｎチャネル
トランジスタ ６，９ インバータ ａ〜ｅ 期間 Ａ インバータ回路 Ｂ バッファ回路 Ｃ，Ｃ１，Ｃ２，Ｃ３ ワード線駆動回路 Ｃ００〜Ｃ１３ 容量 Ｄ 切替手段 Ｄ０，Ｄ０Ｂ，Ｄ１，Ｄ１Ｂ データ線 Ｅ 設定手段 ＧＡ，ＧＢ ワード線低電位供給節点 Ｈ 電圧源 Ｉ 電位供給節点 Ｉ１０〜Ｉ２３ 制御信号 Ｊ 外部端子 Ｍ００〜Ｍ１３ メモリセル Ｎ１〜Ｎ６，Ｚ００〜Ｚ１３ 節点 Ｐ０１，Ｐ１３，Ｐ３２ 寄生容量 Ｓ０，Ｓ１ 差動増幅器 Ｔ テスト信号 ＶＡ ワード線高電位供給節点 Ｗ０〜Ｗ３ ワード線
トランジスタ ６，９ インバータ ａ〜ｅ 期間 Ａ インバータ回路 Ｂ バッファ回路 Ｃ，Ｃ１，Ｃ２，Ｃ３ ワード線駆動回路 Ｃ００〜Ｃ１３ 容量 Ｄ 切替手段 Ｄ０，Ｄ０Ｂ，Ｄ１，Ｄ１Ｂ データ線 Ｅ 設定手段 ＧＡ，ＧＢ ワード線低電位供給節点 Ｈ 電圧源 Ｉ 電位供給節点 Ｉ１０〜Ｉ２３ 制御信号 Ｊ 外部端子 Ｍ００〜Ｍ１３ メモリセル Ｎ１〜Ｎ６，Ｚ００〜Ｚ１３ 節点 Ｐ０１，Ｐ１３，Ｐ３２ 寄生容量 Ｓ０，Ｓ１ 差動増幅器 Ｔ テスト信号 ＶＡ ワード線高電位供給節点 Ｗ０〜Ｗ３ ワード線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−199298（ＪＰ，Ａ) 特開 平10−269800（ＪＰ，Ａ) 特開 平10−247398（ＪＰ，Ａ) 特開 平10−340597（ＪＰ，Ａ) 特開 平６−176598（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/407 G11C 11/401
Claims (5)
- 【請求項１】 行列配置された複数のメモリセルからな
り各ワード線の信号により行選択され各データ線により
入出力するメモリセルアレイ部と、アドレス信号および
その変化に対応して選択的に活性制御された各ワード線
信号を高位または低位の供給電位まで増幅し前記各ワー
ド線を駆動する各ワード線駆動回路とを備えるＤＲＡＭ
において、任意の設定電位を生成する設定手段と、テス
ト動作時に電源端子電位または接地端子電位から前記設
定電位に切り替え前記各ワード線駆動回路の前記供給電
位として出力する切替手段とを備えることを特徴とする
ＤＲＡＭ。 - 【請求項２】 前記切替手段が、テスト動作時を示すテ
スト信号に対応して相補に導通または非導通となる２つ
のトランジスタを備え、前記電源端子電位または前記接
地端子電位と前記設定電位とを切り替え前記供給電位を
出力する、請求項１記載のＤＲＡＭ。 - 【請求項３】 前記設定手段が、前記設定電位を入力す
る外部端子から成る、請求項１または２記載のＤＲＡ
Ｍ。 - 【請求項４】 前記設定手段が、外部端子の電圧に対応
して前記設定電位を内部生成する電圧源から成る、請求
項１または２記載のＤＲＡＭ。 - 【請求項５】 前記テスト信号を入力する他の外部端子
を備える、請求項２，３または４記載のＤＲＡＭ。
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|---|---|---|---|
| JP09262104A JP3112870B2 (ja) | 1997-09-26 | 1997-09-26 | Ｄｒａｍ |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09262104A JP3112870B2 (ja) | 1997-09-26 | 1997-09-26 | Ｄｒａｍ |
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| Publication Number | Publication Date |
|---|---|
| JPH1196797A JPH1196797A (ja) | 1999-04-09 |
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ID=17371101
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09262104A Expired - Fee Related JP3112870B2 (ja) | 1997-09-26 | 1997-09-26 | Ｄｒａｍ |
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| JP (1) | JP3112870B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101621542B1 (ko) * | 2009-10-21 | 2016-05-16 | 코웨이 주식회사 | 활성탄 필터 구조 및 이를 포함하는 음식물 처리기 |
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| US8922236B2 (en) * | 2010-09-10 | 2014-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for inspecting the same |
-
1997
- 1997-09-26 JP JP09262104A patent/JP3112870B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR101621542B1 (ko) * | 2009-10-21 | 2016-05-16 | 코웨이 주식회사 | 활성탄 필터 구조 및 이를 포함하는 음식물 처리기 |
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| JPH1196797A (ja) | 1999-04-09 |
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