JP3050326B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3050326B2 JP3050326B2 JP2340104A JP34010490A JP3050326B2 JP 3050326 B2 JP3050326 B2 JP 3050326B2 JP 2340104 A JP2340104 A JP 2340104A JP 34010490 A JP34010490 A JP 34010490A JP 3050326 B2 JP3050326 B2 JP 3050326B2
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特にデータを記憶回
路部の容量体に蓄積するダイナミック型ランダムアクセ
スメモリ装置に関する。
路部の容量体に蓄積するダイナミック型ランダムアクセ
スメモリ装置に関する。
［従来の技術］ 従来、この種のランダムアクセスメモリ装置は、第２
図に示すように情報の記憶部であるコンデンサの対極１
（以後セル対極と呼ぶ）を電源電圧レベルVdd、接地レ
ベルGNDまたはその中間レベルＶCC/2に設定してストレ
ス試験、不良解析を行う。通常動作状態では入力信号φ
１及びφ２を高レベルに、入力信号φ３を低レベルに移
行してトランジスタＱN23のみをオンし、セル対極１は
中間電位となる、テストモード時には入力信号φ１が低
レベルとなり、トランジスタＱN23がオフし、中間電位
発生回路２からのパスが切断され、入力信号φ2,φ３が
低レベルの時は電源レベルＶCCが、一方、高レベルの時
は接地レベルGNDがセル対極につながる。すなわち、セ
ル対極１は電源レベルＶCC、接地レベルGND及び中間電
位レベルＶCC/2に入力信号φ1,φ2,φ３の入力レベルを
切り換えて制御可能であった。入力信号φ1,φ2,φ３を
供給するために、チップ上にはパッドを設けておりチッ
プの評価時にはこれらのパッドを使用してセル対極の解
析等が可能であり、組立後は使用できなかった。組立後
は電源電圧以上の電位を所定のピンに印加して動作させ
るために、その所定のピンは本来の信号を供給されず通
常動作することができなかった。
図に示すように情報の記憶部であるコンデンサの対極１
（以後セル対極と呼ぶ）を電源電圧レベルVdd、接地レ
ベルGNDまたはその中間レベルＶCC/2に設定してストレ
ス試験、不良解析を行う。通常動作状態では入力信号φ
１及びφ２を高レベルに、入力信号φ３を低レベルに移
行してトランジスタＱN23のみをオンし、セル対極１は
中間電位となる、テストモード時には入力信号φ１が低
レベルとなり、トランジスタＱN23がオフし、中間電位
発生回路２からのパスが切断され、入力信号φ2,φ３が
低レベルの時は電源レベルＶCCが、一方、高レベルの時
は接地レベルGNDがセル対極につながる。すなわち、セ
ル対極１は電源レベルＶCC、接地レベルGND及び中間電
位レベルＶCC/2に入力信号φ1,φ2,φ３の入力レベルを
切り換えて制御可能であった。入力信号φ1,φ2,φ３を
供給するために、チップ上にはパッドを設けておりチッ
プの評価時にはこれらのパッドを使用してセル対極の解
析等が可能であり、組立後は使用できなかった。組立後
は電源電圧以上の電位を所定のピンに印加して動作させ
るために、その所定のピンは本来の信号を供給されず通
常動作することができなかった。
一般的には、セル対極１は、セルのデータが電源電圧
レベルＶCCまたは接地レベルGNDのため、容量体の誘電
膜に加わるストレスを少なくすべく中間レベルＶCC/2に
設定される。しかしながら、セルへのストレスを多くす
るため、テストモード時には、セル対極１を電源電圧レ
ベルＶCCに設定する方法がとられてきた。
レベルＶCCまたは接地レベルGNDのため、容量体の誘電
膜に加わるストレスを少なくすべく中間レベルＶCC/2に
設定される。しかしながら、セルへのストレスを多くす
るため、テストモード時には、セル対極１を電源電圧レ
ベルＶCCに設定する方法がとられてきた。
しかしながら、メモリセルの容量体の不良解析を行う
際は、セルがセル対極１へショートしているのか、基板
へリークしているのか、セルの破壊状況を調査するため
にセル対極を電源電圧レベルＶCC，接地レベルGND,中間
電圧レベルＶCC/2に変化させる必要性がある。第４図は
前記セル対極を３値（ＶCC,GND,1/2VCC）に変化させる
ために必要である従来の電圧制御回路を示しており、高
電位判定回路３は第３−ａ図に示されている。第３−ｂ
図は入力ピン４に電源電圧ＶCC以上の制御電圧φINを印
加した状態での内部波形である。
際は、セルがセル対極１へショートしているのか、基板
へリークしているのか、セルの破壊状況を調査するため
にセル対極を電源電圧レベルＶCC，接地レベルGND,中間
電圧レベルＶCC/2に変化させる必要性がある。第４図は
前記セル対極を３値（ＶCC,GND,1/2VCC）に変化させる
ために必要である従来の電圧制御回路を示しており、高
電位判定回路３は第３−ａ図に示されている。第３−ｂ
図は入力ピン４に電源電圧ＶCC以上の制御電圧φINを印
加した状態での内部波形である。
制御電圧φINが電源電圧ＶCCを越えると、高電圧判定
回路３は、まず信号φ１を低レベルに移行させ、トラン
ジスタＱN44をオフして中間電圧発生回路２とのパスを
遮断し、トランジスタＱP41をオンさせて電源電圧ＶCC
をトランジスタＱP41,QP42を通過させる。制御電圧φIN
がさらに上昇すると、信号φ２も低レベルに移行し、ノ
アゲートN4がトランジスタＱP42をオフさせ電源電圧ＶC
Cからのパスを遮断すると共に、トランジスタＱN43をオ
ンして接地レベルGNDからのパスを形成する。
回路３は、まず信号φ１を低レベルに移行させ、トラン
ジスタＱN44をオフして中間電圧発生回路２とのパスを
遮断し、トランジスタＱP41をオンさせて電源電圧ＶCC
をトランジスタＱP41,QP42を通過させる。制御電圧φIN
がさらに上昇すると、信号φ２も低レベルに移行し、ノ
アゲートN4がトランジスタＱP42をオフさせ電源電圧ＶC
Cからのパスを遮断すると共に、トランジスタＱN43をオ
ンして接地レベルGNDからのパスを形成する。
［発明が解決しようとする課題］ 上述した従来のランダムアクセスメモリ装置のセル対
極のレベルを３段階に変化させて評価及び試験を行う
際、チップの状態では可能であるが、ランダムアクセス
メモリ装置として組み立てられた後は同様の方法での試
験は不可能である。また、電源電圧以上の制御電圧φIN
を所定のピンに印加することによって制御する場合は、
制御電圧φINを印加されるピンが、高レベルとなるため
に、本来の信号を受け付けることができず、ランダムア
クセスメモリ装置に通常動作をさせることが困難であっ
た。
極のレベルを３段階に変化させて評価及び試験を行う
際、チップの状態では可能であるが、ランダムアクセス
メモリ装置として組み立てられた後は同様の方法での試
験は不可能である。また、電源電圧以上の制御電圧φIN
を所定のピンに印加することによって制御する場合は、
制御電圧φINを印加されるピンが、高レベルとなるため
に、本来の信号を受け付けることができず、ランダムア
クセスメモリ装置に通常動作をさせることが困難であっ
た。
［課題を解決するための手段］ 本発明の要旨は、通常モ−ド動作時には電源電圧以上
接地電圧以下の電圧が印可され、テストモ−ド時には電
源電圧以上の電圧が印加される外部信号入力ピンと、前
記外部信号入力ピンから入力された入力信号の電位と基
準の電位とを比較し、その比較結果で所定の判定信号を
送出する高電位判定回路と、該高電位判定回路の出力信
号で電源電圧、接地電圧、中間電圧のいずれかの電圧を
選択し出力する手段とで構成された電源制御回路と、一
方の電極にトランジスタが接続されるとともに、他方の
電極に前記電源制御回路が接続されたデ−タを蓄積する
容量体とを有する半導体集積回路において、前記容量体
の他方の電極に印加する電圧を変化させる前記テストモ
−ド時に、前記入力信号と前記高電位判定回路の出力信
号とで半導体装置の内部路のデ−タ読み出し機能を実行
させる動作実現手段を有することである。
接地電圧以下の電圧が印可され、テストモ−ド時には電
源電圧以上の電圧が印加される外部信号入力ピンと、前
記外部信号入力ピンから入力された入力信号の電位と基
準の電位とを比較し、その比較結果で所定の判定信号を
送出する高電位判定回路と、該高電位判定回路の出力信
号で電源電圧、接地電圧、中間電圧のいずれかの電圧を
選択し出力する手段とで構成された電源制御回路と、一
方の電極にトランジスタが接続されるとともに、他方の
電極に前記電源制御回路が接続されたデ−タを蓄積する
容量体とを有する半導体集積回路において、前記容量体
の他方の電極に印加する電圧を変化させる前記テストモ
−ド時に、前記入力信号と前記高電位判定回路の出力信
号とで半導体装置の内部路のデ−タ読み出し機能を実行
させる動作実現手段を有することである。
［発明の作用］ 半導体集積回路がテストモードに移行すると、動作実
現手段がテストモードであるにもかかわらず通常動作モ
ード時の機能実現を図る。
現手段がテストモードであるにもかかわらず通常動作モ
ード時の機能実現を図る。
［実施例］ 第１図は本発明の第１実施例を示す回路図である。以
下の説明においては、ランダムアクセスメモリ装置（以
下、DRAMという）を256K×４ビットの1MDRAMとして説明
をする。いま、電源電圧ＶCC以上の制御電圧φINの印加
される入力ピンをアウトプットイネーブルピン（以後▲
▼ピンと呼ぶ）に選択したとする。通常動作では、
OEピンに低レベルを入力されたとき、DRAMの出力が許可
される。
下の説明においては、ランダムアクセスメモリ装置（以
下、DRAMという）を256K×４ビットの1MDRAMとして説明
をする。いま、電源電圧ＶCC以上の制御電圧φINの印加
される入力ピンをアウトプットイネーブルピン（以後▲
▼ピンと呼ぶ）に選択したとする。通常動作では、
OEピンに低レベルを入力されたとき、DRAMの出力が許可
される。
OEピンに電源電圧ＶCC以上の制御電圧φINを印加する
ことにより、高電位判定回路11が出力信号φ11のみを、
やがて出力信号I 11及びφ12を低レベルに移行させる。
このことにより従来例と同様にセルの対極12は電源電圧
ＶCCまたは接地レベルGNDを供給させる。しかしなが
ら、この状態では▲▼ピンの入力レベルは高レベル
に固定されているので、データ出力は不可能である。し
たがって、メモリセルの内容を読み出すことができない
状態にある。本実施例では、▲▼ピンに電源電圧Ｖ
CC以上の制御電圧φINを印加することによって、高電圧
判定回路11の出力信号φ11が低レベルになることに着目
し、▲▼ピンの入力信号と前記出力信号φ11をナン
ド回路N2に供給し、ナンド回路N2の出力信号φ13を高レ
ベルとし、その反転信号φ14をインバータN3で形成し▲
▼信号の代用としている。すなわち、▲▼ピン
には高レベルが入力されているが、内部回路には低レベ
ルの信号が入力されることになる。したがってデータ出
力回路（図示せず）は出力イネーブルになることがで
き、データを通常通り読み出すことが可能となる。また
書き込みに関してはＥ・Ｗ（early Write）動作で可能
となる。本実施例では高電位判定回路11、ノア回路N1,
トランジスタＱP11,QP12、ＱP13、QN13、QN14が電圧制
御回路13を構成しており、ナンド回路N2とインバータN3
が動作実現手段14を構成している。
ことにより、高電位判定回路11が出力信号φ11のみを、
やがて出力信号I 11及びφ12を低レベルに移行させる。
このことにより従来例と同様にセルの対極12は電源電圧
ＶCCまたは接地レベルGNDを供給させる。しかしなが
ら、この状態では▲▼ピンの入力レベルは高レベル
に固定されているので、データ出力は不可能である。し
たがって、メモリセルの内容を読み出すことができない
状態にある。本実施例では、▲▼ピンに電源電圧Ｖ
CC以上の制御電圧φINを印加することによって、高電圧
判定回路11の出力信号φ11が低レベルになることに着目
し、▲▼ピンの入力信号と前記出力信号φ11をナン
ド回路N2に供給し、ナンド回路N2の出力信号φ13を高レ
ベルとし、その反転信号φ14をインバータN3で形成し▲
▼信号の代用としている。すなわち、▲▼ピン
には高レベルが入力されているが、内部回路には低レベ
ルの信号が入力されることになる。したがってデータ出
力回路（図示せず）は出力イネーブルになることがで
き、データを通常通り読み出すことが可能となる。また
書き込みに関してはＥ・Ｗ（early Write）動作で可能
となる。本実施例では高電位判定回路11、ノア回路N1,
トランジスタＱP11,QP12、ＱP13、QN13、QN14が電圧制
御回路13を構成しており、ナンド回路N2とインバータN3
が動作実現手段14を構成している。
第５図は本発明の第２実施例を示す回路図である。
第２実施例ではCBR（▲▼−Before−▲
▼）動作でテストモードに入った場合、高電位判定回路
11の出力信号φ11,φ12のレベルによって、出力を制御
する出力制御回路21を設ける。出力制御回路21は出力信
号φ11のみが低レベルの場合は、換言すればセル対極12
が電源電圧ＶCCの時は、出力から高レベルのみ出力さ
れ、出力信号φ11,φ12が低レベルの場合、すなわちセ
ル対極12が接地レベルGNDの時は、出力から低レベルの
みが出力され、通常動作時には、出力は高レベル及び低
レベルが出力される。
▼）動作でテストモードに入った場合、高電位判定回路
11の出力信号φ11,φ12のレベルによって、出力を制御
する出力制御回路21を設ける。出力制御回路21は出力信
号φ11のみが低レベルの場合は、換言すればセル対極12
が電源電圧ＶCCの時は、出力から高レベルのみ出力さ
れ、出力信号φ11,φ12が低レベルの場合、すなわちセ
ル対極12が接地レベルGNDの時は、出力から低レベルの
みが出力され、通常動作時には、出力は高レベル及び低
レベルが出力される。
本実施例では、電源電圧以上の電位を印加した場合、
セル対極12の状態が組立後でも自由に電源電圧ＶCC、接
地レベルGND及び中間レベルＶCC/2に変化させることが
でき、さらに、その状態をチェックすることが可能とな
り、通常Write（E.W）/Readも可能となる。
セル対極12の状態が組立後でも自由に電源電圧ＶCC、接
地レベルGND及び中間レベルＶCC/2に変化させることが
でき、さらに、その状態をチェックすることが可能とな
り、通常Write（E.W）/Readも可能となる。
［発明の効果］ 以上説明したように、本発明によればセル対極を有す
るメモリセルを含む半導体メモリ装置において、組立後
でもセル対極に電源電圧ＶCC、接地レベルGND、中間電
圧レベルＶCC/2を選択的に印加することが可能であり、
しかも通常の読み出し等の動作を実行されることができ
るという効果を有する。
るメモリセルを含む半導体メモリ装置において、組立後
でもセル対極に電源電圧ＶCC、接地レベルGND、中間電
圧レベルＶCC/2を選択的に印加することが可能であり、
しかも通常の読み出し等の動作を実行されることができ
るという効果を有する。
第１図は本発明の第１実施例を示す回路図、第２図と第
４図は従来例をそれぞれ示す回路図、第３−ａ図は高電
位判定回路の回路図、第３−ｂ図は動作波形図、第５図
は第２実施例の回路図である。 ＱN11〜ＱN44……Ｎ型MOSトランジスタ、 ＱP11〜ＱP42……Ｐ型MOSトランジスタ、 φ1,φ2, φ11,φ12……出力信号、 N1,N4……ノア回路、 N2……ナンド回路、 N3,N5,N6……インバータ回路、 11……高電位判定回路、 12……セル対極、 21……出力制御回路、 13……電圧制御回路、 14……動作実現手段。
４図は従来例をそれぞれ示す回路図、第３−ａ図は高電
位判定回路の回路図、第３−ｂ図は動作波形図、第５図
は第２実施例の回路図である。 ＱN11〜ＱN44……Ｎ型MOSトランジスタ、 ＱP11〜ＱP42……Ｐ型MOSトランジスタ、 φ1,φ2, φ11,φ12……出力信号、 N1,N4……ノア回路、 N2……ナンド回路、 N3,N5,N6……インバータ回路、 11……高電位判定回路、 12……セル対極、 21……出力制御回路、 13……電圧制御回路、 14……動作実現手段。
Claims (1)
- 【請求項１】通常モ−ド動作時には電源電圧以上接地電
圧以下の電圧が印可され、テストモ−ド時には電源電圧
以上の電圧が印加される外部信号入力ピンと、 前記外部信号入力ピンから入力された入力信号の電位と
基準の電位とを比較し、その比較結果で所定の判定信号
を送出する高電位判定回路と、該高電位判定回路の出力
信号で電源電圧、接地電圧、中間電圧のいずれかの電圧
を選択し出力する手段とで構成された電源制御回路と、 一方の電極にトランジスタが接続されるとともに、他方
の電極に前記電源制御回路が接続されたデ−タを蓄積す
る容量体と を有する半導体集積回路において、 前記容量体の他方の電極に印加する電圧を変化させる前
記テストモ−ド時に、前記入力信号と前記高電位判定回
路の出力信号とで半導体装置の内部回路のデ−タ読み出
し機能を実行させる動作実現手段を有することを特徴と
する半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340104A JP3050326B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
| KR1019910021485A KR960005368B1 (ko) | 1990-11-30 | 1991-11-28 | 반도체 메모리 장치 |
| EP91120686A EP0488425B1 (en) | 1990-11-30 | 1991-12-02 | Semiconductor memory device |
| US07/801,375 US5208777A (en) | 1990-11-30 | 1991-12-02 | Semiconductor memory device |
| DE69124940T DE69124940T2 (de) | 1990-11-30 | 1991-12-02 | Halbleiter-Speichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340104A JP3050326B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209388A JPH04209388A (ja) | 1992-07-30 |
| JP3050326B2 true JP3050326B2 (ja) | 2000-06-12 |
Family
ID=18333757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340104A Expired - Lifetime JP3050326B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5208777A (ja) |
| EP (1) | EP0488425B1 (ja) |
| JP (1) | JP3050326B2 (ja) |
| KR (1) | KR960005368B1 (ja) |
| DE (1) | DE69124940T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612896A (ja) * | 1992-04-28 | 1994-01-21 | Nec Corp | 半導体記憶装置 |
| JPH0612878A (ja) * | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| KR950003014B1 (ko) * | 1992-07-31 | 1995-03-29 | 삼성전자 주식회사 | 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법 |
| US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| US5831918A (en) | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US5568435A (en) * | 1995-04-12 | 1996-10-22 | Micron Technology, Inc. | Circuit for SRAM test mode isolated bitline modulation |
| US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| KR100480568B1 (ko) * | 1997-10-27 | 2005-09-30 | 삼성전자주식회사 | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 |
| AU747261B2 (en) | 1999-09-14 | 2002-05-09 | Fci Holdings Delaware, Inc. | Grit surface cable products |
| KR100542695B1 (ko) * | 2003-11-13 | 2006-01-11 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 모드 회로 |
| KR102246878B1 (ko) | 2014-05-29 | 2021-04-30 | 삼성전자 주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145431A (en) * | 1977-05-24 | 1978-12-18 | Fujitsu Ltd | Test method for memory |
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| JPH0748318B2 (ja) * | 1988-03-14 | 1995-05-24 | 三菱電機株式会社 | 半導体記憶回路およびそのテスト方法 |
| US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
| JPH02146175A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | メモリセル対極電圧供給回路 |
| JPH02255925A (ja) * | 1988-11-30 | 1990-10-16 | Hitachi Ltd | メモリテスト方法および装置 |
| JPH02177194A (ja) * | 1988-12-28 | 1990-07-10 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| JPH02197163A (ja) * | 1989-01-26 | 1990-08-03 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH07105160B2 (ja) * | 1989-05-20 | 1995-11-13 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JPH0322300A (ja) * | 1989-06-16 | 1991-01-30 | Matsushita Electron Corp | 半導体記憶装置 |
| US5134587A (en) * | 1990-08-17 | 1992-07-28 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with automatic test mode exit on chip enable |
-
1990
- 1990-11-30 JP JP2340104A patent/JP3050326B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-28 KR KR1019910021485A patent/KR960005368B1/ko not_active IP Right Cessation
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